JPH06163858A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06163858A JPH06163858A JP31358592A JP31358592A JPH06163858A JP H06163858 A JPH06163858 A JP H06163858A JP 31358592 A JP31358592 A JP 31358592A JP 31358592 A JP31358592 A JP 31358592A JP H06163858 A JPH06163858 A JP H06163858A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 230000002093 peripheral effect Effects 0.000 claims abstract description 25
- 238000012545 processing Methods 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 23
- 239000000872 buffer Substances 0.000 description 22
- 238000012937 correction Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- 102100030385 Granzyme B Human genes 0.000 description 17
- 101001009603 Homo sapiens Granzyme B Proteins 0.000 description 17
- 201000001130 congenital generalized lipodystrophy type 1 Diseases 0.000 description 17
- 238000000034 method Methods 0.000 description 16
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 8
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 7
- 238000007493 shaping process Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 101100084617 Arabidopsis thaliana PBG1 gene Proteins 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 101100407152 Arabidopsis thaliana PBL7 gene Proteins 0.000 description 2
- 201000006705 Congenital generalized lipodystrophy Diseases 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 2
- 238000012356 Product development Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 1
- -1 bit line B L1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- VIKNJXKGJWUCNN-XGXHKTLJSA-N norethisterone Chemical compound O=C1CC[C@@H]2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1 VIKNJXKGJWUCNN-XGXHKTLJSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高集積化されたツインウエル構造のマイコン
にＥＥＰＲＯＭを内蔵させた半導体集積回路を得ること
を目的とする。 【構成】 単一の半導体基板１００ａ上にＮウエル領域
１１０とＰウエル領域１１２からなるツインウエル領域
１１４、およびＰウエル領域で囲まれたＰ型基板領域を
設け、ＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ
１０３、およびＥＥＰＲＯＭの高電圧の印加されないＥ
ＥＰＲＯＭ制御系１０４、１０５からなる電源系をツイ
ンウエル領域上にＣＭＯＳ構造で形成して高集積を可能
にし、ＥＥＰＲＯＭメモリセルアレイ１０７、およびＥ
ＥＰＲＯＭの周辺高圧系１０８からなる高電圧系をＰ型
基板領域上にＮＭＯＳ構造で形成し、基板効果を低く抑
え高電圧系の動作を可能とした。
にＥＥＰＲＯＭを内蔵させた半導体集積回路を得ること
を目的とする。 【構成】 単一の半導体基板１００ａ上にＮウエル領域
１１０とＰウエル領域１１２からなるツインウエル領域
１１４、およびＰウエル領域で囲まれたＰ型基板領域を
設け、ＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ
１０３、およびＥＥＰＲＯＭの高電圧の印加されないＥ
ＥＰＲＯＭ制御系１０４、１０５からなる電源系をツイ
ンウエル領域上にＣＭＯＳ構造で形成して高集積を可能
にし、ＥＥＰＲＯＭメモリセルアレイ１０７、およびＥ
ＥＰＲＯＭの周辺高圧系１０８からなる高電圧系をＰ型
基板領域上にＮＭＯＳ構造で形成し、基板効果を低く抑
え高電圧系の動作を可能とした。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路、特に
ＥＥＰＲＯＭを含む半導体集積回路、例えばＥＥＰＲＯ
Ｍ内蔵マイコン用の半導体集積回路の構成に関するもの
である。
ＥＥＰＲＯＭを含む半導体集積回路、例えばＥＥＰＲＯ
Ｍ内蔵マイコン用の半導体集積回路の構成に関するもの
である。
【０００２】
【従来の技術】まず、図４ないし図９に従って、ＥＥＰ
ＲＯＭ内蔵マイコン用の半導体集積回路を例に挙げて、
特にＥＥＰＲＯＭおよびその周辺回路の構成、動作につ
いて説明する。図４はＥＥＰＲＯＭ(Ｅlectrically Ｅr
asable Ｐrogramable Ｒead Ｏnly Ｍemory)を内蔵した
ＩＣカード用マイコンの構成を概略的に示すブロック図
である。図４において１０はデータ処理を行うＩＣカー
ド又はマイコンを示す。マイコン１０において、１はデ
ータ処理に必要な演算・制御を行う、即ちデータ処理を
行うための各プログラムの実行および制御を行う中央処
理装置であるＣＰＵ、４はデータ処理に必要なプログラ
ム等を格納した、即ちカード使用者が実際に使用する各
種の機能を実行するプログラムが格納されたプログラム
メモリとしてのＲＯＭ、５はカード使用者の個人情報等
が書き込まれ格納された個人情報メモリとしての不揮発
性のＥＥＰＲＯＭ、６はデータ処理に必要なデータを一
時的に格納する一時格納メモリとしてのＲＡＭ、７は外
部装置とのデータの入出力を行う入出力部である入出力
回路、２は上記各構成要素を接続するシステムバスであ
る。またＰ１は正電源入力端子、Ｐ２は負電源接地端
子、Ｐ３はＣＰＵ１の初期化を行うリセット信号が入力
されるリセット端子、Ｐ４はクロック信号が入力される
クロック端子、Ｐ５はデータの入出力を行うためのＩ／
Ｏ端子である。Ｉ／Ｏ端子Ｐ５には入出力回路７が接続
されており、入出力回路７はシステムバス２に接続され
ている。入出力回路７はＩＣカード１０と外部装置(図
示せず)との間でＩ／Ｏ端子Ｐ５を経てデータの入出力
を行う。
ＲＯＭ内蔵マイコン用の半導体集積回路を例に挙げて、
特にＥＥＰＲＯＭおよびその周辺回路の構成、動作につ
いて説明する。図４はＥＥＰＲＯＭ(Ｅlectrically Ｅr
asable Ｐrogramable Ｒead Ｏnly Ｍemory)を内蔵した
ＩＣカード用マイコンの構成を概略的に示すブロック図
である。図４において１０はデータ処理を行うＩＣカー
ド又はマイコンを示す。マイコン１０において、１はデ
ータ処理に必要な演算・制御を行う、即ちデータ処理を
行うための各プログラムの実行および制御を行う中央処
理装置であるＣＰＵ、４はデータ処理に必要なプログラ
ム等を格納した、即ちカード使用者が実際に使用する各
種の機能を実行するプログラムが格納されたプログラム
メモリとしてのＲＯＭ、５はカード使用者の個人情報等
が書き込まれ格納された個人情報メモリとしての不揮発
性のＥＥＰＲＯＭ、６はデータ処理に必要なデータを一
時的に格納する一時格納メモリとしてのＲＡＭ、７は外
部装置とのデータの入出力を行う入出力部である入出力
回路、２は上記各構成要素を接続するシステムバスであ
る。またＰ１は正電源入力端子、Ｐ２は負電源接地端
子、Ｐ３はＣＰＵ１の初期化を行うリセット信号が入力
されるリセット端子、Ｐ４はクロック信号が入力される
クロック端子、Ｐ５はデータの入出力を行うためのＩ／
Ｏ端子である。Ｉ／Ｏ端子Ｐ５には入出力回路７が接続
されており、入出力回路７はシステムバス２に接続され
ている。入出力回路７はＩＣカード１０と外部装置(図
示せず)との間でＩ／Ｏ端子Ｐ５を経てデータの入出力
を行う。
【０００３】図５はＥＥＰＲＯＭの全体構成を示すブロ
ック図である。同図において、３１はメモリセルアレイ
であり、メモリセル(図６および７参照)がマトリクス状
に配置され、行単位にワード線、列単位にビット線(共
に図７参照)に接続されている。２ａはアドレスバス、
２ｂはデータバスであり、これらはシステムバスに含ま
れる。ワード線の選択はロウデコーダ３２、ビット線の
選択はコラムデコーダ３３により行われる。ロウデコー
ダ３２は、アドレスラッチ３４を介して取り込んだ行ア
ドレスＡｒに基づき、１本のワード線をＨレベルに設定
し、他のワード線をＬレベルにする。また、コラムデコ
ーダ３３は、アドレスラッチ３４を介して取り込んだ列
アドレスＡｃに基づき、Ｙゲート３５を選択的にオンさ
せて、書き込みバッファ３６と１本のビット線を電気的
に接続する。なお、ロウデコーダ３２およびコラムデコ
ーダ３３は、制御部３７によりその活性／非活性が制御
される。また、アドレスラッチ３４は制御部３７の出力
に基づき、アドレス信号を取り込み、行アドレスＡｒお
よび列アドレスＡｃをそれぞれロウデコーダ３２および
コラムデコーダ３３に出力する。
ック図である。同図において、３１はメモリセルアレイ
であり、メモリセル(図６および７参照)がマトリクス状
に配置され、行単位にワード線、列単位にビット線(共
に図７参照)に接続されている。２ａはアドレスバス、
２ｂはデータバスであり、これらはシステムバスに含ま
れる。ワード線の選択はロウデコーダ３２、ビット線の
選択はコラムデコーダ３３により行われる。ロウデコー
ダ３２は、アドレスラッチ３４を介して取り込んだ行ア
ドレスＡｒに基づき、１本のワード線をＨレベルに設定
し、他のワード線をＬレベルにする。また、コラムデコ
ーダ３３は、アドレスラッチ３４を介して取り込んだ列
アドレスＡｃに基づき、Ｙゲート３５を選択的にオンさ
せて、書き込みバッファ３６と１本のビット線を電気的
に接続する。なお、ロウデコーダ３２およびコラムデコ
ーダ３３は、制御部３７によりその活性／非活性が制御
される。また、アドレスラッチ３４は制御部３７の出力
に基づき、アドレス信号を取り込み、行アドレスＡｒお
よび列アドレスＡｃをそれぞれロウデコーダ３２および
コラムデコーダ３３に出力する。
【０００４】制御部３７は、タイマー３８を利用して所
定の信号のパルス幅の時間設定、発振回路４５、Ｖpp発
生回路４４、コラムラッチ３９、Ｖppスイッチ４０、４
６、センスアンプ４１、ロウデコーダ３２およびコラム
デコーダ３３の活性／非活性の制御を行う。また制御部
３７は制御クロック信号φおよび書き込み信号ＷＲに基
づき、書き込むデータをデータバス２ｂからデータラッ
チ４３にデータをラッチし、書き込みバッファ３６に供
給する。コラムラッチ３９は活性状態時に各ビット線に
与えられた書き込みデータを一時的に保持するラッチで
あり、Ｖppスイッチ４０および４６は活性状態時に、コ
ラムラッチ３９に接続されたビット線、コントロールゲ
ート線(図７参照)およびロウデコーダ３２に接続された
ワード線のＨレベルを高電圧Ｖppに昇圧する。センスア
ンプ４１は活性状態時に、Ｙゲート３５を介して得られ
たメモリセルアレイ３１中のメモリセルのデータを増幅
して、出力バッファ４２に与えている。出力バッファ４
２は、制御部３７の出力に基づき、センスアンプ４１か
ら読み出したデータを読み出しデータとしてデータバス
２ｂに出力している。制御部３７は制御クロック信号φ
および読み出し信号ＲＤに基づきアドレスラッチ３４お
よび出力バッファ４２を制御している。
定の信号のパルス幅の時間設定、発振回路４５、Ｖpp発
生回路４４、コラムラッチ３９、Ｖppスイッチ４０、４
６、センスアンプ４１、ロウデコーダ３２およびコラム
デコーダ３３の活性／非活性の制御を行う。また制御部
３７は制御クロック信号φおよび書き込み信号ＷＲに基
づき、書き込むデータをデータバス２ｂからデータラッ
チ４３にデータをラッチし、書き込みバッファ３６に供
給する。コラムラッチ３９は活性状態時に各ビット線に
与えられた書き込みデータを一時的に保持するラッチで
あり、Ｖppスイッチ４０および４６は活性状態時に、コ
ラムラッチ３９に接続されたビット線、コントロールゲ
ート線(図７参照)およびロウデコーダ３２に接続された
ワード線のＨレベルを高電圧Ｖppに昇圧する。センスア
ンプ４１は活性状態時に、Ｙゲート３５を介して得られ
たメモリセルアレイ３１中のメモリセルのデータを増幅
して、出力バッファ４２に与えている。出力バッファ４
２は、制御部３７の出力に基づき、センスアンプ４１か
ら読み出したデータを読み出しデータとしてデータバス
２ｂに出力している。制御部３７は制御クロック信号φ
および読み出し信号ＲＤに基づきアドレスラッチ３４お
よび出力バッファ４２を制御している。
【０００５】図６の(ａ)および(ｂ)は、図５で示したＥ
ＥＰＲＯＭのメモリセルアレイ３１中の１つのメモリセ
ルを示した図であり、図６の(ａ)が断面構造を、図６の
(ｂ)が(ａ)の等価回路を示している。これらの図に示す
ように、メモリセルは、メモリトランジスタＭＱと、選
択トランジスタＳＱとから構成されている。図６の(ａ)
に示すように、Ｐ型半導体基板２０上に、Ｎ型の不純物
を選択的に拡散することにより、ｎ+拡散領域２１〜２
３が形成されている。２９は絶縁層である。ｎ+拡散領
域２１、２２間の上に酸化膜４７を介してゲート２４が
形成され、ｎ+拡散領域２２の一部の上からｎ+拡散領域
２２、２３間の上に酸化膜４８を介してフローティング
ゲート２５が形成されている。このフローティングゲー
ト２５はｎ+拡散領域２２上において、一部凹部構造と
なっており、この凹部の下の酸化膜４８が、膜厚が１０
０Å程度のトンネル酸化膜４８ａとなる。このフローテ
ィングゲート２５上に酸化膜４９を介して、フローティ
ングゲート２５に対応して凹部を有するコントロールゲ
ート２６が形成されている。また、ｎ+拡散領域２１上
には、アルミ配線層から成るビット線２８が形成されて
いる。このような構成のメモリセルは、図６の(ｂ)に示
すように、エンハンスメント型の選択トランジスタＳＱ
と、閾値電圧が可変なメモリトランジスタＭＱとの直列
接続になっている。すなわち、選択トランジスタＳＱは
ゲート２４をゲートとし、ｎ+拡散領域２１をドレイン
領域、ｎ+拡散領域２２をソース領域として利用し、メ
モリトランジスタＭＱはフローティングゲート２５およ
びコントロールゲート２６をゲートとし、ｎ+拡散領域
２２をドレイン領域、ｎ+拡散領域２３をソース領域と
して利用している。
ＥＰＲＯＭのメモリセルアレイ３１中の１つのメモリセ
ルを示した図であり、図６の(ａ)が断面構造を、図６の
(ｂ)が(ａ)の等価回路を示している。これらの図に示す
ように、メモリセルは、メモリトランジスタＭＱと、選
択トランジスタＳＱとから構成されている。図６の(ａ)
に示すように、Ｐ型半導体基板２０上に、Ｎ型の不純物
を選択的に拡散することにより、ｎ+拡散領域２１〜２
３が形成されている。２９は絶縁層である。ｎ+拡散領
域２１、２２間の上に酸化膜４７を介してゲート２４が
形成され、ｎ+拡散領域２２の一部の上からｎ+拡散領域
２２、２３間の上に酸化膜４８を介してフローティング
ゲート２５が形成されている。このフローティングゲー
ト２５はｎ+拡散領域２２上において、一部凹部構造と
なっており、この凹部の下の酸化膜４８が、膜厚が１０
０Å程度のトンネル酸化膜４８ａとなる。このフローテ
ィングゲート２５上に酸化膜４９を介して、フローティ
ングゲート２５に対応して凹部を有するコントロールゲ
ート２６が形成されている。また、ｎ+拡散領域２１上
には、アルミ配線層から成るビット線２８が形成されて
いる。このような構成のメモリセルは、図６の(ｂ)に示
すように、エンハンスメント型の選択トランジスタＳＱ
と、閾値電圧が可変なメモリトランジスタＭＱとの直列
接続になっている。すなわち、選択トランジスタＳＱは
ゲート２４をゲートとし、ｎ+拡散領域２１をドレイン
領域、ｎ+拡散領域２２をソース領域として利用し、メ
モリトランジスタＭＱはフローティングゲート２５およ
びコントロールゲート２６をゲートとし、ｎ+拡散領域
２２をドレイン領域、ｎ+拡散領域２３をソース領域と
して利用している。
【０００６】メモリトランジスタＭＱの書き込みは、基
本的にドレイン２２、コントロールゲート２６のうち、
一方に高電圧を印加し、他方を接地することにより、ト
ンネル酸化膜４８ａに１０ＭＶ／ｃｍ程度の電界を生じ
させ、フローティングゲート２５中に電子を注入した
り、フローティングゲート２５中の電子を放出させたり
して行っている。すなわち、メモリトランジスタＭＱの
フローティングゲート２５に電子を注入すると、閾値電
圧は正にシフトし、フローティングゲート２５から電子
を引き抜くと、閾値電圧は負にシフトすることから、こ
の正、負の閾値電圧を情報“１"、“０"に対応させ不揮
発な書き込みを行っている。一方、メモリトランジスタ
ＭＱからの情報の読み出しは基本的に以下のようにして
行われる。選択されたメモリセルの選択トランジスタＳ
Ｑのゲート２４にＨレベルの信号を与え、メモリトラン
ジスタＭＱのソース２３を接地電位にし、コントロール
ゲート２６に例えば０Ｖ程度の読み出し電圧ＶＣＧを与
える。この時、メモリトランジスタＭＱの閾値電圧が正
であればメモリトランジスタＭＱはオフし、負であれば
オンする。メモリトランジスタＭＱがオンすると、ビッ
ト線２８から、選択トランジスタＳＱおよびメモリトラ
ンジスタＭＱを介して接地レベルに電流が流れる。この
電流をビット線２８に接続されたセンスアンプ４１(図
５参照)で電圧に変換して検出することにより読み出し
が行われる。なお、選択されていないメモリセルにおけ
る選択トランジスタＳＱのゲート２４にはＬレベルの信
号が与えられており、オフにするため、メモリトランジ
スタＭＱが負の閾値電圧であっても、ビット線２８から
接地レベルにかけて電流が流れることはない。
本的にドレイン２２、コントロールゲート２６のうち、
一方に高電圧を印加し、他方を接地することにより、ト
ンネル酸化膜４８ａに１０ＭＶ／ｃｍ程度の電界を生じ
させ、フローティングゲート２５中に電子を注入した
り、フローティングゲート２５中の電子を放出させたり
して行っている。すなわち、メモリトランジスタＭＱの
フローティングゲート２５に電子を注入すると、閾値電
圧は正にシフトし、フローティングゲート２５から電子
を引き抜くと、閾値電圧は負にシフトすることから、こ
の正、負の閾値電圧を情報“１"、“０"に対応させ不揮
発な書き込みを行っている。一方、メモリトランジスタ
ＭＱからの情報の読み出しは基本的に以下のようにして
行われる。選択されたメモリセルの選択トランジスタＳ
Ｑのゲート２４にＨレベルの信号を与え、メモリトラン
ジスタＭＱのソース２３を接地電位にし、コントロール
ゲート２６に例えば０Ｖ程度の読み出し電圧ＶＣＧを与
える。この時、メモリトランジスタＭＱの閾値電圧が正
であればメモリトランジスタＭＱはオフし、負であれば
オンする。メモリトランジスタＭＱがオンすると、ビッ
ト線２８から、選択トランジスタＳＱおよびメモリトラ
ンジスタＭＱを介して接地レベルに電流が流れる。この
電流をビット線２８に接続されたセンスアンプ４１(図
５参照)で電圧に変換して検出することにより読み出し
が行われる。なお、選択されていないメモリセルにおけ
る選択トランジスタＳＱのゲート２４にはＬレベルの信
号が与えられており、オフにするため、メモリトランジ
スタＭＱが負の閾値電圧であっても、ビット線２８から
接地レベルにかけて電流が流れることはない。
【０００７】図７は、図５に示したＥＥＰＲＯＭのメモ
リセルアレイ３１の周辺の構成を示す回路図である。な
お、同図では、図面を簡略化するため、１バイト１ビッ
ト構成の４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、Ｍ
Ｃ４のみを示している。また、以下の説明では各種信号
線とこれに流れる信号は同一符号で示す。メモリセルＭ
Ｃ１〜ＭＣ４は図６でも示したように、それぞれメモリ
トランジスタＭＱ１、ＭＱ２、ＭＱ３、ＭＱ４と選択ト
ランジスタＳＱ１、ＳＱ２、ＳＱ３、ＳＱ４とから構成
される。選択トランジスタＳＱ１、ＳＱ２のそれぞれの
ドレインがビット線ＢＬ１に接続され、選択トランジス
タＳＱ３、ＳＱ４のそれぞれのドレインがビット線ＢＬ
２に接続される。また、メモリトランジスタＭＱ１、Ｍ
Ｑ２のソースがソース線ＳＬ１に接続され、メモリトラ
ンジスタＭＱ３、ＭＱ４のソースがソース線ＳＬ２に接
続される。これらのソース線ＳＬ１、ＳＬ２はゲートに
反転プログラムサイクル選択信号ＰＲＳバーが印加され
るトランジスタＴ５１、Ｔ５２を介して接地される。メ
モリトランジスタＭＱ１、ＭＱ２のコントロールゲート
はそれぞれバイト選択用のトランジスタＴ１、Ｔ２を介
してコントロールゲート線ＣＧＬ１に接続される。同様
にメモリトランジスタＭＱ３、ＭＱ４のコントロールゲ
ートはバイト選択用のトランジスタＴ３、Ｔ４を介して
コントロールゲート線ＣＧＬ２に接続される。また、ト
ランジスタＴ１、Ｔ３のゲートおよび選択トランジスタ
ＳＱ１、ＳＱ３のゲートは共にワード線ＷＬ１に接続さ
れ、トランジスタＴ２、Ｔ４のゲートおよび選択トラン
ジスタＳＱ２，ＳＱ４のゲートは共にワード線ＷＬ２に
接続される。ワード線ＷＬ１、ＷＬ２のそれぞれの一端
は、ゲートに電源Ｖccが印加された高電圧カット用のト
ランジスタＴ５、Ｔ６を介してロウデコーダ３２に接続
される。
リセルアレイ３１の周辺の構成を示す回路図である。な
お、同図では、図面を簡略化するため、１バイト１ビッ
ト構成の４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、Ｍ
Ｃ４のみを示している。また、以下の説明では各種信号
線とこれに流れる信号は同一符号で示す。メモリセルＭ
Ｃ１〜ＭＣ４は図６でも示したように、それぞれメモリ
トランジスタＭＱ１、ＭＱ２、ＭＱ３、ＭＱ４と選択ト
ランジスタＳＱ１、ＳＱ２、ＳＱ３、ＳＱ４とから構成
される。選択トランジスタＳＱ１、ＳＱ２のそれぞれの
ドレインがビット線ＢＬ１に接続され、選択トランジス
タＳＱ３、ＳＱ４のそれぞれのドレインがビット線ＢＬ
２に接続される。また、メモリトランジスタＭＱ１、Ｍ
Ｑ２のソースがソース線ＳＬ１に接続され、メモリトラ
ンジスタＭＱ３、ＭＱ４のソースがソース線ＳＬ２に接
続される。これらのソース線ＳＬ１、ＳＬ２はゲートに
反転プログラムサイクル選択信号ＰＲＳバーが印加され
るトランジスタＴ５１、Ｔ５２を介して接地される。メ
モリトランジスタＭＱ１、ＭＱ２のコントロールゲート
はそれぞれバイト選択用のトランジスタＴ１、Ｔ２を介
してコントロールゲート線ＣＧＬ１に接続される。同様
にメモリトランジスタＭＱ３、ＭＱ４のコントロールゲ
ートはバイト選択用のトランジスタＴ３、Ｔ４を介して
コントロールゲート線ＣＧＬ２に接続される。また、ト
ランジスタＴ１、Ｔ３のゲートおよび選択トランジスタ
ＳＱ１、ＳＱ３のゲートは共にワード線ＷＬ１に接続さ
れ、トランジスタＴ２、Ｔ４のゲートおよび選択トラン
ジスタＳＱ２，ＳＱ４のゲートは共にワード線ＷＬ２に
接続される。ワード線ＷＬ１、ＷＬ２のそれぞれの一端
は、ゲートに電源Ｖccが印加された高電圧カット用のト
ランジスタＴ５、Ｔ６を介してロウデコーダ３２に接続
される。
【０００８】ビット線ＢＬ１、ＢＬ２およびコントロー
ルゲート線ＣＧＬ１、ＣＧＬ２の一端はそれぞれトラン
ジスタＴ７、Ｔ８、Ｔ９、Ｔ１０を介してコラムラッチ
３９ａ、３９ｂ、３９ｃ、３９ｄに接続される。コント
ロールゲート線ＣＧＬ１、ＣＧＬ２の他端はそれぞれＹ
ゲートトランジスタＴ６１、Ｔ６２を介して共通コント
ロールゲート線ＣＣＧＬに接続される。ビット線ＢＬ
１、ＢＬ２の他端はそれぞれＹゲートトランジスタＴ７
１、Ｔ７２を介してＩ／Ｏ線Ｉ／Ｏに接続される。トラ
ンジスタＴ６１、Ｔ７１のゲートにはコラムデコーダ３
３の出力線ＣＤＬ１がそれぞれ接続される。同様にトラ
ンジスタＴ６２、Ｔ７２には出力線ＣＤＬ２がそれぞれ
接続される。共通コントロールゲート線ＣＣＧＬはバッ
ファＢＦ１に接続され、Ｉ／Ｏ線Ｉ／Ｏは書き込みバッ
ファ３６およびセンスアンプ４１に接続される。また、
コントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線Ｂ
Ｌ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２はそれぞれＶpp
スイッチ４０ａ〜４０ｄ、４４ｅ、４４ｆに接続されて
いる。Ｖppスイッチ４０ａ〜４０ｄ、４４ｅ、４４ｆ
は、１５〜２０Ｖ程度の高電圧を印加する高電圧線ＶＰ
ＰＬに接続されており、消去用クロック信号ＣＬＫＥ、
プログラム用クロック信号ＣＬＫＰ、ワード線用クロッ
ク信号ＣＬＫＷをそれぞれ取り込み、これらのクロック
信号が供給されると接続したコントロールゲート線ＣＧ
Ｌ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２およびワード
線ＷＬ１、ＷＬ２がＨレベルの場合に、高電圧Ｖppに昇
圧する。なお、ワード線ＷＬ１、ＷＬ２が高電圧Ｖppに
昇圧されても、ゲートに電源Ｖccが印加されたトランジ
スタＴ５、Ｔ６により、高電圧Ｖppがロウデコーダ３２
に伝わらないようにしている。
ルゲート線ＣＧＬ１、ＣＧＬ２の一端はそれぞれトラン
ジスタＴ７、Ｔ８、Ｔ９、Ｔ１０を介してコラムラッチ
３９ａ、３９ｂ、３９ｃ、３９ｄに接続される。コント
ロールゲート線ＣＧＬ１、ＣＧＬ２の他端はそれぞれＹ
ゲートトランジスタＴ６１、Ｔ６２を介して共通コント
ロールゲート線ＣＣＧＬに接続される。ビット線ＢＬ
１、ＢＬ２の他端はそれぞれＹゲートトランジスタＴ７
１、Ｔ７２を介してＩ／Ｏ線Ｉ／Ｏに接続される。トラ
ンジスタＴ６１、Ｔ７１のゲートにはコラムデコーダ３
３の出力線ＣＤＬ１がそれぞれ接続される。同様にトラ
ンジスタＴ６２、Ｔ７２には出力線ＣＤＬ２がそれぞれ
接続される。共通コントロールゲート線ＣＣＧＬはバッ
ファＢＦ１に接続され、Ｉ／Ｏ線Ｉ／Ｏは書き込みバッ
ファ３６およびセンスアンプ４１に接続される。また、
コントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線Ｂ
Ｌ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２はそれぞれＶpp
スイッチ４０ａ〜４０ｄ、４４ｅ、４４ｆに接続されて
いる。Ｖppスイッチ４０ａ〜４０ｄ、４４ｅ、４４ｆ
は、１５〜２０Ｖ程度の高電圧を印加する高電圧線ＶＰ
ＰＬに接続されており、消去用クロック信号ＣＬＫＥ、
プログラム用クロック信号ＣＬＫＰ、ワード線用クロッ
ク信号ＣＬＫＷをそれぞれ取り込み、これらのクロック
信号が供給されると接続したコントロールゲート線ＣＧ
Ｌ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２およびワード
線ＷＬ１、ＷＬ２がＨレベルの場合に、高電圧Ｖppに昇
圧する。なお、ワード線ＷＬ１、ＷＬ２が高電圧Ｖppに
昇圧されても、ゲートに電源Ｖccが印加されたトランジ
スタＴ５、Ｔ６により、高電圧Ｖppがロウデコーダ３２
に伝わらないようにしている。
【０００９】トランジスタＴ７、Ｔ８はゲートにビット
信号トランスファ制御信号ＢＴＴＲが接続され、トラン
ジスタＴ９、Ｔ１０はゲートにコントロールゲート信号
トランスファ制御信号ＣＧＴＲが接続され、それぞれこ
れらの信号がＨレベルのときビット線ＢＬ１、ＢＬ２、
コントロールゲート線ＣＧＬ１、ＣＧＬ２とコラムラッ
チ３９ａ、３９ｂ、３９ｃ、３９ｄとの間で信号を相互
に伝える。さらに、ビット線ＢＬ１、ＢＬ２、コントロ
ールゲート線ＣＧＬ１、ＣＧＬ２が高電圧Ｖppに昇圧さ
れてもトランジスタＴ７〜Ｔ１０のゲートはＶccのレベ
ルなので高電圧Ｖppがコラムラッチ３９ａ、３９ｂ、３
９ｃ、３９ｄに伝わらないようにしている。コントロー
ルゲート線ＣＧＬ１、ＣＧＬ２にはそれぞれトランジス
タＴ１１、Ｔ１２が接続され、トランジスタＴ１１、Ｔ
１２のゲートにはコントロールゲート線リセット信号Ｃ
ＧＲＳＴが接続され、コントロールゲート線リセット信
号ＣＧＲＳＴがＨレベルになるとコントロールゲート線
ＣＧＬ１、ＣＧＬ２はＬレベルとなる。ビット線ＢＬ
１、ＢＬ２にはそれぞれトランジスタＴ１３、Ｔ１４が
接続され、トランジスタＴ１３、Ｔ１４のゲートにはビ
ット線リセット信号ＢＴＲＳＴが接続され、ビット線リ
セット信号ＢＴＲＳＴがＨレベルになるとビット線ＢＬ
１、ＢＬ２はＬレベルとなる。
信号トランスファ制御信号ＢＴＴＲが接続され、トラン
ジスタＴ９、Ｔ１０はゲートにコントロールゲート信号
トランスファ制御信号ＣＧＴＲが接続され、それぞれこ
れらの信号がＨレベルのときビット線ＢＬ１、ＢＬ２、
コントロールゲート線ＣＧＬ１、ＣＧＬ２とコラムラッ
チ３９ａ、３９ｂ、３９ｃ、３９ｄとの間で信号を相互
に伝える。さらに、ビット線ＢＬ１、ＢＬ２、コントロ
ールゲート線ＣＧＬ１、ＣＧＬ２が高電圧Ｖppに昇圧さ
れてもトランジスタＴ７〜Ｔ１０のゲートはＶccのレベ
ルなので高電圧Ｖppがコラムラッチ３９ａ、３９ｂ、３
９ｃ、３９ｄに伝わらないようにしている。コントロー
ルゲート線ＣＧＬ１、ＣＧＬ２にはそれぞれトランジス
タＴ１１、Ｔ１２が接続され、トランジスタＴ１１、Ｔ
１２のゲートにはコントロールゲート線リセット信号Ｃ
ＧＲＳＴが接続され、コントロールゲート線リセット信
号ＣＧＲＳＴがＨレベルになるとコントロールゲート線
ＣＧＬ１、ＣＧＬ２はＬレベルとなる。ビット線ＢＬ
１、ＢＬ２にはそれぞれトランジスタＴ１３、Ｔ１４が
接続され、トランジスタＴ１３、Ｔ１４のゲートにはビ
ット線リセット信号ＢＴＲＳＴが接続され、ビット線リ
セット信号ＢＴＲＳＴがＨレベルになるとビット線ＢＬ
１、ＢＬ２はＬレベルとなる。
【００１０】さらに、ビット線ＢＬ１、ＢＬ２にはトラ
ンジスタＴ１５、Ｔ１７が接続され、トランジスタＴ１
５、Ｔ１７にはそれぞれトランジスタＴ１６、Ｔ１８が
接続され、トランジスタＴ１５、Ｔ１７のゲートはそれ
ぞれコラムラッチ３９ａ、３９ｂに接続され、さらにト
ランジスタＴ１６、Ｔ１８のゲートにはプリチャージ信
号ＰＲＣＨが接続されている。コラムラッチ３９ａ、３
９ｂの信号がＨレベルであるとき、プリチャージ信号Ｐ
ＲＣＨがＨレベルになると、それぞれビット線ＢＬ１、
ＢＬ２がＨレベルとなる。反転プログラムサイクル選択
信号ＰＲＳバー，コントロールゲート線リセット信号Ｃ
ＧＲＳＴ、ビット線リセット信号ＢＴＲＳＴ、コントロ
ールゲート信号トランスファ制御信号ＣＧＴＲ、ビット
信号トランスファ制御信号ＢＴＴＲ、プリチャージ信号
ＰＲＣＨはそれぞれバッファＢＦ２、ＢＦ３、ＢＦ４、
ＢＦ５、ＢＦ６、ＢＦ７でドライブされる。
ンジスタＴ１５、Ｔ１７が接続され、トランジスタＴ１
５、Ｔ１７にはそれぞれトランジスタＴ１６、Ｔ１８が
接続され、トランジスタＴ１５、Ｔ１７のゲートはそれ
ぞれコラムラッチ３９ａ、３９ｂに接続され、さらにト
ランジスタＴ１６、Ｔ１８のゲートにはプリチャージ信
号ＰＲＣＨが接続されている。コラムラッチ３９ａ、３
９ｂの信号がＨレベルであるとき、プリチャージ信号Ｐ
ＲＣＨがＨレベルになると、それぞれビット線ＢＬ１、
ＢＬ２がＨレベルとなる。反転プログラムサイクル選択
信号ＰＲＳバー，コントロールゲート線リセット信号Ｃ
ＧＲＳＴ、ビット線リセット信号ＢＴＲＳＴ、コントロ
ールゲート信号トランスファ制御信号ＣＧＴＲ、ビット
信号トランスファ制御信号ＢＴＴＲ、プリチャージ信号
ＰＲＣＨはそれぞれバッファＢＦ２、ＢＦ３、ＢＦ４、
ＢＦ５、ＢＦ６、ＢＦ７でドライブされる。
【００１１】次に図７を参照しつつＥＥＰＲＯＭの読み
出し動作について説明する。まず、ロウデコーダ３２、
コラムデコーダ３３により、ワード線ＷＬ、コントロー
ルゲート線ＣＧＬおよびビット線ＢＬの選択が行われ
る。ここでは、ワード線ＷＬ１と、トランジスタＴ６
１、Ｔ７１をオンさせて、コントロールゲート線ＣＧＬ
１、ビット線ＢＬ１とを選択することによりメモリセル
ＭＣ１を選択した場合について述べる。反転プログラム
サイクル選択信号ＰＲＳバーをＨレベルにしソース線Ｓ
Ｌ１、ＳＬ２を接地するとともに、制御部３７によりコ
ラムラッチ３９ａ〜３９ｄ、Ｖppスイッチ４０ａ〜４０
ｄおよび４６ｅ、４６ｆ、書き込みバッファ３６を非活
性にし、バッファＢＦ１から共通コントロールゲート線
ＣＣＧＬ、トランジスタＴ６１、トランジスタＴ１を介
してメモリトランジスタＭＱ１のコントロールゲート
に、０Ｖを与える。この時、メモリトランジスタＭＱ１
の閾値電圧が正であればオフ、負であればオンする。こ
のメモリトランジスタＭＱ１のオン、オフにより、ビッ
ト線ＢＬ１に流れる電流の有無がセンスアンプ４１によ
りＩ／Ｏ線Ｉ／Ｏの電位変化として検出され、センスア
ンプ４１からこの電位変化を増幅した読み出し信号が出
力されることにより読み出しが行われる。
出し動作について説明する。まず、ロウデコーダ３２、
コラムデコーダ３３により、ワード線ＷＬ、コントロー
ルゲート線ＣＧＬおよびビット線ＢＬの選択が行われ
る。ここでは、ワード線ＷＬ１と、トランジスタＴ６
１、Ｔ７１をオンさせて、コントロールゲート線ＣＧＬ
１、ビット線ＢＬ１とを選択することによりメモリセル
ＭＣ１を選択した場合について述べる。反転プログラム
サイクル選択信号ＰＲＳバーをＨレベルにしソース線Ｓ
Ｌ１、ＳＬ２を接地するとともに、制御部３７によりコ
ラムラッチ３９ａ〜３９ｄ、Ｖppスイッチ４０ａ〜４０
ｄおよび４６ｅ、４６ｆ、書き込みバッファ３６を非活
性にし、バッファＢＦ１から共通コントロールゲート線
ＣＣＧＬ、トランジスタＴ６１、トランジスタＴ１を介
してメモリトランジスタＭＱ１のコントロールゲート
に、０Ｖを与える。この時、メモリトランジスタＭＱ１
の閾値電圧が正であればオフ、負であればオンする。こ
のメモリトランジスタＭＱ１のオン、オフにより、ビッ
ト線ＢＬ１に流れる電流の有無がセンスアンプ４１によ
りＩ／Ｏ線Ｉ／Ｏの電位変化として検出され、センスア
ンプ４１からこの電位変化を増幅した読み出し信号が出
力されることにより読み出しが行われる。
【００１２】また図９は、ＥＥＰＲＯＭの書き込み時の
各種信号波形を示すタイムチャート図である。以下、図
５ないし図７並びに図９を参照しつつ、メモリセルＭＣ
１が選択された場合の書き込み動作について説明する。
まず、ラッチ開始信号ＷＥによってラッチ信号ＬＡＴＣ
ＨがＨレベルとなることにより、ラッチサイクルが開始
する。ラッチサイクルの開始と共に、制御部３７により
コラムラッチ３９ａ〜３９ｄ、コラムデコーダ３３、書
き込みバッファ３６が活性化され、共通コントロールゲ
ート線ＣＣＧＬはＨレベルに設定される。一方、制御部
３７の制御によりロウデコーダ３２およびセンスアンプ
４１は非活性になる。ラッチ信号ＬＡＴＣＨがＨレベル
の期間に、コラムデコーダ３３により選択されたトラン
ジスタＴ６１、Ｔ７１がオンし、データラッチ４３のデ
ータ（“Ｈ"が情報“０"、“Ｌ"が情報“１"）が書き込
みバッファ３６、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１
およびトランジスタＴ７を介してコラムラッチ３９ｂに
ラッチされるとともに、Ｈレベルが共通コントロールゲ
ート線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を
介してコラムラッチ３９ａにラッチされる。そして、次
に、書き込み開始信号ＣＥが一旦、Ｈレベルになること
によって信号ＬＡＴＣＨがＬレベルとなり、消去サイク
ル信号ＥＲＳが立ち上がり消去サイクルが開始する。消
去サイクル信号ＥＲＳがＨレベルの期間が消去サイクル
となり、プログラムサイクル選択信号ＰＲＳ(即ち反転
プログラムサイクル選択信号ＰＲＳバーの反転信号)が
Ｈレベルの期間がプログラムサイクルとなる。これらの
信号ＥＲＳ、ＰＲＳのＨレベルのパルス幅は制御部３７
がタイマー３８を利用して所定の幅になるように設定し
ている。
各種信号波形を示すタイムチャート図である。以下、図
５ないし図７並びに図９を参照しつつ、メモリセルＭＣ
１が選択された場合の書き込み動作について説明する。
まず、ラッチ開始信号ＷＥによってラッチ信号ＬＡＴＣ
ＨがＨレベルとなることにより、ラッチサイクルが開始
する。ラッチサイクルの開始と共に、制御部３７により
コラムラッチ３９ａ〜３９ｄ、コラムデコーダ３３、書
き込みバッファ３６が活性化され、共通コントロールゲ
ート線ＣＣＧＬはＨレベルに設定される。一方、制御部
３７の制御によりロウデコーダ３２およびセンスアンプ
４１は非活性になる。ラッチ信号ＬＡＴＣＨがＨレベル
の期間に、コラムデコーダ３３により選択されたトラン
ジスタＴ６１、Ｔ７１がオンし、データラッチ４３のデ
ータ（“Ｈ"が情報“０"、“Ｌ"が情報“１"）が書き込
みバッファ３６、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１
およびトランジスタＴ７を介してコラムラッチ３９ｂに
ラッチされるとともに、Ｈレベルが共通コントロールゲ
ート線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を
介してコラムラッチ３９ａにラッチされる。そして、次
に、書き込み開始信号ＣＥが一旦、Ｈレベルになること
によって信号ＬＡＴＣＨがＬレベルとなり、消去サイク
ル信号ＥＲＳが立ち上がり消去サイクルが開始する。消
去サイクル信号ＥＲＳがＨレベルの期間が消去サイクル
となり、プログラムサイクル選択信号ＰＲＳ(即ち反転
プログラムサイクル選択信号ＰＲＳバーの反転信号)が
Ｈレベルの期間がプログラムサイクルとなる。これらの
信号ＥＲＳ、ＰＲＳのＨレベルのパルス幅は制御部３７
がタイマー３８を利用して所定の幅になるように設定し
ている。
【００１３】消去サイクル時は、制御部３７によりロウ
デコーダ３２が活性化され、ロウデコーダ３２によりワ
ード線ＷＬ１のみがＨレベルに設定される。また、制御
部３７によりコラムデコーダ３３が非活性にされる。続
いて高電圧線ＶＰＰＬにパルス幅４ｍ(ミリ)秒程度の高
電圧Ｖppを与えることにより、Ｖppスイッチ４０ａ〜４
０ｅおよび４６ｅ、４６ｆに高電圧Ｖppが印加される。
そして、制御部３７は発振回路４５およびＶpp発生回路
４４からなる高周波発振器から数ＭＨｚの高周波の消去
用クロック信号ＣＬＫＥおよびワード線用クロック信号
ＣＬＫＷをそれぞれＶppスイッチ４０ａ、４０ｂおよび
Ｖppスイッチ４６ｅ、４６ｆに与える。また、反転プロ
グラムサイクル選択信号ＰＲＳバーがＨレベルであるた
め、ソース線ＳＬ１、ＳＬ２は接地される。このように
設定すると、Ｖppスイッチ４０ａ、４６ｅにより、Ｈレ
ベルである、ワード線ＷＬ１とコントロールゲート線Ｃ
ＧＬ１とが高電圧Ｖppに立ち上げられ、メモリトランジ
スタＭＱ１のフローティングゲート２５（図６参照）と
ドレイン領域（ｎ+拡散領域２２）間にトンネル現象が
生じ、フローティングゲート２５への電子の注入が行わ
れ、メモリトランジスタＭＱ１の閾値電圧は正にシフト
する（情報“１"の記憶）。なお、消去サイクルが終了
するとコントロールゲート線ＣＧＬ１の電位はＬレベル
にリセットされる。
デコーダ３２が活性化され、ロウデコーダ３２によりワ
ード線ＷＬ１のみがＨレベルに設定される。また、制御
部３７によりコラムデコーダ３３が非活性にされる。続
いて高電圧線ＶＰＰＬにパルス幅４ｍ(ミリ)秒程度の高
電圧Ｖppを与えることにより、Ｖppスイッチ４０ａ〜４
０ｅおよび４６ｅ、４６ｆに高電圧Ｖppが印加される。
そして、制御部３７は発振回路４５およびＶpp発生回路
４４からなる高周波発振器から数ＭＨｚの高周波の消去
用クロック信号ＣＬＫＥおよびワード線用クロック信号
ＣＬＫＷをそれぞれＶppスイッチ４０ａ、４０ｂおよび
Ｖppスイッチ４６ｅ、４６ｆに与える。また、反転プロ
グラムサイクル選択信号ＰＲＳバーがＨレベルであるた
め、ソース線ＳＬ１、ＳＬ２は接地される。このように
設定すると、Ｖppスイッチ４０ａ、４６ｅにより、Ｈレ
ベルである、ワード線ＷＬ１とコントロールゲート線Ｃ
ＧＬ１とが高電圧Ｖppに立ち上げられ、メモリトランジ
スタＭＱ１のフローティングゲート２５（図６参照）と
ドレイン領域（ｎ+拡散領域２２）間にトンネル現象が
生じ、フローティングゲート２５への電子の注入が行わ
れ、メモリトランジスタＭＱ１の閾値電圧は正にシフト
する（情報“１"の記憶）。なお、消去サイクルが終了
するとコントロールゲート線ＣＧＬ１の電位はＬレベル
にリセットされる。
【００１４】次に、消去サイクル信号ＥＲＳが立ち下が
り、プリチャージ信号ＰＲＣＨがＨレベルになった後、
プログラムサイクル選択信号ＰＲＳが立ち上がることに
より、プログラムサイクルが開始する。制御部３７はワ
ード線用および消去用のクロック信号ＣＬＫＷ、ＣＬＫ
Ｅを非活性にし、再び高周波発振器から数ＭＨｚの高周
波のプログラム用クロック信号ＣＬＫＰおよびワード線
用クロック信号ＣＬＫＷをＶppスイッチ４０ｃ、４０ｄ
およびＶppスイッチ４６ｅ、４６ｆに与える。この時、
反転信号ＰＲＳバーがＬレベルであるため、ソース線Ｓ
Ｌ１はフローティング状態である。このように設定する
と、コラムラッチ３９ａにＨレベルがラッチされている
場合、ワード線ＷＬ１とビット線ＢＬ１とが高電圧Ｖpp
に立ち上げられ、メモリトランジスタＭＱ１のフローテ
ィングゲート２５(図６参照)とドレイン領域(ｎ+拡散領
域２２)間にトンネル現象が生じ、フローティングゲー
ト２５からの電子の放出が行われ、メモリトランジスタ
ＭＱ１の閾値電圧は負にシフトする(情報“０"の記
憶)。一方、コラムラッチ３９ａにＬレベルがラッチさ
れている場合、ワード線ＷＬ１のみが高電圧Ｖppに立ち
上げられるため、メモリトランジスタＭＱ１の閾値電圧
は変化しない。このようにして、書き込みが終了する。
り、プリチャージ信号ＰＲＣＨがＨレベルになった後、
プログラムサイクル選択信号ＰＲＳが立ち上がることに
より、プログラムサイクルが開始する。制御部３７はワ
ード線用および消去用のクロック信号ＣＬＫＷ、ＣＬＫ
Ｅを非活性にし、再び高周波発振器から数ＭＨｚの高周
波のプログラム用クロック信号ＣＬＫＰおよびワード線
用クロック信号ＣＬＫＷをＶppスイッチ４０ｃ、４０ｄ
およびＶppスイッチ４６ｅ、４６ｆに与える。この時、
反転信号ＰＲＳバーがＬレベルであるため、ソース線Ｓ
Ｌ１はフローティング状態である。このように設定する
と、コラムラッチ３９ａにＨレベルがラッチされている
場合、ワード線ＷＬ１とビット線ＢＬ１とが高電圧Ｖpp
に立ち上げられ、メモリトランジスタＭＱ１のフローテ
ィングゲート２５(図６参照)とドレイン領域(ｎ+拡散領
域２２)間にトンネル現象が生じ、フローティングゲー
ト２５からの電子の放出が行われ、メモリトランジスタ
ＭＱ１の閾値電圧は負にシフトする(情報“０"の記
憶)。一方、コラムラッチ３９ａにＬレベルがラッチさ
れている場合、ワード線ＷＬ１のみが高電圧Ｖppに立ち
上げられるため、メモリトランジスタＭＱ１の閾値電圧
は変化しない。このようにして、書き込みが終了する。
【００１５】次に、図５のＶpp発生回路(高電圧発生回
路)４４の内部の構成を示す回路図を図８に示し、これ
について説明する。トランジスタＭ１はそのゲートとド
レインが接続されるとともに、この接続点にキャパシタ
Ｃ１が接続され、トランジスタＭ１のソースは次段のト
ランジスタＭ２のドレインに接続され、またトランジス
タＭ２もそのゲートとドレインが接続されるとともに、
これにキャパシタＣ２が接続されている。トランジスタ
Ｍ１、Ｍ２のドレインに接続されているキャパシタＣ
１、Ｃ２の他方の端子にはそれぞれ位相が反対のクロッ
ク信号ＣＬＫ２、ＣＬＫ１が入力される。このような接
続を複数段連ね、初段のトランジスタＭ１のドレインは
トランジスタＭ４のソースに接続され、トランジスタＭ
４のドレインは電源電圧Ｖccに接続され、ゲートは制御
部３７の出力信号により制御され、最終段のトランジス
タＭ３のソースがチャージポンプの出力となる。このＶ
pp発生回路４４の出力である高電圧Ｖppが高電圧線ＶＰ
ＰＬによりＶppスイッチ４０ａ〜４０ｄおよび４６ｅ、
４６ｆにそれぞれ入力され、制御信号に従ってコントロ
ールゲート線ＣＧＬ１、ＣＧＬ２、ビット線ＢＬ１、Ｂ
Ｌ２、ワード線ＷＬ１、ＷＬ２がそれぞれ高電圧に立ち
上げられる。トランジスタＭ７は制御部３７からの信号
により高電圧Ｖppを放電する。なお、波形整形回路２０
０の部分に関しては後で説明する。
路)４４の内部の構成を示す回路図を図８に示し、これ
について説明する。トランジスタＭ１はそのゲートとド
レインが接続されるとともに、この接続点にキャパシタ
Ｃ１が接続され、トランジスタＭ１のソースは次段のト
ランジスタＭ２のドレインに接続され、またトランジス
タＭ２もそのゲートとドレインが接続されるとともに、
これにキャパシタＣ２が接続されている。トランジスタ
Ｍ１、Ｍ２のドレインに接続されているキャパシタＣ
１、Ｃ２の他方の端子にはそれぞれ位相が反対のクロッ
ク信号ＣＬＫ２、ＣＬＫ１が入力される。このような接
続を複数段連ね、初段のトランジスタＭ１のドレインは
トランジスタＭ４のソースに接続され、トランジスタＭ
４のドレインは電源電圧Ｖccに接続され、ゲートは制御
部３７の出力信号により制御され、最終段のトランジス
タＭ３のソースがチャージポンプの出力となる。このＶ
pp発生回路４４の出力である高電圧Ｖppが高電圧線ＶＰ
ＰＬによりＶppスイッチ４０ａ〜４０ｄおよび４６ｅ、
４６ｆにそれぞれ入力され、制御信号に従ってコントロ
ールゲート線ＣＧＬ１、ＣＧＬ２、ビット線ＢＬ１、Ｂ
Ｌ２、ワード線ＷＬ１、ＷＬ２がそれぞれ高電圧に立ち
上げられる。トランジスタＭ７は制御部３７からの信号
により高電圧Ｖppを放電する。なお、波形整形回路２０
０の部分に関しては後で説明する。
【００１６】次に、図７の高電圧スイッチの構成を高電
圧スイッチ４０ｃを例にあげて説明する。なお、他の高
電圧スイッチの構成も同様であり、説明は省略する。ト
ランジスタＭ５のドレインには高電圧が接続され、ソー
スはダイオード接続されたトランジスタＭ６のドレイン
に接続され、さらにキャパシタＣ４の一方の電極に接続
される。ダイオード接続とはトランジスタのゲートとド
レインを接続し、ソース・ドレイン間でダイオードを形
成するものである。トランジスタＭ６のソースはトラン
ジスタＭ５のゲートに接続されるとともにビット線ＢＬ
１に接続される。またキャパシタＣ４の他方の電極には
プログラム用クロック信号ＣＬＫＰが接続される。また
クロック信号線ＣＬＫＰとＣＬＫ２には同相のクロック
が入力され、それらとは逆相のクロックがクロック信号
線ＣＬＫ１に入力される(図８参照)。
圧スイッチ４０ｃを例にあげて説明する。なお、他の高
電圧スイッチの構成も同様であり、説明は省略する。ト
ランジスタＭ５のドレインには高電圧が接続され、ソー
スはダイオード接続されたトランジスタＭ６のドレイン
に接続され、さらにキャパシタＣ４の一方の電極に接続
される。ダイオード接続とはトランジスタのゲートとド
レインを接続し、ソース・ドレイン間でダイオードを形
成するものである。トランジスタＭ６のソースはトラン
ジスタＭ５のゲートに接続されるとともにビット線ＢＬ
１に接続される。またキャパシタＣ４の他方の電極には
プログラム用クロック信号ＣＬＫＰが接続される。また
クロック信号線ＣＬＫＰとＣＬＫ２には同相のクロック
が入力され、それらとは逆相のクロックがクロック信号
線ＣＬＫ１に入力される(図８参照)。
【００１７】次に、Ｖpp発生回路４４および高電圧スイ
ッチ４０ｃの動作を説明する。図８のＶpp発生回路４４
では、クロック信号ＣＬＫ２がＬレベルの時にキャパシ
タＣ１に電荷が充電され、ＣＬＫ２が立ち上がることに
より、キャパシタＣ１に充電された電荷はトランジスタ
Ｍ１を通ってキャパシタＣ２に充電される。次にＣＬＫ
２が立ち下がるとともにＣＬＫ１が立ち上がることによ
り、キャパシタＣ１に電荷が充電される。このときキャ
パシタＣ２に充電された電荷は次段のキャパシタに送ら
れる。このときトランジスタＭ２はダイオードの役割を
しているため、キャパシタＣ１に電荷が送られることは
ない。このようにクロック信号ＣＬＫ１、ＣＬＫ２によ
り電荷が次々に送られ、結果的にチャージポンプ出力に
昇圧された電圧が出力される。また、図７の高電圧スイ
ッチ４０ｃはコラムラッチ３９ａがＨレベルで信号ＢＴ
ＴＲがＨレベルの時、ビット線ＢＬ１が立ち上がり、信
号ＣＬＫＰがＬレベルのときトランジスタＭ５がオン状
態になり、高電圧ＶppがトランジスタＭ５がオフになる
までキャパシタＣ４に充電され、信号ＣＬＫＰが立ち上
がることにより、キャパシタＣ４の電荷がトランジスタ
Ｍ６を通ってビット線ＢＬ１に流れる。すると、ビット
線ＢＬ１に接続されているトランジスタＭ５のゲート電
位があがり、さらに高電圧ＶppよりキャパシタＣ４にト
ランジスタＭ５がオフ状態になるまで充電される(この
とき信号ＣＬＫＰはＬレベルである)。このような動作
を繰り返すことにより、コラムラッチ３９ａの信号によ
りビット線ＢＬ１を高電圧Ｖppに立ち上げることができ
る。なお、他のＶppスイッチの動作も同様である。ま
た、各クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫＷ、Ｃ
ＬＫＥ、ＣＬＫＰは発振回路４５からの信号および消去
サイクル信号ＥＲＳ、プログラムサイクル選択信号ＰＲ
Ｓを基に生成される。
ッチ４０ｃの動作を説明する。図８のＶpp発生回路４４
では、クロック信号ＣＬＫ２がＬレベルの時にキャパシ
タＣ１に電荷が充電され、ＣＬＫ２が立ち上がることに
より、キャパシタＣ１に充電された電荷はトランジスタ
Ｍ１を通ってキャパシタＣ２に充電される。次にＣＬＫ
２が立ち下がるとともにＣＬＫ１が立ち上がることによ
り、キャパシタＣ１に電荷が充電される。このときキャ
パシタＣ２に充電された電荷は次段のキャパシタに送ら
れる。このときトランジスタＭ２はダイオードの役割を
しているため、キャパシタＣ１に電荷が送られることは
ない。このようにクロック信号ＣＬＫ１、ＣＬＫ２によ
り電荷が次々に送られ、結果的にチャージポンプ出力に
昇圧された電圧が出力される。また、図７の高電圧スイ
ッチ４０ｃはコラムラッチ３９ａがＨレベルで信号ＢＴ
ＴＲがＨレベルの時、ビット線ＢＬ１が立ち上がり、信
号ＣＬＫＰがＬレベルのときトランジスタＭ５がオン状
態になり、高電圧ＶppがトランジスタＭ５がオフになる
までキャパシタＣ４に充電され、信号ＣＬＫＰが立ち上
がることにより、キャパシタＣ４の電荷がトランジスタ
Ｍ６を通ってビット線ＢＬ１に流れる。すると、ビット
線ＢＬ１に接続されているトランジスタＭ５のゲート電
位があがり、さらに高電圧ＶppよりキャパシタＣ４にト
ランジスタＭ５がオフ状態になるまで充電される(この
とき信号ＣＬＫＰはＬレベルである)。このような動作
を繰り返すことにより、コラムラッチ３９ａの信号によ
りビット線ＢＬ１を高電圧Ｖppに立ち上げることができ
る。なお、他のＶppスイッチの動作も同様である。ま
た、各クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫＷ、Ｃ
ＬＫＥ、ＣＬＫＰは発振回路４５からの信号および消去
サイクル信号ＥＲＳ、プログラムサイクル選択信号ＰＲ
Ｓを基に生成される。
【００１８】以上述べたように選択トランジスタＳＱを
介して、メモリトランジスタＭＱのコントロールゲート
あるいはドレインに高電圧を与えている。しかしなが
ら、高電圧(Ｖpp)スイッチの出力を、そのままメモリト
ランジスタＭＱのコントロールゲート２６あるいはドレ
イン２２に印加すると、高電圧Ｖppの出力波形の立ち上
がりの時定数は小さく急峻に立ち上がるためトンネル酸
化膜４８ａに与えるダメージが大きく、最悪の場合、ト
ンネル酸化膜４８ａを破壊してしまう。そこで、立ち上
がりの時定数を適当に大きく設定することでトンネル酸
化膜４８ａに与えるダメージを軽減する必要があり、Ｖ
pp発生回路４４中に波形整形回路を設けている。
介して、メモリトランジスタＭＱのコントロールゲート
あるいはドレインに高電圧を与えている。しかしなが
ら、高電圧(Ｖpp)スイッチの出力を、そのままメモリト
ランジスタＭＱのコントロールゲート２６あるいはドレ
イン２２に印加すると、高電圧Ｖppの出力波形の立ち上
がりの時定数は小さく急峻に立ち上がるためトンネル酸
化膜４８ａに与えるダメージが大きく、最悪の場合、ト
ンネル酸化膜４８ａを破壊してしまう。そこで、立ち上
がりの時定数を適当に大きく設定することでトンネル酸
化膜４８ａに与えるダメージを軽減する必要があり、Ｖ
pp発生回路４４中に波形整形回路を設けている。
【００１９】図８にはさらに波形整形回路２００が示さ
れている。同図においてＶpp発生回路４４の出力電圧Ｖ
ppを、キャパシタＣ１１およびＣ１２により分圧し、こ
れをサンプル信号として接続線Ｌ１を介してコンパレー
タ２２０の負入力部に入力している。一方、コンパレー
タ２２０の正入力部には電源電圧Ｖccの出力電圧がスイ
ッチトキャパシタ２１０および接続線Ｌ２を介して入力
されている。スイッチトキャパシタ２１０は、電源電圧
Ｖccと接続線Ｌ２の間に直列に接続されたトランジスタ
Ｔ２１１およびＴ２１２、これらのトランジスタＴ２１
１、Ｔ２１２の接続点に一方の電極が接続され、他方の
電極が接地されたキャパシタＣ１４、および接続線Ｌ２
と接地間に接続されたキャパシタＣ１３より成ってい
る。トランジスタＴ２１１およびＴ２１２のゲートには
各々クロック信号φ、反転クロック信号φバーが印加さ
れ、トランジスタＴ２１１のドレインには電源電圧Ｖcc
がトランジスタＴ２１２のソースには接続線Ｌ２が接続
されている。このように構成することで、スイッチトキ
ャパシタ２１０のクロック信号φおよびキャパシタＣ１
３、Ｃ１４で決定する時定数に従い電源電圧Ｖccの出力
電圧の立ち上がりが波形整形され、この波形整形された
電圧がコンパレータ２２０の正入力部に参照電圧として
入力される。従って、コンパレータ２２０は、この参照
電圧と前述したＶpp発生回路４４の出力電圧との差をフ
ィードバック信号ＳＦとして発生し、これによりクロッ
ク信号ＣＬＫ１、ＣＬＫ２を制御することで、参照電圧
と同様な立ち上がり波形でＶpp発生回路４４の出力が高
電圧に立ち上がる。
れている。同図においてＶpp発生回路４４の出力電圧Ｖ
ppを、キャパシタＣ１１およびＣ１２により分圧し、こ
れをサンプル信号として接続線Ｌ１を介してコンパレー
タ２２０の負入力部に入力している。一方、コンパレー
タ２２０の正入力部には電源電圧Ｖccの出力電圧がスイ
ッチトキャパシタ２１０および接続線Ｌ２を介して入力
されている。スイッチトキャパシタ２１０は、電源電圧
Ｖccと接続線Ｌ２の間に直列に接続されたトランジスタ
Ｔ２１１およびＴ２１２、これらのトランジスタＴ２１
１、Ｔ２１２の接続点に一方の電極が接続され、他方の
電極が接地されたキャパシタＣ１４、および接続線Ｌ２
と接地間に接続されたキャパシタＣ１３より成ってい
る。トランジスタＴ２１１およびＴ２１２のゲートには
各々クロック信号φ、反転クロック信号φバーが印加さ
れ、トランジスタＴ２１１のドレインには電源電圧Ｖcc
がトランジスタＴ２１２のソースには接続線Ｌ２が接続
されている。このように構成することで、スイッチトキ
ャパシタ２１０のクロック信号φおよびキャパシタＣ１
３、Ｃ１４で決定する時定数に従い電源電圧Ｖccの出力
電圧の立ち上がりが波形整形され、この波形整形された
電圧がコンパレータ２２０の正入力部に参照電圧として
入力される。従って、コンパレータ２２０は、この参照
電圧と前述したＶpp発生回路４４の出力電圧との差をフ
ィードバック信号ＳＦとして発生し、これによりクロッ
ク信号ＣＬＫ１、ＣＬＫ２を制御することで、参照電圧
と同様な立ち上がり波形でＶpp発生回路４４の出力が高
電圧に立ち上がる。
【００２０】以上のようなＥＥＰＲＯＭおよびこれの周
辺回路の構成、動作をふまえた上で、図１０には従来の
ＥＥＰＲＯＭを内蔵したマイコン用の半導体集積回路の
半導体基板の構造を示す。図１０の(ａ)は半導体基板上
の各機能ブロックのレイアウトのイメージ、図１０の
(ｂ)は(ａ)のXＢ−XＢ線に沿った概略的な断面図を示
す。図において、１００は半導体集積回路が形成された
半導体基板、１０１はＣＰＵ、１０２はＲＯＭ／ＲＡ
Ｍ、１０３は入出力部であるＵＡＲＴ、１０４および１
０５はＥＥＰＲＯＭ制御系、１０７はＥＥＰＲＯＭメモ
リセルアレイ、１０８はＥＥＰＲＯＭ周辺高圧系、１１
０はＮウエル領域、１１１はＰ型基板領域を示す。ここ
で、ＥＥＰＲＯＭメモリセルアレイ１０７は図５ではメ
モリセルアレイ３１に相当し、図７ではそれぞれ１つの
メモリセルＭＣおよびトランジスタＴからなる破線で囲
まれた４つの部分に相当する。また、周辺高圧系１０８
は図５ではＶppスイッチ４０、４６、Ｙゲート３５と、
さらにＶpp発生回路４４の一部(高圧部)に相当し、図７
および図８では、図７のＶppスイッチ４０ａ〜４０ｄ、
Ｖp pスイッチ４６ｅ、４６ｆ、トランジスタＴ５〜Ｔ１
８、トランジスタＴ５１、Ｔ５２、トランジスタＴ６
１、Ｔ６２、Ｔ７１、Ｔ７２、さらに図８のＶpp発生回
路４４のトランジスタＭ１〜Ｍ４、Ｍ７、コンデンサＣ
１〜Ｃ３、Ｃ１１、Ｃ１２に相当する。そしてＥＥＰＲ
ＯＭ制御系１０４および１０５は、図５では書き込みバ
ッファ３６、センスアンプ４１、出力バッファ４２、デ
ータラッチ４３、コラムデコーダ３３、ロウデコーダ３
２、アドレスラッチ３４、コラムラッチ３９、制御部３
７、タイマ３８、発振回路４５、およびＶpp発生回路４
４の残りの部分に相当する。また、図７および図８で
は、図７の書き込みバッファ３６、センスアンプ４１、
各バッファＢＦ１〜ＢＦ７、コラムデコーダ３３、ロウ
デコーダ３２、コラムラッチ３９ａ〜３９ｄ、および図
８の波形整形回路２００のコンデンサＣ１１、Ｃ１２を
除いた部分等に相当する。図示のように従来のＥＥＰＲ
ＯＭを内蔵したマイコン用の半導体集積回路では、Ｐ型
の半導体基板１００上に部分的にＮウエル領域１１０を
形成し、Ｎウエル領域にＰチャンネルトランジスタ、残
るＰ型基板領域にＮチャンネルトランジスタを形成して
図１０の(ａ)のＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、
ＵＡＲＴ１０３、ＥＥＰＲＯＭ制御系１０４および１０
５のＣＭＯＳ回路を形成し、Ｐ型基板領域１１１にＥＥ
ＰＲＯＭメモリセルアレイ１０７および周辺高圧系１０
８を形成している。
辺回路の構成、動作をふまえた上で、図１０には従来の
ＥＥＰＲＯＭを内蔵したマイコン用の半導体集積回路の
半導体基板の構造を示す。図１０の(ａ)は半導体基板上
の各機能ブロックのレイアウトのイメージ、図１０の
(ｂ)は(ａ)のXＢ−XＢ線に沿った概略的な断面図を示
す。図において、１００は半導体集積回路が形成された
半導体基板、１０１はＣＰＵ、１０２はＲＯＭ／ＲＡ
Ｍ、１０３は入出力部であるＵＡＲＴ、１０４および１
０５はＥＥＰＲＯＭ制御系、１０７はＥＥＰＲＯＭメモ
リセルアレイ、１０８はＥＥＰＲＯＭ周辺高圧系、１１
０はＮウエル領域、１１１はＰ型基板領域を示す。ここ
で、ＥＥＰＲＯＭメモリセルアレイ１０７は図５ではメ
モリセルアレイ３１に相当し、図７ではそれぞれ１つの
メモリセルＭＣおよびトランジスタＴからなる破線で囲
まれた４つの部分に相当する。また、周辺高圧系１０８
は図５ではＶppスイッチ４０、４６、Ｙゲート３５と、
さらにＶpp発生回路４４の一部(高圧部)に相当し、図７
および図８では、図７のＶppスイッチ４０ａ〜４０ｄ、
Ｖp pスイッチ４６ｅ、４６ｆ、トランジスタＴ５〜Ｔ１
８、トランジスタＴ５１、Ｔ５２、トランジスタＴ６
１、Ｔ６２、Ｔ７１、Ｔ７２、さらに図８のＶpp発生回
路４４のトランジスタＭ１〜Ｍ４、Ｍ７、コンデンサＣ
１〜Ｃ３、Ｃ１１、Ｃ１２に相当する。そしてＥＥＰＲ
ＯＭ制御系１０４および１０５は、図５では書き込みバ
ッファ３６、センスアンプ４１、出力バッファ４２、デ
ータラッチ４３、コラムデコーダ３３、ロウデコーダ３
２、アドレスラッチ３４、コラムラッチ３９、制御部３
７、タイマ３８、発振回路４５、およびＶpp発生回路４
４の残りの部分に相当する。また、図７および図８で
は、図７の書き込みバッファ３６、センスアンプ４１、
各バッファＢＦ１〜ＢＦ７、コラムデコーダ３３、ロウ
デコーダ３２、コラムラッチ３９ａ〜３９ｄ、および図
８の波形整形回路２００のコンデンサＣ１１、Ｃ１２を
除いた部分等に相当する。図示のように従来のＥＥＰＲ
ＯＭを内蔵したマイコン用の半導体集積回路では、Ｐ型
の半導体基板１００上に部分的にＮウエル領域１１０を
形成し、Ｎウエル領域にＰチャンネルトランジスタ、残
るＰ型基板領域にＮチャンネルトランジスタを形成して
図１０の(ａ)のＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、
ＵＡＲＴ１０３、ＥＥＰＲＯＭ制御系１０４および１０
５のＣＭＯＳ回路を形成し、Ｐ型基板領域１１１にＥＥ
ＰＲＯＭメモリセルアレイ１０７および周辺高圧系１０
８を形成している。
【００２１】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭを
内蔵したマイコン用の半導体集積回路は以上のように構
成されていた。ＥＥＰＲＯＭ内蔵マイコンはＥＥＰＲＯ
Ｍ内蔵しない通常のマイコンと互換性を持たせ、通常の
マイコンのパターンレイアウトをそのまま使用出来るこ
とが開発工期短縮および品種展開に必要である。また、
高集積化が進むマイコンを組み込めることは、チップサ
イズを小さくする上からも必要である。微細化を進める
ために半導体基板の不純物濃度を高める必要があること
から、最新のＥＥＰＲＯＭを内蔵しないマイコン用の半
導体集積回路では、Ｎウエル領域とＰウエル領域を形成
するツインウエル構造になっている。しかしながら、半
導体基板の不純物濃度が高いと基板効果が大きくなり、
従来例で説明したＥＥＰＲＯＭを内蔵した回路の場合、
ツインウエル構造の半導体基板上に形成すると、回路が
動作しなくなる。基板効果とはソース電位が上昇すると
トランジスタのスレシホールド電圧(閾値電圧)Ｖthが大
きくなる効果で、特にＥＥＰＲＯＭのようにソース電位
が高電圧になる場合は、できるだけ低く押さえなければ
ならない。従って従来の技術では、高集積化が可能なツ
インウエル構造のマイコン用半導体集積回路にＥＥＰＲ
ＯＭを内蔵させることは困難であった。この発明は、上
記の問題点を解決するためになされたもので、高集積化
が可能な最新のツインウエル構造のマイコンにＥＥＰＲ
ＯＭを内蔵させた半導体集積回路を提供することを目的
とする。
内蔵したマイコン用の半導体集積回路は以上のように構
成されていた。ＥＥＰＲＯＭ内蔵マイコンはＥＥＰＲＯ
Ｍ内蔵しない通常のマイコンと互換性を持たせ、通常の
マイコンのパターンレイアウトをそのまま使用出来るこ
とが開発工期短縮および品種展開に必要である。また、
高集積化が進むマイコンを組み込めることは、チップサ
イズを小さくする上からも必要である。微細化を進める
ために半導体基板の不純物濃度を高める必要があること
から、最新のＥＥＰＲＯＭを内蔵しないマイコン用の半
導体集積回路では、Ｎウエル領域とＰウエル領域を形成
するツインウエル構造になっている。しかしながら、半
導体基板の不純物濃度が高いと基板効果が大きくなり、
従来例で説明したＥＥＰＲＯＭを内蔵した回路の場合、
ツインウエル構造の半導体基板上に形成すると、回路が
動作しなくなる。基板効果とはソース電位が上昇すると
トランジスタのスレシホールド電圧(閾値電圧)Ｖthが大
きくなる効果で、特にＥＥＰＲＯＭのようにソース電位
が高電圧になる場合は、できるだけ低く押さえなければ
ならない。従って従来の技術では、高集積化が可能なツ
インウエル構造のマイコン用半導体集積回路にＥＥＰＲ
ＯＭを内蔵させることは困難であった。この発明は、上
記の問題点を解決するためになされたもので、高集積化
が可能な最新のツインウエル構造のマイコンにＥＥＰＲ
ＯＭを内蔵させた半導体集積回路を提供することを目的
とする。
【００２２】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、データの電気的書き込み、消去が
可能な不揮発性メモリトランジスタから構成されるメモ
リセルが多数、マトリクス状に配置されたＥＥＰＲＯＭ
メモリセルアレイと、このメモリセルアレイへのデータ
の書き込み、消去に必要な高電圧を発生する手段と、上
記高電圧を選択的にメモリセルに供給する手段と、メモ
リセルアレイへのデータの書き込み、読み出しおよび消
去を制御する手段と、を少なくとも備え、上記メモリセ
ルアレイ、およびこのメモリセルアレイの周辺高圧系で
ある上記高電圧発生手段、高電圧供給手段の部分がＰ型
半導体基板上のＮＭＯＳ構造もしくはＮ型半導体基板上
のＰＭＯＳ構造で形成され、高電圧の加わらない制御手
段が上記半導体基板上に形成されたＰウエルおよびＮウ
エルを使用したツインウエル領域上にＣＭＯＳ構造で形
成された単一の半導体集積回路にある。また、第２の発
明は、上記第１の発明において、上記ＥＥＰＲＯＭメモ
リセルアレイ、およびこのメモリセルアレイの周辺高圧
系である上記高電圧発生手段、高電圧供給手段が形成さ
れた部分の周囲が上記半導体基板と同じ型のＰウエル領
域もしくはＮウエル領域で囲まれた半導体集積回路にあ
る。
発明の第１の発明は、データの電気的書き込み、消去が
可能な不揮発性メモリトランジスタから構成されるメモ
リセルが多数、マトリクス状に配置されたＥＥＰＲＯＭ
メモリセルアレイと、このメモリセルアレイへのデータ
の書き込み、消去に必要な高電圧を発生する手段と、上
記高電圧を選択的にメモリセルに供給する手段と、メモ
リセルアレイへのデータの書き込み、読み出しおよび消
去を制御する手段と、を少なくとも備え、上記メモリセ
ルアレイ、およびこのメモリセルアレイの周辺高圧系で
ある上記高電圧発生手段、高電圧供給手段の部分がＰ型
半導体基板上のＮＭＯＳ構造もしくはＮ型半導体基板上
のＰＭＯＳ構造で形成され、高電圧の加わらない制御手
段が上記半導体基板上に形成されたＰウエルおよびＮウ
エルを使用したツインウエル領域上にＣＭＯＳ構造で形
成された単一の半導体集積回路にある。また、第２の発
明は、上記第１の発明において、上記ＥＥＰＲＯＭメモ
リセルアレイ、およびこのメモリセルアレイの周辺高圧
系である上記高電圧発生手段、高電圧供給手段が形成さ
れた部分の周囲が上記半導体基板と同じ型のＰウエル領
域もしくはＮウエル領域で囲まれた半導体集積回路にあ
る。
【００２３】また、第３の発明は、データを処理するＣ
ＰＵと、プログラムを格納するＲＯＭと、一時的にデー
タを記憶するＲＡＭと、外部とのデータの受け渡しを行
う入出力部と、データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、このメモリセルアレイへのデータの書き
込み、消去に必要な高電圧を発生する高電圧発生部、上
記高電圧を選択的に上記メモリセルに供給する高電圧供
給部を含むＥＥＰＲＯＭ周辺高圧系と、上記ＣＰＵの制
御に従ってメモリセルアレイへのデータの書き込み、読
み出しおよび消去を制御するＥＥＰＲＯＭ制御系と、こ
れらを相互に接続するシステムバス手段と、を備え、上
記ＥＥＰＲＯＭメモリセルアレイおよびＥＥＰＲＯＭ周
辺高圧系からなる高電圧が加わる部分がＰ型半導体基板
上のＮＭＯＳ構造もしくはＮ型半導体基板上のＰＭＯＳ
構造で形成され、高電圧の加わらないＣＰＵ、ＲＯＭ、
ＲＡＭ、入出力部およびＥＥＰＲＯＭ制御系が上記半導
体基板上に形成されたＰウエルおよびＮウエルを使用し
たツインウエル領域上にＣＭＯＳ構造で形成された単一
のマイコン用半導体集積回路にある。また、第４の発明
は、上記ＥＥＰＲＯＭメモリセルアレイおよびＥＥＰＲ
ＯＭ周辺高圧系が形成された部分の周囲が上記半導体基
板と同じ型のＰウエル領域もしくはＮウエル領域で囲ま
れたマイコン用半導体集積回路にある。
ＰＵと、プログラムを格納するＲＯＭと、一時的にデー
タを記憶するＲＡＭと、外部とのデータの受け渡しを行
う入出力部と、データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、このメモリセルアレイへのデータの書き
込み、消去に必要な高電圧を発生する高電圧発生部、上
記高電圧を選択的に上記メモリセルに供給する高電圧供
給部を含むＥＥＰＲＯＭ周辺高圧系と、上記ＣＰＵの制
御に従ってメモリセルアレイへのデータの書き込み、読
み出しおよび消去を制御するＥＥＰＲＯＭ制御系と、こ
れらを相互に接続するシステムバス手段と、を備え、上
記ＥＥＰＲＯＭメモリセルアレイおよびＥＥＰＲＯＭ周
辺高圧系からなる高電圧が加わる部分がＰ型半導体基板
上のＮＭＯＳ構造もしくはＮ型半導体基板上のＰＭＯＳ
構造で形成され、高電圧の加わらないＣＰＵ、ＲＯＭ、
ＲＡＭ、入出力部およびＥＥＰＲＯＭ制御系が上記半導
体基板上に形成されたＰウエルおよびＮウエルを使用し
たツインウエル領域上にＣＭＯＳ構造で形成された単一
のマイコン用半導体集積回路にある。また、第４の発明
は、上記ＥＥＰＲＯＭメモリセルアレイおよびＥＥＰＲ
ＯＭ周辺高圧系が形成された部分の周囲が上記半導体基
板と同じ型のＰウエル領域もしくはＮウエル領域で囲ま
れたマイコン用半導体集積回路にある。
【００２４】
【作用】第１の発明の半導体集積回路では、制御手段等
の高電圧Ｖppが印加されない電源電圧Ｖcc系の部分はツ
インウエル構造にするので１μｍ以下のルールとするこ
とができ、回路の微細化が可能となり、集積度をより高
くできる。一方、高電圧Ｖppが印加されるＥＥＰＲＯＭ
メモリセルアレイおよびこのメモリセルアレイの周辺高
圧系である高電圧発生手段、上記高電圧供給手段の部分
は、例えばＰ型半導体基板上にＮＭＯＳ構造で形成する
ので、基板効果を抑えることができ、チャージポンプ、
Ｖppスイッチ、メモリセルの正常な動作を可能にする。
第２の発明では、第１の集積回路において、さらに高電
圧Ｖppが印加されるＥＥＰＲＯＭメモリセルアレイおよ
びこのメモリセルアレイの周辺高圧系である高電圧発生
手段、上記高電圧供給手段が形成されるＰ型基板領域を
Ｐウエル領域で囲み、できるだけ小さくするようにした
ので、基板の浮きによって生ずるラッチアップ現象の発
生を抑えることができる。
の高電圧Ｖppが印加されない電源電圧Ｖcc系の部分はツ
インウエル構造にするので１μｍ以下のルールとするこ
とができ、回路の微細化が可能となり、集積度をより高
くできる。一方、高電圧Ｖppが印加されるＥＥＰＲＯＭ
メモリセルアレイおよびこのメモリセルアレイの周辺高
圧系である高電圧発生手段、上記高電圧供給手段の部分
は、例えばＰ型半導体基板上にＮＭＯＳ構造で形成する
ので、基板効果を抑えることができ、チャージポンプ、
Ｖppスイッチ、メモリセルの正常な動作を可能にする。
第２の発明では、第１の集積回路において、さらに高電
圧Ｖppが印加されるＥＥＰＲＯＭメモリセルアレイおよ
びこのメモリセルアレイの周辺高圧系である高電圧発生
手段、上記高電圧供給手段が形成されるＰ型基板領域を
Ｐウエル領域で囲み、できるだけ小さくするようにした
ので、基板の浮きによって生ずるラッチアップ現象の発
生を抑えることができる。
【００２５】また第３の発明のマイコン用半導体集積回
路では、第１の発明と同様に、ＣＰＵ、ＲＯＭ、ＲＡ
Ｍ、入出力部およびＥＥＰＲＯＭ制御系等の高電圧Ｖpp
が印加されない電源電圧Ｖcc系はツインウエル領域に形
成するので１μｍ以下のルールとすることができ、回路
の微細化が可能となり、集積度をより高くで、一方、高
電圧Ｖppが印加されるＥＥＰＲＯＭメモリセルアレイお
よびＥＥＰＲＯＭ周辺高圧系の部分は、例えばＰ型半導
体基板上にＮＭＯＳ構造で形成するので、基板効果を抑
えることができ、チャージポンプ、Ｖppスイッチ、メモ
リセルの正常な動作を可能にしたマイコン用半導体集積
回路が実現される。第４の発明では、第３の発明の集積
回路において、さらに高電圧Ｖppが印加されるＥＥＰＲ
ＯＭメモリセルアレイおよびＥＥＰＲＯＭ周辺高圧系が
形成されるＰ型基板領域をＰウエル領域で囲み、できる
だけ小さくするようにしたので、基板の浮きによって生
ずるラッチアップ現象の発生を抑えたることができるマ
イコン用半導体集積回路が実現される。
路では、第１の発明と同様に、ＣＰＵ、ＲＯＭ、ＲＡ
Ｍ、入出力部およびＥＥＰＲＯＭ制御系等の高電圧Ｖpp
が印加されない電源電圧Ｖcc系はツインウエル領域に形
成するので１μｍ以下のルールとすることができ、回路
の微細化が可能となり、集積度をより高くで、一方、高
電圧Ｖppが印加されるＥＥＰＲＯＭメモリセルアレイお
よびＥＥＰＲＯＭ周辺高圧系の部分は、例えばＰ型半導
体基板上にＮＭＯＳ構造で形成するので、基板効果を抑
えることができ、チャージポンプ、Ｖppスイッチ、メモ
リセルの正常な動作を可能にしたマイコン用半導体集積
回路が実現される。第４の発明では、第３の発明の集積
回路において、さらに高電圧Ｖppが印加されるＥＥＰＲ
ＯＭメモリセルアレイおよびＥＥＰＲＯＭ周辺高圧系が
形成されるＰ型基板領域をＰウエル領域で囲み、できる
だけ小さくするようにしたので、基板の浮きによって生
ずるラッチアップ現象の発生を抑えたることができるマ
イコン用半導体集積回路が実現される。
【００２６】
【実施例】以下、この発明の実施例を図に従って説明す
る。図１の(ａ)および(ｂ)にはこの発明による半導体集
積回路の一実施例として、この発明によるＥＥＰＲＯＭ
を内蔵したマイコン用の半導体集積回路の半導体基板の
構造を示す。図１の(ａ)は半導体基板上の各機能ブロッ
クのレイアウトのイメージ、図１の(ｂ)は(ａ)のIＢ−I
Ｂ線に沿った概略的な断面図を示す。この実施例では上
述した従来のものと同様に、Ｐ型半導体基板に形成した
ものを示す。図において、１００ａは半導体集積回路が
形成されたＰ型の半導体基板、１０１はＣＰＵ、１０２
はＲＯＭ／ＲＡＭ、１０３は入出力回路であるＵＡＲ
Ｔ、１０４および１０５はＥＥＰＲＯＭ制御系、１０７
はＥＥＰＲＯＭメモリセルアレイ、１０８はＥＥＰＲＯ
Ｍ周辺高圧系、１１０はＮウエル領域、１１１は従来よ
り小さくなったＰ型基板領域、１１２はＰエウル領域、
１１４はＮウエル領域１１０およびＰウエル領域１１２
からなるツインウエル領域を示す。
る。図１の(ａ)および(ｂ)にはこの発明による半導体集
積回路の一実施例として、この発明によるＥＥＰＲＯＭ
を内蔵したマイコン用の半導体集積回路の半導体基板の
構造を示す。図１の(ａ)は半導体基板上の各機能ブロッ
クのレイアウトのイメージ、図１の(ｂ)は(ａ)のIＢ−I
Ｂ線に沿った概略的な断面図を示す。この実施例では上
述した従来のものと同様に、Ｐ型半導体基板に形成した
ものを示す。図において、１００ａは半導体集積回路が
形成されたＰ型の半導体基板、１０１はＣＰＵ、１０２
はＲＯＭ／ＲＡＭ、１０３は入出力回路であるＵＡＲ
Ｔ、１０４および１０５はＥＥＰＲＯＭ制御系、１０７
はＥＥＰＲＯＭメモリセルアレイ、１０８はＥＥＰＲＯ
Ｍ周辺高圧系、１１０はＮウエル領域、１１１は従来よ
り小さくなったＰ型基板領域、１１２はＰエウル領域、
１１４はＮウエル領域１１０およびＰウエル領域１１２
からなるツインウエル領域を示す。
【００２７】図１の(ａ)および(ｂ)に示すように、ＣＰ
Ｕ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ１０３、Ｅ
ＥＰＲＯＭ制御系１０４および１０５は、Ｎウエル領域
１１０とＰウエル領域１１２からなるツインウエル領域
１１４上にＣＭＯＳ構造で形成される。一方、高電圧Ｖ
ppが印加されるＥＥＰＲＯＭメモリセルアレイ１０７お
よびＥＥＰＲＯＭ周辺高圧系１０８は、Ｐ型基板領域１
１１上にＮＭＯＳ構造で形成される。なお、ＥＥＰＲＯ
Ｍメモリセルアレイ１０７およびＥＥＰＲＯＭ周辺高圧
系１０８が形成されるＰ型基板領域１１１は、図１の
(ａ)に破線１１２ａで示すように周囲がＰウエル領域で
囲まれるように形成することが望ましい。
Ｕ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ１０３、Ｅ
ＥＰＲＯＭ制御系１０４および１０５は、Ｎウエル領域
１１０とＰウエル領域１１２からなるツインウエル領域
１１４上にＣＭＯＳ構造で形成される。一方、高電圧Ｖ
ppが印加されるＥＥＰＲＯＭメモリセルアレイ１０７お
よびＥＥＰＲＯＭ周辺高圧系１０８は、Ｐ型基板領域１
１１上にＮＭＯＳ構造で形成される。なお、ＥＥＰＲＯ
Ｍメモリセルアレイ１０７およびＥＥＰＲＯＭ周辺高圧
系１０８が形成されるＰ型基板領域１１１は、図１の
(ａ)に破線１１２ａで示すように周囲がＰウエル領域で
囲まれるように形成することが望ましい。
【００２８】次に図１の(ａ)および(ｂ)に示された回路
構成によって、Ｐ型基板領域１１１に形成される部分に
ついて説明する。図２はこの発明の半導体集積回路にお
けるＥＥＰＲＯＭメモリセルアレイ周辺の回路構成を示
す図である。回路の電気的な構成は図７に示すものと同
じである。そして図２において、一点鎖線１１１ａで囲
われた部分がＰ型基板領域１１１上にＮＭＯＳ構造で形
成される部分である。この領域１１１ａに含まれるの
は、ＥＥＰＲＯＭメモリセルアレイおよびこのメモリセ
ルアレイに高電圧を選択的に供給する高電圧供給手段に
相当する部分である。上記ＥＥＰＲＯＭメモリセルアレ
イは、例えば１つのメモリセルＭＣ１およびトランジス
タＴ１からなる破線で囲まれた４つのメモリセル部を含
む。また上記高電圧供給手段は、Ｖppスイッチ４０ａ〜
４０ｄ、Ｖppスイッチ４６ｅ、４６ｆ、高電圧カット用
のトランジスタＴ５、Ｔ６、コラムラッチ３９ａ、３９
ｂとビット線ＢＬ１、ＢＬ２をそれぞれ接続するトラン
ジスタＴ７、Ｔ８、コラムラッチ３９ｃ、３９ｄとコン
トロールゲート線ＣＧＬ１、ＣＧＬ２をそれぞれ接続す
るトランジスタＴ９、Ｔ１０、コントロールゲート線Ｃ
ＧＬ１、ＣＧＬ２をそれぞれグランドに接続するトラン
ジスタＴ１１、Ｔ１２、ビット線ＢＬ１、ＢＬ２をそれ
ぞれグランドに接続するトランジスタＴ１３、Ｔ１４、
プリチャージ用のトランジスタＴ１５〜Ｔ１８、ソース
線ＳＬ１、ＳＬ２をグランドに接続するトランジスタＴ
５１、Ｔ５２、ＹゲートトランジスタＴ６１、Ｔ６２、
Ｔ７１、Ｔ７２を含む。一方、センスアンプ４１、書き
込みバッファ３６、各種バッファＢＦ１〜ＢＦ７、コラ
ムデコーダ３３、ローデコーダ３２、コラムラッチ３９
ａ〜３９ｄは高電圧Ｖppが印加されず電源電圧Ｖcc系な
ので、図１の(ａ)のＥＥＰＲＯＭ制御系１０４および１
０５に含まれる。従って、ツインウエル領域１１４上に
ＣＭＯＳ構造で形成される。
構成によって、Ｐ型基板領域１１１に形成される部分に
ついて説明する。図２はこの発明の半導体集積回路にお
けるＥＥＰＲＯＭメモリセルアレイ周辺の回路構成を示
す図である。回路の電気的な構成は図７に示すものと同
じである。そして図２において、一点鎖線１１１ａで囲
われた部分がＰ型基板領域１１１上にＮＭＯＳ構造で形
成される部分である。この領域１１１ａに含まれるの
は、ＥＥＰＲＯＭメモリセルアレイおよびこのメモリセ
ルアレイに高電圧を選択的に供給する高電圧供給手段に
相当する部分である。上記ＥＥＰＲＯＭメモリセルアレ
イは、例えば１つのメモリセルＭＣ１およびトランジス
タＴ１からなる破線で囲まれた４つのメモリセル部を含
む。また上記高電圧供給手段は、Ｖppスイッチ４０ａ〜
４０ｄ、Ｖppスイッチ４６ｅ、４６ｆ、高電圧カット用
のトランジスタＴ５、Ｔ６、コラムラッチ３９ａ、３９
ｂとビット線ＢＬ１、ＢＬ２をそれぞれ接続するトラン
ジスタＴ７、Ｔ８、コラムラッチ３９ｃ、３９ｄとコン
トロールゲート線ＣＧＬ１、ＣＧＬ２をそれぞれ接続す
るトランジスタＴ９、Ｔ１０、コントロールゲート線Ｃ
ＧＬ１、ＣＧＬ２をそれぞれグランドに接続するトラン
ジスタＴ１１、Ｔ１２、ビット線ＢＬ１、ＢＬ２をそれ
ぞれグランドに接続するトランジスタＴ１３、Ｔ１４、
プリチャージ用のトランジスタＴ１５〜Ｔ１８、ソース
線ＳＬ１、ＳＬ２をグランドに接続するトランジスタＴ
５１、Ｔ５２、ＹゲートトランジスタＴ６１、Ｔ６２、
Ｔ７１、Ｔ７２を含む。一方、センスアンプ４１、書き
込みバッファ３６、各種バッファＢＦ１〜ＢＦ７、コラ
ムデコーダ３３、ローデコーダ３２、コラムラッチ３９
ａ〜３９ｄは高電圧Ｖppが印加されず電源電圧Ｖcc系な
ので、図１の(ａ)のＥＥＰＲＯＭ制御系１０４および１
０５に含まれる。従って、ツインウエル領域１１４上に
ＣＭＯＳ構造で形成される。
【００２９】図３はこの発明の半導体集積回路における
Ｖpp発生回路(高電圧発生回路)４４(図５参照)の回路構
成を示す図である。回路の電気的な構成は図８に示す従
来のものと同じである。そして図３において、一点鎖線
１１１ａで囲われた部分がＰ型基板領域１１１上にＮＭ
ＯＳ構造で形成される部分である。この領域１１１ａに
含まれるのは、高電圧を発生するための高電圧発生手段
に相当する部分である。この高電圧発生手段は、トラン
ジスタＭ１〜Ｍ４、Ｍ７、コンデンサＣ１〜Ｃ３、Ｃ１
１、Ｃ１２を含む。一方、波形整形回路２００のコンデ
ンサＣ１１およびＣ１２を除く部分等を含む部分は高電
圧Ｖppが印加されず電源電圧Ｖcc系なので、図１の(ａ)
のＥＥＰＲＯＭ制御系１０４および１０５に含まれる。
従って、ツインウエル領域１１４上にＣＭＯＳ構造で形
成される。
Ｖpp発生回路(高電圧発生回路)４４(図５参照)の回路構
成を示す図である。回路の電気的な構成は図８に示す従
来のものと同じである。そして図３において、一点鎖線
１１１ａで囲われた部分がＰ型基板領域１１１上にＮＭ
ＯＳ構造で形成される部分である。この領域１１１ａに
含まれるのは、高電圧を発生するための高電圧発生手段
に相当する部分である。この高電圧発生手段は、トラン
ジスタＭ１〜Ｍ４、Ｍ７、コンデンサＣ１〜Ｃ３、Ｃ１
１、Ｃ１２を含む。一方、波形整形回路２００のコンデ
ンサＣ１１およびＣ１２を除く部分等を含む部分は高電
圧Ｖppが印加されず電源電圧Ｖcc系なので、図１の(ａ)
のＥＥＰＲＯＭ制御系１０４および１０５に含まれる。
従って、ツインウエル領域１１４上にＣＭＯＳ構造で形
成される。
【００３０】図１のＥＥＰＲＯＭメモリセルアレイ１０
７は上記ＥＥＰＲＯＭメモリセルアレイに相当し、高圧
周辺系１０８は上記図２の高電圧供給手段および図３の
高電圧発生手段に相当する。また、ＥＥＰＲＯＭ制御系
１０４、１０５(制御手段或はＥＥＰＲＯＭ制御系)は、
図５に示された回路のうち、図２および図３で一点鎖線
１１１ａで囲んだ部分を除いた部分に相当する。すなわ
ち、メモリセルアレイ３１、Ｖppスイッチ４０、４６、
Ｙゲート３５およびＶpp発生回路４４の一部を除く残り
の部分に相当する。なお、図４のシステムバス２がシス
テムバス手段を構成する。
７は上記ＥＥＰＲＯＭメモリセルアレイに相当し、高圧
周辺系１０８は上記図２の高電圧供給手段および図３の
高電圧発生手段に相当する。また、ＥＥＰＲＯＭ制御系
１０４、１０５(制御手段或はＥＥＰＲＯＭ制御系)は、
図５に示された回路のうち、図２および図３で一点鎖線
１１１ａで囲んだ部分を除いた部分に相当する。すなわ
ち、メモリセルアレイ３１、Ｖppスイッチ４０、４６、
Ｙゲート３５およびＶpp発生回路４４の一部を除く残り
の部分に相当する。なお、図４のシステムバス２がシス
テムバス手段を構成する。
【００３１】このように図１の(ａ)および(ｂ)に示すよ
うに、ＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ
１０３、ＥＥＰＲＯＭ制御系１０４および１０５をＰ型
半導体基板に形成されたＰウエル領域１１２とＮウエル
領域１１０からなるツインウエル領域１１４上に形成す
るようにしたので、最新の高集積化されたマイコンと互
換性を持たせることができる。また同時に、ＥＥＰＲＯ
Ｍメモリセルアレイ１０７およびＥＥＰＲＯＭ周辺高圧
系１０８を上記Ｐ型半導体基板と同一基板上のＰ型基板
領域１１１上に形成するようにしたので、基板効果を低
く押さえ、高圧系の動作が可能になるようにできる。す
なわち、高電圧の印加されない電源系の部分は、高集積
化が可能なツインウエル構造のためのすでに設計された
各種回路がそのまま使用でき、かつこれにＥＥＰＲＯＭ
を一体に内蔵することができる。これにより開発期間の
短縮、品種展開が容易に行える。さらにＰ型基板領域１
１１をＰウエル領域で囲むようにすることにより、ラッ
チアップ耐量が増加し、ラッチアップ現象の発生を抑え
ることができる。
うに、ＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲＴ
１０３、ＥＥＰＲＯＭ制御系１０４および１０５をＰ型
半導体基板に形成されたＰウエル領域１１２とＮウエル
領域１１０からなるツインウエル領域１１４上に形成す
るようにしたので、最新の高集積化されたマイコンと互
換性を持たせることができる。また同時に、ＥＥＰＲＯ
Ｍメモリセルアレイ１０７およびＥＥＰＲＯＭ周辺高圧
系１０８を上記Ｐ型半導体基板と同一基板上のＰ型基板
領域１１１上に形成するようにしたので、基板効果を低
く押さえ、高圧系の動作が可能になるようにできる。す
なわち、高電圧の印加されない電源系の部分は、高集積
化が可能なツインウエル構造のためのすでに設計された
各種回路がそのまま使用でき、かつこれにＥＥＰＲＯＭ
を一体に内蔵することができる。これにより開発期間の
短縮、品種展開が容易に行える。さらにＰ型基板領域１
１１をＰウエル領域で囲むようにすることにより、ラッ
チアップ耐量が増加し、ラッチアップ現象の発生を抑え
ることができる。
【００３２】なお、上記実施例では、Ｐ型半導体基板を
使用したものを示したが、この発明はこれに限定され
ず、Ｎ型半導体基板を使用しても実施が可能である。こ
の場合、ＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲ
Ｔ１０３、ＥＥＰＲＯＭ制御系１０４および１０５をＮ
型半導体基板に形成されたツインウエル領域にＣＭＯＳ
構造で形成し、ＥＥＰＲＯＭメモリセルアレイ１０７お
よび周辺高圧系１０８をＮ型基板領域にＰＭＯＳ構造で
形成する。また、Ｎ型基板領域はＮウエル領域で囲むよ
うにする。また、上記実施例では、ＥＥＰＲＯＭを内蔵
したマイコン用半導体集積回路について説明したが、こ
の発明はこれに限定されず、ＥＥＰＲＯＭを内蔵したい
かなる半導体集積回路にも実施することが可能で、同様
な効果を奏する。
使用したものを示したが、この発明はこれに限定され
ず、Ｎ型半導体基板を使用しても実施が可能である。こ
の場合、ＣＰＵ１０１、ＲＯＭ／ＲＡＭ１０２、ＵＡＲ
Ｔ１０３、ＥＥＰＲＯＭ制御系１０４および１０５をＮ
型半導体基板に形成されたツインウエル領域にＣＭＯＳ
構造で形成し、ＥＥＰＲＯＭメモリセルアレイ１０７お
よび周辺高圧系１０８をＮ型基板領域にＰＭＯＳ構造で
形成する。また、Ｎ型基板領域はＮウエル領域で囲むよ
うにする。また、上記実施例では、ＥＥＰＲＯＭを内蔵
したマイコン用半導体集積回路について説明したが、こ
の発明はこれに限定されず、ＥＥＰＲＯＭを内蔵したい
かなる半導体集積回路にも実施することが可能で、同様
な効果を奏する。
【００３３】
【発明の効果】以上のようにこの発明による半導体集積
回路では、例えばＰ型基板領域と、Ｎウエル領域および
Ｐウエル領域で構成されるツインウエル領域を設け、Ｐ
型基板領域に高電圧が印加されるＥＥＰＲＯＭメモリセ
ルアレイおよび周辺高圧系をＮＭＯＳ構造で形成し、ツ
インウエル領域にその他の制御系等をＣＭＯＳ構造で形
成したので、Ｐ型基板領域では高圧系の動作が可能とな
り、ツインウエル領域では高集積化の進んだ最新マイコ
ンプロセスで設計された、種々の回路レイアウトを配置
することができ、開発期間の短縮、品種展開が容易に行
える半導体集積回路を提供できる効果が得られる。ま
た、さらにＰ型基板領域をＰウエル領域で囲むようにす
ることにより、ラッチアップ耐量が増加し、ラッチアッ
プ現象の発生を抑えた信頼性の高い半導体集積回路を提
供することができる。また、この発明では、上記のよう
な構成のマイコン用半導体集積回路を提供できる効果が
得られる。
回路では、例えばＰ型基板領域と、Ｎウエル領域および
Ｐウエル領域で構成されるツインウエル領域を設け、Ｐ
型基板領域に高電圧が印加されるＥＥＰＲＯＭメモリセ
ルアレイおよび周辺高圧系をＮＭＯＳ構造で形成し、ツ
インウエル領域にその他の制御系等をＣＭＯＳ構造で形
成したので、Ｐ型基板領域では高圧系の動作が可能とな
り、ツインウエル領域では高集積化の進んだ最新マイコ
ンプロセスで設計された、種々の回路レイアウトを配置
することができ、開発期間の短縮、品種展開が容易に行
える半導体集積回路を提供できる効果が得られる。ま
た、さらにＰ型基板領域をＰウエル領域で囲むようにす
ることにより、ラッチアップ耐量が増加し、ラッチアッ
プ現象の発生を抑えた信頼性の高い半導体集積回路を提
供することができる。また、この発明では、上記のよう
な構成のマイコン用半導体集積回路を提供できる効果が
得られる。
【図１】(ａ)はこの発明によるＥＥＰＲＯＭを内蔵した
マイコン用半導体集積回路の半導体基板の各機能ブロッ
クのレイアウトのイメージを示す図、(ｂ)は(ａ)のIＢ
−IＢ線に沿った概略的な断面図である。
マイコン用半導体集積回路の半導体基板の各機能ブロッ
クのレイアウトのイメージを示す図、(ｂ)は(ａ)のIＢ
−IＢ線に沿った概略的な断面図である。
【図２】この発明による半導体集積回路のＥＥＰＲＯＭ
メモリセルアレイの周辺の構成を示す回路図である。
メモリセルアレイの周辺の構成を示す回路図である。
【図３】この発明による半導体集積回路のＶpp発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】一般的なＥＥＰＲＯＭを内蔵したＩＣカード用
マイコンの構成を概略的に示すブロック図である。
マイコンの構成を概略的に示すブロック図である。
【図５】図５はＥＥＰＲＯＭの全体構成を示すブロック
図である。
図である。
【図６】(ａ)は図５のＥＥＰＲＯＭのメモリセルアレイ
中の１つのメモリセルの断面図、(ｂ)は(ａ)の等価回路
図である。
中の１つのメモリセルの断面図、(ｂ)は(ａ)の等価回路
図である。
【図７】図５のＥＥＰＲＯＭのメモリセルアレイの周辺
の構成を示す回路図である。
の構成を示す回路図である。
【図８】図５のＶpp発生回路の構成を示す回路図であ
る。
る。
【図９】ＥＥＰＲＯＭの書き込み時の各種信号のタイミ
ングチャート図である。
ングチャート図である。
【図１０】(ａ)は従来のＥＥＰＲＯＭを内蔵したマイコ
ン用半導体集積回路の半導体基板の各機能ブロックのレ
イアウトのイメージを示す図、(ｂ)は(ａ)のXＢ−XＢ線
に沿った概略的な断面図である。
ン用半導体集積回路の半導体基板の各機能ブロックのレ
イアウトのイメージを示す図、(ｂ)は(ａ)のXＢ−XＢ線
に沿った概略的な断面図である。
１００ａ 半導体基板(半導体集積回路) １０１ ＣＰＵ １０２ ＲＯＭ／ＲＡＭ １０３ ＵＡＲＴ(入出力部) １０４ ＥＥＰＲＯＭ制御系 １０５ ＥＥＰＲＯＭ制御系 １０７ ＥＥＰＲＯＭメモリセルアレイ １０８ ＥＥＰＲＯＭ周辺高圧系 １１０ Ｎウエル領域 １１１ Ｐ型基板領域 １１２ Ｐウエル領域 １１４ ツインウエル領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図５はＥＥＰＲＯＭの全体構成を示すブロ
ック図である。同図において、３１はメモリセルアレイ
であり、メモリセル(図６および７参照)がマトリクス状
に配置され、行単位にワード線、列単位にビット線(共
に図７参照)に接続されている。２ａはアドレスバス、
２ｂはデータバスであり、これらはシステムバスに含ま
れる。ワード線の選択はロウデコーダ３２、ビット線の
選択はコラムデコーダ３３により行われる。ロウデコー
ダ３２は、アドレスラッチ３４を介して取り込んだ行ア
ドレスＡｒに基づき、１本のワード線をＨレベルに設定
し、他のワード線をＬレベルにする。また、コラムデコ
ーダ３３は、アドレスラッチ３４を介して取り込んだ列
アドレスＡｃに基づき、Ｙゲート３５を選択的にオンさ
せて、書き込みバッファ３６とビット線を電気的に接続
する。なお、ロウデコーダ３２およびコラムデコーダ３
３は、制御部３７によりその活性／非活性が制御され
る。また、アドレスラッチ３４は制御部３７の出力に基
づき、アドレス信号を取り込み、行アドレスＡｒおよび
列アドレスＡｃをそれぞれロウデコーダ３２およびコラ
ムデコーダ３３に出力する。
ック図である。同図において、３１はメモリセルアレイ
であり、メモリセル(図６および７参照)がマトリクス状
に配置され、行単位にワード線、列単位にビット線(共
に図７参照)に接続されている。２ａはアドレスバス、
２ｂはデータバスであり、これらはシステムバスに含ま
れる。ワード線の選択はロウデコーダ３２、ビット線の
選択はコラムデコーダ３３により行われる。ロウデコー
ダ３２は、アドレスラッチ３４を介して取り込んだ行ア
ドレスＡｒに基づき、１本のワード線をＨレベルに設定
し、他のワード線をＬレベルにする。また、コラムデコ
ーダ３３は、アドレスラッチ３４を介して取り込んだ列
アドレスＡｃに基づき、Ｙゲート３５を選択的にオンさ
せて、書き込みバッファ３６とビット線を電気的に接続
する。なお、ロウデコーダ３２およびコラムデコーダ３
３は、制御部３７によりその活性／非活性が制御され
る。また、アドレスラッチ３４は制御部３７の出力に基
づき、アドレス信号を取り込み、行アドレスＡｒおよび
列アドレスＡｃをそれぞれロウデコーダ３２およびコラ
ムデコーダ３３に出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図６の(ａ)および(ｂ)は、図５で示したＥ
ＥＰＲＯＭのメモリセルアレイ３１中の１つのメモリセ
ルを示した図であり、図６の(ａ)が断面構造を、図６の
(ｂ)が(ａ)の等価回路を示している。これらの図に示す
ように、メモリセルは、メモリトランジスタＭＱと、選
択トランジスタＳＱとから構成されている。図６の(ａ)
に示すように、Ｐ型半導体基板２０上に、Ｎ型の不純物
を選択的に拡散することにより、ｎ+拡散領域２１〜２
３が形成されている。２９は絶縁層である。ｎ+拡散領
域２１、２２間の上に酸化膜４７を介してゲート２４が
形成され、ｎ+拡散領域２２の一部の上からｎ+拡散領域
２２、２３間の上に酸化膜４８を介してフローティング
ゲート２５が形成されている。このフローティングゲー
ト２５はｎ+拡散領域２２上において、一部凹部構造と
なっており、この凹部の下の酸化膜４８が、膜厚が１０
０Å程度のトンネル酸化膜４８ａとなる。このフローテ
ィングゲート２５上に酸化膜４９を介して、フローティ
ングゲート２５に対応してコントロールゲート２６が形
成されている。また、ｎ+拡散領域２１上には、アルミ
配線層から成るビット線２８が形成されている。このよ
うな構成のメモリセルは、図６の(ｂ)に示すように、エ
ンハンスメント型の選択トランジスタＳＱと、閾値電圧
が可変なメモリトランジスタＭＱとの直列接続になって
いる。すなわち、選択トランジスタＳＱはゲート２４を
ゲートとし、ｎ+拡散領域２１をドレイン領域、ｎ+拡散
領域２２をソース領域として利用し、メモリトランジス
タＭＱはフローティングゲート２５およびコントロール
ゲート２６をゲートとし、ｎ+拡散領域２２をドレイン
領域、ｎ+拡散領域２３をソース領域として利用してい
る。
ＥＰＲＯＭのメモリセルアレイ３１中の１つのメモリセ
ルを示した図であり、図６の(ａ)が断面構造を、図６の
(ｂ)が(ａ)の等価回路を示している。これらの図に示す
ように、メモリセルは、メモリトランジスタＭＱと、選
択トランジスタＳＱとから構成されている。図６の(ａ)
に示すように、Ｐ型半導体基板２０上に、Ｎ型の不純物
を選択的に拡散することにより、ｎ+拡散領域２１〜２
３が形成されている。２９は絶縁層である。ｎ+拡散領
域２１、２２間の上に酸化膜４７を介してゲート２４が
形成され、ｎ+拡散領域２２の一部の上からｎ+拡散領域
２２、２３間の上に酸化膜４８を介してフローティング
ゲート２５が形成されている。このフローティングゲー
ト２５はｎ+拡散領域２２上において、一部凹部構造と
なっており、この凹部の下の酸化膜４８が、膜厚が１０
０Å程度のトンネル酸化膜４８ａとなる。このフローテ
ィングゲート２５上に酸化膜４９を介して、フローティ
ングゲート２５に対応してコントロールゲート２６が形
成されている。また、ｎ+拡散領域２１上には、アルミ
配線層から成るビット線２８が形成されている。このよ
うな構成のメモリセルは、図６の(ｂ)に示すように、エ
ンハンスメント型の選択トランジスタＳＱと、閾値電圧
が可変なメモリトランジスタＭＱとの直列接続になって
いる。すなわち、選択トランジスタＳＱはゲート２４を
ゲートとし、ｎ+拡散領域２１をドレイン領域、ｎ+拡散
領域２２をソース領域として利用し、メモリトランジス
タＭＱはフローティングゲート２５およびコントロール
ゲート２６をゲートとし、ｎ+拡散領域２２をドレイン
領域、ｎ+拡散領域２３をソース領域として利用してい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】ビット線ＢＬ１、ＢＬ２およびコントロー
ルゲート線ＣＧＬ１、ＣＧＬ２の一端はそれぞれトラン
ジスタＴ７、Ｔ８、Ｔ９、Ｔ１０を介してコラムラッチ
３９ａ、３９ｂ、３９ｃ、３９ｄに接続される。コント
ロールゲート線ＣＧＬ１、ＣＧＬ２の他端はそれぞれＹ
ゲートトランジスタＴ６１、Ｔ６２を介して共通コント
ロールゲート線ＣＣＧＬに接続される。ビット線ＢＬ
１、ＢＬ２の他端はそれぞれＹゲートトランジスタＴ７
１、Ｔ７２を介してＩ／Ｏ線Ｉ／Ｏに接続される。トラ
ンジスタＴ６１、Ｔ７１のゲートにはコラムデコーダ３
３の出力線ＣＤＬ１がそれぞれ接続される。同様にトラ
ンジスタＴ６２、Ｔ７２には出力線ＣＤＬ２がそれぞれ
接続される。共通コントロールゲート線ＣＣＧＬはバッ
ファＢＦ１に接続され、Ｉ／Ｏ線Ｉ／Ｏは書き込みバッ
ファ３６およびセンスアンプ４１に接続される。また、
コントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線Ｂ
Ｌ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２はそれぞれＶpp
スイッチ４０ａ〜４０ｄ、４６ｅ、４６ｆに接続されて
いる。Ｖppスイッチ４０ａ〜４０ｄ、４６ｅ、４６ｆ
は、１５〜２０Ｖ程度の高電圧を印加する高電圧線ＶＰ
ＰＬに接続されており、消去用クロック信号ＣＬＫＥ、
プログラム用クロック信号ＣＬＫＰ、ワード線用クロッ
ク信号ＣＬＫＷをそれぞれ取り込み、これらのクロック
信号が供給されると接続したコントロールゲート線ＣＧ
Ｌ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２およびワード
線ＷＬ１、ＷＬ２がＨレベルの場合に、高電圧Ｖppに昇
圧する。なお、ワード線ＷＬ１、ＷＬ２が高電圧Ｖppに
昇圧されても、ゲートに電源Ｖccが印加されたトランジ
スタＴ５、Ｔ６により、高電圧Ｖppがロウデコーダ３２
に伝わらないようにしている。
ルゲート線ＣＧＬ１、ＣＧＬ２の一端はそれぞれトラン
ジスタＴ７、Ｔ８、Ｔ９、Ｔ１０を介してコラムラッチ
３９ａ、３９ｂ、３９ｃ、３９ｄに接続される。コント
ロールゲート線ＣＧＬ１、ＣＧＬ２の他端はそれぞれＹ
ゲートトランジスタＴ６１、Ｔ６２を介して共通コント
ロールゲート線ＣＣＧＬに接続される。ビット線ＢＬ
１、ＢＬ２の他端はそれぞれＹゲートトランジスタＴ７
１、Ｔ７２を介してＩ／Ｏ線Ｉ／Ｏに接続される。トラ
ンジスタＴ６１、Ｔ７１のゲートにはコラムデコーダ３
３の出力線ＣＤＬ１がそれぞれ接続される。同様にトラ
ンジスタＴ６２、Ｔ７２には出力線ＣＤＬ２がそれぞれ
接続される。共通コントロールゲート線ＣＣＧＬはバッ
ファＢＦ１に接続され、Ｉ／Ｏ線Ｉ／Ｏは書き込みバッ
ファ３６およびセンスアンプ４１に接続される。また、
コントロールゲート線ＣＧＬ１、ＣＧＬ２、ビット線Ｂ
Ｌ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２はそれぞれＶpp
スイッチ４０ａ〜４０ｄ、４６ｅ、４６ｆに接続されて
いる。Ｖppスイッチ４０ａ〜４０ｄ、４６ｅ、４６ｆ
は、１５〜２０Ｖ程度の高電圧を印加する高電圧線ＶＰ
ＰＬに接続されており、消去用クロック信号ＣＬＫＥ、
プログラム用クロック信号ＣＬＫＰ、ワード線用クロッ
ク信号ＣＬＫＷをそれぞれ取り込み、これらのクロック
信号が供給されると接続したコントロールゲート線ＣＧ
Ｌ１、ＣＧＬ２、ビット線ＢＬ１、ＢＬ２およびワード
線ＷＬ１、ＷＬ２がＨレベルの場合に、高電圧Ｖppに昇
圧する。なお、ワード線ＷＬ１、ＷＬ２が高電圧Ｖppに
昇圧されても、ゲートに電源Ｖccが印加されたトランジ
スタＴ５、Ｔ６により、高電圧Ｖppがロウデコーダ３２
に伝わらないようにしている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】また図９は、ＥＥＰＲＯＭの書き込み時の
各種信号波形を示すタイムチャート図である。以下、図
５ないし図７並びに図９を参照しつつ、メモリセルＭＣ
１が選択された場合の書き込み動作について説明する。
まず、ラッチ開始信号ＷＥによってラッチ信号ＬＡＴＣ
ＨがＨレベルとなることにより、ラッチサイクルが開始
する。ラッチサイクルの開始と共に、制御部３７により
コラムラッチ３９ａ〜３９ｄ、コラムデコーダ３３、書
き込みバッファ３６が活性化され、共通コントロールゲ
ート線ＣＣＧＬはＨレベルに設定される。一方、制御部
３７の制御によりロウデコーダ３２およびセンスアンプ
４１は非活性になる。ラッチ信号ＬＡＴＣＨがＨレベル
の期間に、コラムデコーダ３３により選択されたトラン
ジスタＴ６１、Ｔ７１がオンし、データラッチ４３のデ
ータ（“Ｈ"が情報“０"、“Ｌ"が情報“１"）が書き込
みバッファ３６、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１
およびトランジスタＴ７を介してコラムラッチ３９ａに
ラッチされるとともに、Ｈレベルが共通コントロールゲ
ート線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を
介してコラムラッチ３９ｃにラッチされる。そして、次
に、書き込み開始信号ＣＥが一旦、Ｈレベルになること
によって信号ＬＡＴＣＨがＬレベルとなり、消去サイク
ル信号ＥＲＳが立ち上がり消去サイクルが開始する。消
去サイクル信号ＥＲＳがＨレベルの期間が消去サイクル
となり、プログラムサイクル選択信号ＰＲＳ(即ち反転
プログラムサイクル選択信号ＰＲＳバーの反転信号)が
Ｈレベルの期間がプログラムサイクルとなる。これらの
信号ＥＲＳ、ＰＲＳのＨレベルのパルス幅は制御部３７
がタイマー３８を利用して所定の幅になるように設定し
ている。
各種信号波形を示すタイムチャート図である。以下、図
５ないし図７並びに図９を参照しつつ、メモリセルＭＣ
１が選択された場合の書き込み動作について説明する。
まず、ラッチ開始信号ＷＥによってラッチ信号ＬＡＴＣ
ＨがＨレベルとなることにより、ラッチサイクルが開始
する。ラッチサイクルの開始と共に、制御部３７により
コラムラッチ３９ａ〜３９ｄ、コラムデコーダ３３、書
き込みバッファ３６が活性化され、共通コントロールゲ
ート線ＣＣＧＬはＨレベルに設定される。一方、制御部
３７の制御によりロウデコーダ３２およびセンスアンプ
４１は非活性になる。ラッチ信号ＬＡＴＣＨがＨレベル
の期間に、コラムデコーダ３３により選択されたトラン
ジスタＴ６１、Ｔ７１がオンし、データラッチ４３のデ
ータ（“Ｈ"が情報“０"、“Ｌ"が情報“１"）が書き込
みバッファ３６、Ｉ／Ｏ線Ｉ／Ｏおよびビット線ＢＬ１
およびトランジスタＴ７を介してコラムラッチ３９ａに
ラッチされるとともに、Ｈレベルが共通コントロールゲ
ート線ＣＣＧＬおよびコントロールゲート線ＣＧＬ１を
介してコラムラッチ３９ｃにラッチされる。そして、次
に、書き込み開始信号ＣＥが一旦、Ｈレベルになること
によって信号ＬＡＴＣＨがＬレベルとなり、消去サイク
ル信号ＥＲＳが立ち上がり消去サイクルが開始する。消
去サイクル信号ＥＲＳがＨレベルの期間が消去サイクル
となり、プログラムサイクル選択信号ＰＲＳ(即ち反転
プログラムサイクル選択信号ＰＲＳバーの反転信号)が
Ｈレベルの期間がプログラムサイクルとなる。これらの
信号ＥＲＳ、ＰＲＳのＨレベルのパルス幅は制御部３７
がタイマー３８を利用して所定の幅になるように設定し
ている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】消去サイクル時は、制御部３７によりロウ
デコーダ３２が活性化され、ロウデコーダ３２によりワ
ード線ＷＬ１のみがＨレベルに設定される。また、制御
部３７によりコラムデコーダ３３が非活性にされる。続
いて高電圧線ＶＰＰＬにパルス幅４ｍ(ミリ)秒程度の高
電圧Ｖppを与えることにより、Ｖppスイッチ４０ａ〜４
０ｄおよび４６ｅ、４６ｆに高電圧Ｖppが印加される。
そして、制御部３７は発振回路４５およびＶpp発生回路
４４からなる高周波発振器から数ＭＨｚの高周波の消去
用クロック信号ＣＬＫＥおよびワード線用クロック信号
ＣＬＫＷをそれぞれＶppスイッチ４０ａ、４０ｂおよび
Ｖppスイッチ４６ｅ、４６ｆに与える。また、反転プロ
グラムサイクル選択信号ＰＲＳバーがＨレベルであるた
め、ソース線ＳＬ１、ＳＬ２は接地される。このように
設定すると、Ｖppスイッチ４０ａ、４６ｅにより、Ｈレ
ベルである、ワード線ＷＬ１とコントロールゲート線Ｃ
ＧＬ１とが高電圧Ｖppに立ち上げられ、メモリトランジ
スタＭＱ１のフローティングゲート２５(図６参照)とド
レイン領域(ｎ+拡散領域２２)間にトンネル現象が生
じ、フローティングゲート２５への電子の注入が行わ
れ、メモリトランジスタＭＱ１の閾値電圧は正にシフト
する(情報“１"の記憶)。なお、消去サイクルが終了す
るとコントロールゲート線ＣＧＬ１の電位はＬレベルに
リセットされる。
デコーダ３２が活性化され、ロウデコーダ３２によりワ
ード線ＷＬ１のみがＨレベルに設定される。また、制御
部３７によりコラムデコーダ３３が非活性にされる。続
いて高電圧線ＶＰＰＬにパルス幅４ｍ(ミリ)秒程度の高
電圧Ｖppを与えることにより、Ｖppスイッチ４０ａ〜４
０ｄおよび４６ｅ、４６ｆに高電圧Ｖppが印加される。
そして、制御部３７は発振回路４５およびＶpp発生回路
４４からなる高周波発振器から数ＭＨｚの高周波の消去
用クロック信号ＣＬＫＥおよびワード線用クロック信号
ＣＬＫＷをそれぞれＶppスイッチ４０ａ、４０ｂおよび
Ｖppスイッチ４６ｅ、４６ｆに与える。また、反転プロ
グラムサイクル選択信号ＰＲＳバーがＨレベルであるた
め、ソース線ＳＬ１、ＳＬ２は接地される。このように
設定すると、Ｖppスイッチ４０ａ、４６ｅにより、Ｈレ
ベルである、ワード線ＷＬ１とコントロールゲート線Ｃ
ＧＬ１とが高電圧Ｖppに立ち上げられ、メモリトランジ
スタＭＱ１のフローティングゲート２５(図６参照)とド
レイン領域(ｎ+拡散領域２２)間にトンネル現象が生
じ、フローティングゲート２５への電子の注入が行わ
れ、メモリトランジスタＭＱ１の閾値電圧は正にシフト
する(情報“１"の記憶)。なお、消去サイクルが終了す
るとコントロールゲート線ＣＧＬ１の電位はＬレベルに
リセットされる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】図８にはさらに波形整形回路２００が示さ
れている。同図においてＶpp発生回路４４の出力電圧Ｖ
ppを、キャパシタＣ１１およびＣ１２により分圧し、こ
れをサンプル信号として接続線Ｌ１を介してコンパレー
タ２２０の負入力部に入力している。一方、コンパレー
タ２２０の正入力部には電源電圧Ｖccの出力電圧がスイ
ッチトキャパシタ２１０および接続線Ｌ２を介して入力
されている。スイッチトキャパシタ２１０は、電源電圧
Ｖccと接続線Ｌ２の間に直列に接続されたトランジスタ
Ｔ２１１およびＴ２１２、これらのトランジスタＴ２１
１、Ｔ２１２の接続点に一方の電極が接続され、他方の
電極が接地されたキャパシタＣ１４、および接続線Ｌ２
と接地間に接続されたキャパシタＣ１３より成ってい
る。トランジスタＴ２１１およびＴ２１２のゲートには
各々クロック信号φ、反転クロック信号φバーが印加さ
れ、トランジスタＴ２１１のドレインには電源電圧Ｖcc
がトランジスタＴ２１２のソースには接続線Ｌ２が接続
されている。このように構成することで、スイッチトキ
ャパシタ２１０のクロック信号φおよびキャパシタＣ１
３、Ｃ１４で決定する時定数に従い接続線Ｌ２の電圧の
立ち上がりが波形整形され、この波形整形された電圧が
コンパレータ２２０の正入力部に参照電圧として入力さ
れる。従って、コンパレータ２２０は、この参照電圧と
前述したＶpp発生回路４４の出力電圧との差をフィード
バック信号ＳＦとして発生し、これによりクロック信号
ＣＬＫ１、ＣＬＫ２を制御することで、参照電圧と同様
な立ち上がり波形でＶpp発生回路４４の出力が高電圧に
立ち上がる。
れている。同図においてＶpp発生回路４４の出力電圧Ｖ
ppを、キャパシタＣ１１およびＣ１２により分圧し、こ
れをサンプル信号として接続線Ｌ１を介してコンパレー
タ２２０の負入力部に入力している。一方、コンパレー
タ２２０の正入力部には電源電圧Ｖccの出力電圧がスイ
ッチトキャパシタ２１０および接続線Ｌ２を介して入力
されている。スイッチトキャパシタ２１０は、電源電圧
Ｖccと接続線Ｌ２の間に直列に接続されたトランジスタ
Ｔ２１１およびＴ２１２、これらのトランジスタＴ２１
１、Ｔ２１２の接続点に一方の電極が接続され、他方の
電極が接地されたキャパシタＣ１４、および接続線Ｌ２
と接地間に接続されたキャパシタＣ１３より成ってい
る。トランジスタＴ２１１およびＴ２１２のゲートには
各々クロック信号φ、反転クロック信号φバーが印加さ
れ、トランジスタＴ２１１のドレインには電源電圧Ｖcc
がトランジスタＴ２１２のソースには接続線Ｌ２が接続
されている。このように構成することで、スイッチトキ
ャパシタ２１０のクロック信号φおよびキャパシタＣ１
３、Ｃ１４で決定する時定数に従い接続線Ｌ２の電圧の
立ち上がりが波形整形され、この波形整形された電圧が
コンパレータ２２０の正入力部に参照電圧として入力さ
れる。従って、コンパレータ２２０は、この参照電圧と
前述したＶpp発生回路４４の出力電圧との差をフィード
バック信号ＳＦとして発生し、これによりクロック信号
ＣＬＫ１、ＣＬＫ２を制御することで、参照電圧と同様
な立ち上がり波形でＶpp発生回路４４の出力が高電圧に
立ち上がる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】
【実施例】以下、この発明の実施例を図に従って説明す
る。図１の(ａ)および(ｂ)にはこの発明による半導体集
積回路の一実施例として、この発明によるＥＥＰＲＯＭ
を内蔵したマイコン用の半導体集積回路の半導体基板の
構造を示す。図１の(ａ)は半導体基板上の各機能ブロッ
クのレイアウトのイメージ、図１の(ｂ)は(ａ)のIＢ−I
Ｂ線に沿った概略的な断面図を示す。この実施例では上
述した従来のものと同様に、Ｐ型半導体基板に形成した
ものを示す。図において、１００ａは半導体集積回路が
形成されたＰ型の半導体基板、１０１はＣＰＵ、１０２
はＲＯＭ／ＲＡＭ、１０３は入出力回路であるＵＡＲ
Ｔ、１０４および１０５はＥＥＰＲＯＭ制御系、１０７
はＥＥＰＲＯＭメモリセルアレイ、１０８はＥＥＰＲＯ
Ｍ周辺高圧系、１１０はＮウエル領域、１１１は従来よ
り小さくなったＰ型基板領域、１１２はＰウエル領域、
１１４はＮウエル領域１１０およびＰウエル領域１１２
からなるツインウエル領域を示す。
る。図１の(ａ)および(ｂ)にはこの発明による半導体集
積回路の一実施例として、この発明によるＥＥＰＲＯＭ
を内蔵したマイコン用の半導体集積回路の半導体基板の
構造を示す。図１の(ａ)は半導体基板上の各機能ブロッ
クのレイアウトのイメージ、図１の(ｂ)は(ａ)のIＢ−I
Ｂ線に沿った概略的な断面図を示す。この実施例では上
述した従来のものと同様に、Ｐ型半導体基板に形成した
ものを示す。図において、１００ａは半導体集積回路が
形成されたＰ型の半導体基板、１０１はＣＰＵ、１０２
はＲＯＭ／ＲＡＭ、１０３は入出力回路であるＵＡＲ
Ｔ、１０４および１０５はＥＥＰＲＯＭ制御系、１０７
はＥＥＰＲＯＭメモリセルアレイ、１０８はＥＥＰＲＯ
Ｍ周辺高圧系、１１０はＮウエル領域、１１１は従来よ
り小さくなったＰ型基板領域、１１２はＰウエル領域、
１１４はＮウエル領域１１０およびＰウエル領域１１２
からなるツインウエル領域を示す。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｋ
Claims (4)
- 【請求項１】 データの電気的書き込み、消去が可能な
不揮発性メモリトランジスタから構成されるメモリセル
が多数、マトリクス状に配置されたＥＥＰＲＯＭメモリ
セルアレイと、 このメモリセルアレイへのデータの書き込み、消去に必
要な高電圧を発生する手段と、 上記高電圧を選択的にメモリセルに供給する手段と、 メモリセルアレイへのデータの書き込み、読み出しおよ
び消去を制御する手段と、 を少なくとも備え、上記メモリセルアレイ、およびこの
メモリセルアレイの周辺高圧系である上記高電圧発生手
段、高電圧供給手段の部分がＰ型半導体基板上のＮＭＯ
Ｓ構造もしくはＮ型半導体基板上のＰＭＯＳ構造で形成
され、高電圧の加わらない制御手段が上記半導体基板上
に形成されたＰウエルおよびＮウエルを使用したツイン
ウエル領域上にＣＭＯＳ構造で形成された単一の半導体
集積回路。 - 【請求項２】 上記ＥＥＰＲＯＭメモリセルアレイ、お
よびこのメモリセルアレイの周辺高圧系である上記高電
圧発生手段、高電圧供給手段が形成された部分の周囲が
上記半導体基板と同じ型のＰウエル領域もしくはＮウエ
ル領域で囲まれた請求項１の半導体集積回路。 - 【請求項３】 データを処理するＣＰＵと、 プログラムを格納するＲＯＭと、 一時的にデータを記憶するＲＡＭと、 外部とのデータの受け渡しを行う入出力部と、 データの電気的書き込み、消去が可能な不揮発性メモリ
トランジスタから構成されるメモリセルが多数、マトリ
クス状に配置されたＥＥＰＲＯＭメモリセルアレイと、 このメモリセルアレイへのデータの書き込み、消去に必
要な高電圧を発生する高電圧発生部、上記高電圧を選択
的に上記メモリセルに供給する高電圧供給部を含むＥＥ
ＰＲＯＭ周辺高圧系と、 上記ＣＰＵの制御に従ってメモリセルアレイへのデータ
の書き込み、読み出しおよび消去を制御するＥＥＰＲＯ
Ｍ制御系と、 これらを相互に接続するシステムバス手段と、 を備え、上記ＥＥＰＲＯＭメモリセルアレイおよびＥＥ
ＰＲＯＭ周辺高圧系からなる高電圧が加わる部分がＰ型
半導体基板上のＮＭＯＳ構造もしくはＮ型半導体基板上
のＰＭＯＳ構造で形成され、高電圧の加わらないＣＰ
Ｕ、ＲＯＭ、ＲＡＭ、入出力部およびＥＥＰＲＯＭ制御
系が上記半導体基板上に形成されたＰウエルおよびＮウ
エルを使用したツインウエル領域上にＣＭＯＳ構造で形
成された単一のマイコン用半導体集積回路。 - 【請求項４】 上記ＥＥＰＲＯＭメモリセルアレイおよ
びＥＥＰＲＯＭ周辺高圧系が形成された部分の周囲が上
記半導体基板と同じ型のＰウエル領域もしくはＮウエル
領域で囲まれた請求項３のマイコン用半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31358592A JP2749747B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路 |
| DE69317853T DE69317853T2 (de) | 1992-11-24 | 1993-01-21 | Integrierte Halbleiterschaltung |
| EP93100871A EP0598974B1 (en) | 1992-11-24 | 1993-01-21 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31358592A JP2749747B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163858A true JPH06163858A (ja) | 1994-06-10 |
| JP2749747B2 JP2749747B2 (ja) | 1998-05-13 |
Family
ID=18043086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31358592A Expired - Lifetime JP2749747B2 (ja) | 1992-11-24 | 1992-11-24 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0598974B1 (ja) |
| JP (1) | JP2749747B2 (ja) |
| DE (1) | DE69317853T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506874A (ja) * | 1999-07-29 | 2003-02-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置 |
| JP2004103197A (ja) * | 2002-09-11 | 2004-04-02 | Elan Microelectronics Corp | オンシステムプログラマブル非揮発性メモリ及びオフシステムプログラマブル非揮発性メモリを具えたチップ及びその形成方法とプログラム方法 |
| JP2016213300A (ja) * | 2015-05-07 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体メモリ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0714133B1 (en) * | 1994-11-24 | 2002-02-06 | STMicroelectronics S.r.l. | EEPROM integrated device with reduced body effect and twin-well manufacturing process thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63157464A (ja) * | 1986-12-22 | 1988-06-30 | Matsushita Electronics Corp | 半導体装置 |
| DE68913695T2 (de) * | 1988-12-27 | 1994-10-20 | Nippon Electric Co | Mikrorechner mit einem elektrisch löschbaren und programmierbaren nichtflüchtigen Speicher. |
| JPH04211155A (ja) * | 1990-01-29 | 1992-08-03 | Matsushita Electron Corp | 半導体装置 |
-
1992
- 1992-11-24 JP JP31358592A patent/JP2749747B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-21 EP EP93100871A patent/EP0598974B1/en not_active Expired - Lifetime
- 1993-01-21 DE DE69317853T patent/DE69317853T2/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003506874A (ja) * | 1999-07-29 | 2003-02-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置 |
| JP5014543B2 (ja) * | 1999-07-29 | 2012-08-29 | エヌエックスピー ビー ヴィ | 半導体装置 |
| JP2004103197A (ja) * | 2002-09-11 | 2004-04-02 | Elan Microelectronics Corp | オンシステムプログラマブル非揮発性メモリ及びオフシステムプログラマブル非揮発性メモリを具えたチップ及びその形成方法とプログラム方法 |
| JP2016213300A (ja) * | 2015-05-07 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69317853T2 (de) | 1998-09-03 |
| DE69317853D1 (de) | 1998-05-14 |
| JP2749747B2 (ja) | 1998-05-13 |
| EP0598974B1 (en) | 1998-04-08 |
| EP0598974A2 (en) | 1994-06-01 |
| EP0598974A3 (en) | 1994-11-09 |
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