JPH04211155A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１１

【産業上の利用分野］本発明は、不揮発性記憶装置とト
ランジスタを１チツプ上に形成した半導体装置に関する
ものである。 ［０００２］ 【従来の技術】　近年、ＭＯ８ＬＳＩの高機能化を図る
ために、既存の機能素子を１チツプ上に形成する方法が
開発されている。１チツプマイクロコンピユータ（以下
、マイコンと称す）の高機能化を図るために、マイコン
と同時にＥＰＲＯＭ　（紫外線消去型電気的書込み可能
不揮発性ＲＡＭ）のような不揮発性記憶素子を、１チツ
プ上に形成されている。さらに、蛍光表示管駆動用の高
耐圧化も進められており、従来のマイコンと記憶装置の
複合化の要望が高まっている。 ［０００３］　ＥＰＲＯＭはＰ型シリコン基板に、Ｎチ
ャンネルＭＯＳトランジスタで形成される。一方、マイ
コンはＮ型シリコン基板に相補型ＭＯ８（以下ＣＭＯ８
と称す）で構成されている。このためマイコンにＥＰＲ
ＯＭを搭載するのに、マイコン回路と製造工程を適時変
更することが必要である。 ［０００４１図６は、Ｐ型半導体基板にＰチャンネルの
高耐圧装置を搭載した場合の複合化によって形成した素
子の断面図である。 ［０００５１Ｐ型シリコン基板１に第１のＮ型ウェル拡
散層２を深く拡散形成し、次に第２のＮ型ウェル拡散層
３と第１のＰ型ウェル拡散層４をそれより浅い拡散深さ
で形成する。ここで、第２のＮ型ウェル拡散層３と第１
のＰ型ウェル拡散層４には通常のトランジスタが形成さ
れ、この領域を総称してトランジスタ回路部と呼ぶ。 ［０００６］さらに第１のＮ型ウェル拡散層２の領域内
に、この拡散深さより浅く第２のＰ型ウェル拡散層５を
形成する。ＥＰＲＯＭ＋ＥＥＰＲＯＭで使用される書込
み消去回路や昇圧回路などは、第３のＮ型ウェル拡散層
６内のＰチャンネルトランジスタ、およびＰ型半導体基
板１中あるいは第１のＰ型ウェル拡散層４内のＮチャン
ネルトランジスタで構成されており、必要となる耐圧は
１２〜２１Ｖ程度の中耐圧である。この耐圧は比較的容
易に得ることができる。なお、図６において、７は５Ｖ
が印加されるＶｃｃの電源端子であり、８は０■が印加
されるＶｓｓの電源端子である。さらに、９は１２〜２
１Ｖが印加されるＶＰＮの中耐圧電源端子、１０はＶｓ
ｓＯ中耐圧部の他方の電源端子、１１は−３０〜−４０
Ｖが印加されるＶＰＰの高耐圧電源端子、１２はＶｃｃ
の高耐圧部の他方の電源端子である。また、１３は高耐
圧部の一部を構成するオフセット拡散層である。 ［０００７］

【発明が解決しようとする課題】蛍光表示管駆動用のＰ
チャンネル型の高耐圧トランジスタや高耐圧拡散抵抗は
第１のＮ型ウェル拡散層２内に形成されている。使用電
源の電圧は３０〜４０Ｖ程度であるが、外部の蛍光表示
管の浮遊容儀を考慮すると、必要となる耐圧は約６０Ｖ
以上である。このため、高耐圧拡散抵抗で使用される第
１のＰ型ウェル拡散層５と第１のＮ型ウェル拡散層２の
不純物濃度を適度に低くして、拡散深さを十分に深くし
なければならない。このためには１２００℃、６０時間
程度の熱処理が必要となり、スループットが下がる。 ［０００８］さらに、マイクロコンピュータの設計がＮ
型半導体基板を用いることを前提にしてしている場合、
あるいは、一般のアナログ回路に機能を付加したような
回路を設計するのにＮ型半導体基板が必要である場合に
は、Ｐ型半導体基板でも動作するように設計変更しなけ
ればならない。 ［０００９］本発明の目的は、単一の半導体基板に複数
の機能素子を同時に形成することができ、ショートチャ
ネル効果が生じにくく、ラッチアップ耐性の高い半導体
装置が得られる。また、半導体装置の集積度を上げるこ
とができるとともに、素子間の耐圧を十分に大きくする
ことができ、ＥＰＲＯＭ＋ＥＥＰＲＯＭの書込み特性で
誤動作の生じることがなく、信頼性の不良をなくすこと
、さらには耐圧の面から高歩留まりで半導体装置を提供
することができる。 ［００１０］

【課題を解決するための手段】本発明は上記問題点を解
決するためにＮ型の半導体基板と、前記半導体基板に形
成された第１のＰ型拡散層からなる中尉圧部と、前記半
導体基板に形成された第２のＰ型拡散層からなる高耐圧
部と、前記半導体基板に形成されたトランジスタ回路部
からなる半導体装置である。 ［００１１１また、Ｎ型の半導体基板と、前記半導体基
板に形成された第１のＰ型拡散層からなる中尉圧部と、
前記半導体基板に形成された第２のＰ型拡散層からなる
高耐圧部と、前記半導体基板に形成されたトランジスタ
回路部からなり、前記高耐圧部と前記トランジスタ回路
部が前記中尉圧部を挟んで形成されている半導体装置で
ある。 ［００１２］さらに、Ｎ型の半導体基板と、前記半導体
基板に形成された第１のＰ型拡散層からなる中尉圧部と
、前記半導体基板に形成された第２のＰ型拡散層からな
る高耐圧部と、前記半導体基板に形成されたトランジス
タ回路部からなり、前記トランジスタ回路部が少なくと
もＰチャンネルトランジスタとＮチャンネルトランジス
タで形成されており、前記Ｐチャンネルトランジスタが
形成された第３のＰ型拡散層が前記第１のＰ型拡散層と
隣接している半導体装置である。 ［００１３］また、Ｎ型の半導体基板と、前記半導体基
板に形成された第１のＰ型拡散層からなる中尉圧部と、
前記半導体基板に形成された第２のＰ型拡散層からなる
高耐圧部と、前記半導体基板に形成されたトランジスタ
回路部からなり、前記高耐圧部と前記中尉圧部が前記ト
ランジスタ回路部を挟んで形成されている半導体装置で
ある。 ［００１４］

【作用】本発明の半導体装置は、ドレイン耐圧が６０Ｖ
程度にするために基板の比抵抗を２〜３Ω・ｃｍＯもの
を用い、ショートチャネル効果をも同時に生じ難い半導
体装置を得ている。耐圧を６０Ｖ以上に設定することに
よって、不揮発性記憶装置の書込み時や消去時に、基板
に電流が流れないようにできる。また、耐圧は製造工程
のばらつきによって変動するため、十分な耐圧マージン
を見込んで製作することによって歩留まりが高く確保さ
れる。 ［００１５］不揮発性記憶装置を形成するＰ型拡散層の
拡散深さを８μｍ程皮上膜定することで、Ｐ型拡散層と
Ｐ型拡散層内に形成されたＮ型拡散層の間の耐圧を６０
Ｖ以上にすることができる。これによって、不揮発性記
憶装置とそれ以外の素子間の耐圧を十分に大きくするこ
とができるため、書込み特性で誤動作の生じないように
ようにできる。 ［００１６］また、トランジスタ回路部に設けられたＮ
型拡散層とＰ型拡散層が互いに接しあって形成すること
で集積度を向上させることができる。 ［００１７］不揮発性記憶装置が形成されたＰ型拡散層
とトランジスタ回路部を構成するＮ型拡散層が隣接して
形成することで、製造プロセスが簡単化され、また素子
の集積度を向上させることができる。 ［００１８］Ｐ型拡散層に形成される不揮発性記憶装置
部が、およびＮチャンネルとＰチャンネルトランジスタ
で形成される中尉圧部と、Ｐチャンネルトランジスタで
構成されている高耐圧部に挟まれる構成になっているこ
とで、集積度を向上させることができる。 ［００１９］

【実施例】図１は本発明の第１の実施例を詳細に説明す
るための素子断面図である。 ［００２０］図において、２１は基板、２２．　２４．
　２６はＰ型ウェル拡散層、２３．２５はＮ型ウェル拡
散層、２７，２８，２９，３０，３１．３２は電源端子
、３３はオフセット拡散層である。 ［００２１］半導体基板として用いたＮ型（１００）シ
リコン基板２１に第１のＰ型ウェル拡散層２２が形成さ
れている。シリコン基板２１には比抵抗が２〜３Ω・ｃ
ｍＯものが用いられている。その比抵抗の値がＰチャン
ネル高耐圧トランジスタをＮ型シリコン基板２１中に形
成する場合に問題となる。すなわち、Ｐチャンネル高耐
圧トランジスタでは基板２１の比抵抗を高くすると、ド
レインの拡散層と基板との間の耐圧が上がるという長所
はあるが、それよりＭＯ８型トランジスタのしきい値電
圧がゲート長に依存して低下する、いわゆるショートチ
ャネル効果が生じやすくなる。このため半導体装置の集
積度を上げることができなくなる。以上のように半導体
基板２１の比抵抗を高くし過ぎないことが本発明の効果
を得るためには必要である。 ［００２２１本実施例の場合では、Ｐチャンネル高耐圧
トランジスタのゲート長を４μｍ、オフセットゲート長
を４μｍにして、トレイン耐圧を６０Ｖ程度にするため
に、基板１に比抵抗が２〜３Ω・ｃｍのものを用いた。 ［００２３］以上述べたようにドレインの拡散層と基板
間の耐圧が所望の値以上であって、ショートチャネル効
果が生じ難い半導体装置を得るために、各々適切な比抵
抗の基板２１を用いることが必要である。 ［００２４］Ｐ型ウ工ル拡散層２２は、次の手順で形成
される。まず、基板２１全面に０．６μｍ程度の熱酸化
膜を成長させた後、第１のＰ型ウェル拡散層２２を形成
する領域をエツチングして、熱酸化膜を除去する。この
後、基板２１が露出した第１のＰ型ウェル拡散層２２に
イオン注入したときに基板２１に欠陥が生じないように
０．０４μｍ程度の熱酸化膜を形成する。次に加速エネ
ルギー５０ｋｅＶで、ドーズ量（１〜１．５）×１０１
３／ｃｍ２のボロンイオンをＰ型ウェル拡散層２２を形
成すべき領域に注入する。この後、熱処理を温度１２０
０℃、約１５時間程度行なう。熱処理によって第１のＰ
型ウェル拡散層２２の拡散深さが約８μｍ程度になる。 ［００２５］また、露光時のアライメントに用いられる
マークが明瞭になるように、基板２１の表面に窒化膜を
さらに形成してもよい。 ［００２６］　この場合には、基板２１の全面に０．０
５μｍ程度の熱酸化膜を成長させた上に、さらに窒化膜
を０．１２μｍ程度堆積する。次に、第１のＰ型ウェル
拡散層２２を形成すべき領域上の窒化膜をエツチング法
で選択的に除去した後、イオン注入を行なう。この後、
窒化膜を残したまま１０００℃の熱酸化をして０．　６
μｍ程度のＬＯＧＯ８膜を成長させる。この後、窒化膜
を除去し、１２００℃、１５時間程度の熱処理を窒素雰
囲気中で行なう。これは、窒化膜を除去したときに、エ
ツチング時間が長すぎるオーバエツチングによって熱酸
化膜も除去された場合、基板２１表面が露出した状態で
高温度での窒素雰囲気中での熱処理を行なうことになる
。基板２１の表面が露出した状態で熱処理すると、基板
２１が窒化されて素子特性の劣化につながる。このため
、高温での窒素雰囲気中での熱処理が開始される前に９
００℃で、０．０１μｍ程度の熱酸化処理を追加するこ
とが必要である。 ［００２７］以上述べたように、Ｐ型ウェル拡散層２２
を形成するために窒化膜を用いると、工程数は増加する
が歩留まりを向上させることができ、本発明の効果をよ
りいっそう顕著にすることができる。 ［００２８］第１のＰ型ウェル拡散層２２の不純物濃度
は約２×１０１６／ｃｍ３程皮である。このような不純
物濃度に設定することにより拡散深さは８μｍ程度にす
ることができる。また、Ｐ型ウェル拡散層２２内に形成
する第２のＮ型ウェル拡散層２５の表面濃度を（２〜８
）×１０１６／ｃｍ３、拡散深さを２．５〜４．０μｍ
にすることができる。このように第１のＰ型ウェル拡散
層２２と第２のＮ型ウェル拡散層２５の間の耐圧を６０
Ｖ以上にするためには前記した不純物濃度を持つウェル
拡散層が必要である。 ［００２９］　この第１のＰ型ウェル拡散層２２の表面
には、不揮発性記憶装置であるＥＰＲＯＭやＥＥＰＲＯ
ＭＥＰＲＯＭ回路る。このため素子間の耐圧を十分に大
きくし、書込み特性で誤動作の生じないように十分にす
るために、第１のＰ型ウェル拡散層２２の濃度は約２×
１Ｑ１８／ｃｍ３程度が最適である。

【００３０】また、ＥＰＲＯＭ回路に付随した書込み回
路や消去回路は、第２のＮ型ウェル拡散層２５内に形成
される。このとき、各々の回路を駆動する場合には、１
２〜２１Ｖ程度の中耐圧が必要となる。このために第１
のＰ型ウェル拡散層２２と第２のＮ型ウェル拡散層２５
との間の耐圧も十分に確保することが必要となり、第１
のＰ型ウェル拡散層２２の不純物濃度を約２×１０１６
／Ｃｍ３、拡散深さを約８μｍ程度にすることで、この
要求を満たすことができる。

【００３１】次に、第１のＮ型ウェル拡散層２３が、第
１のＰ型ウェル拡散層２２より離間した位置に、それよ
り浅い拡散深さで形成される。さらに、第２のＰ型ウェ
ル拡散層２４が、第１のＰ型ウェル拡散層２２と第１の
Ｎ型ウェル拡散層２３との間に、各々の拡散層２２，２
３から離間して形成される。ここで、第１のＮ型ウェル
拡散層２３と第２のＰ型ウェル拡散層２４には通常のト
ランジスタが形成され、この領域を総称してトランジス
タ回路部と呼ぶ。 ［００３２］ただし、第１のＮ型ウェル拡散層２３と第
２のＰ型ウェル拡散層２４とは、必ずしも離間している
必要はない。すなわち、両方の拡散層が互いに接しあっ
ていても問題はない。なぜなら、第１のＮ型ウェル拡散
層２３には電源端子２７からＶｃｃが印加されている。 −方、第２のＰ型ウェル拡散層２４には電源端子２８を
通してＶｓｓ＋が印加されている。印加電圧の関係はＶ
ｃｃ＞Ｖｓｓ＋であるから、両方の拡散層が接していて
も各々にとって逆バイアス状態となるため、リーク電流
が生じるようなことがない。 ［００３３］　このように各々の拡散層を接することで
集積度を向上させることができる。なお、第３のＰ型ウ
ェル拡散層２６が第１のＰ型ウェル拡散層２２と接する
ようなことがあると、正常に動作しない。 ［００３４］　ここで、第２のＰ型ウェル拡散層２４の
不純物濃度は約１０１６／Ｃｍ３程度である。これによ
り、Ｎチャンネルトランジスタのしきい値電圧を０．７
Ｖとしたときに、ホットキャリアの発生が少なくなる。 このときの第２のＰ型ウェル拡散層２４の拡散深さは４
〜６μｍである。 ［００３５］第１のＮ型ウェル拡散層２３の不純物濃度
を約１０１６／ｃｍ３程度に設定している。これはＰチ
ャンネルトランジスタのしきい値電圧を０．７〜１．０
Ｖ程度にしたときに、ショートチャネル効果が発生しな
いようにしている。 ［００３６］すなわち不揮発性記憶装置を形成する場合
に、記憶部分の形成で高温の熱処理工程が必要となるた
め、ショートチャネル効果が発生しやすくなっている。 そのためウェルの不純物濃度を高めに設定し、しきい値
電圧も高めの値に設定している。 ［００３７］Ｎ型ウ工ル拡散層２３の拡散深さは４〜６
μｍ程度である。ウェル拡散層の拡散深さを浅くすると
ラッチアップ耐性に影響が及ぶため、その深さを４〜６
μｍ程度に設定している。 ［００３８］さらに、Ｐチャンネル高耐圧部には、第３
のＰ型ウェル拡散層２６が形成されている。このＰ型ウ
ェル拡散層２６は第２のＰ型ウェル拡散層２４と同一の
工程で形成される。 ［００３９］以上述べたウェル拡散層には、電源取り出
し用の端子となるウェル拡散層より不純物濃度の高い領
域が基板２１表面に形成されている。すなわち、第１の
Ｎ型ウェル拡散層２３には、５Ｖの電源電圧Ｖｃｃの電
源端子２７が形成されている。第２のＰ型ウェル拡散層
２４には、ＯＶの電源電圧Ｖｓｓ＋の電源端子２８が形
成されている。第３のＰ型ウェル拡散層２６には、−３
０〜４０Ｖの電圧を与えるＶＰＰの高耐圧用電源端子３
１が形成されている。さらに、基板２１には電源電圧Ｖ
ｃｃである高耐圧部の電源端子３２が形成されている。 ［００４０１第１のＰ型ウェル拡散層２２内には第２の
Ｎ型ウェル拡散層２５が形成されている。第２のＮ型ウ
ェル拡散層２５には、１２〜２１Ｖの電圧を与えるＶＰ
ＮＯ中耐圧中電圧用電源端子２９ウェル拡散層より不純
物濃度の高い領域が形成されている。また、第１のＰ型
ウェル拡散層２２内であって、第２のＮ型ウェル拡散層
２５の領域と離間した基板２１表面に、第１のＰ型ウェ
ル拡散層２２の電源電圧であるＶＳＳ２供給用の中耐圧
部電源端子３０が形成されている。 ［００４１１このため、電源端子３０と第２のＮ型ウェ
ル拡散層２５とは４μｍ離して形成されており、その耐
圧は約６０Ｖ以上となっている。 ［００４２］　このとき電源端子３０と第２のＮ型ウェ
ル拡散層２５との間の距離は、中耐圧部に形成されたＰ
チャンネルトランジスタとＮチャンネルトランジスタの
耐圧を確保するためにも必要である。 ［００４３］駆動時に印加される電圧が１２〜２１Ｖで
あるのに対して、耐圧を６０Ｖ以上に設定しているのは
、不揮発性記憶装置の書込み時や消去時には、基板２１
にかなりの電流が流れるため、十分な耐圧を持たせるこ
とによって余分な電流が流れないようにするためである
。このため余分な電流によって生じる誤動作や信頼性の
不良をなくすことができる。また、耐圧は製造工程のば
らつきによって変動するため、十分な耐圧マージンを見
込んで製作することによって歩留まりが高く確保される
。 ［００４４］以上のように不揮発性記憶装置部は、第１
のＰ型ウェル拡散層２２の中に設置され、それぞれ必要
な耐圧が得られるようになる。 ［００４５］第１のＮ型ウェル拡散層２３は、リンイオ
ンを１００ｋｅＶ、　（５〜１０）×１０１３／ｃｍ２
の条件で注入することによって形成される。さらに、第
２のＰ型ウェル拡散層２４は、ボロンイオンを５０ｋｅ
Ｖ、　（５〜１０）×１０１３／ｃｍ２のイオン注入す
ることによって形成される。それぞれのウェル拡散層に
はＰチャンネルトランジスタが形成されている。 ［００４６］　このときの熱処理条件は１２００℃、５
時間程度であり、拡散深さは５〜６μｍである。このと
きにＰチャンネル高耐圧部の第３のＰ型ウェル拡散層２
６も同時に形成されている。 ［００４７］第３のＰ型ウェル拡散層２６にはＰチャン
ネルトランジスタによる高耐圧部を構成している。第３
のＰ型ウェル拡散層２６は高耐圧Ｐチャンネルトランジ
スタとともに用いられており、さらにプルダウン抵抗用
の素子としても用いられている。第３のＰ型ウェル拡散
層２６を形成する場合、工程数を削減するために第２の
Ｐ型ウェル拡散層２４と同一の工程で形成されている。 このため、Ｐチャンネルトランジスタが高耐圧を持つた
めの第３のＰ型ウェル拡散層２６の不純物濃度とその拡
散深さは、第２のＰ型ウェル拡散層２４内に形成されて
いるＮチャンネルトランジスタが正常に動作する条件に
なるように設定されている。 ［００４８］耐圧及び抵抗値を最適化するためには、後
の工程でボロンイオンを注入して最適の不純物濃度にな
るようにしている。このイオン注入工程は高耐圧Ｐチャ
ンネルトランジスタのゲートとドレイン間に形成される
オフセット拡散層３３の形成と同時に行なっている。こ
のときのボロンイオンの注入条件は加速エネルギー５０
ｋｅｙ、ドーズ量的２×１０１２／ｃｍ２である。 ［００４９］第１のＰ型ウェル拡散層２２内には第２の
Ｎ型ウェル拡散層２５が、また、第２のＮ型ウェル拡散
層２５にはＰチャンネルトランジスタからなる回路がそ
れぞれ形成されている。 ［００５０１第２のＮ型ウェル拡散層２５には、ＥＰＲ
ＯＭの書込みの場合、１０〜２０Ｖ程度の電圧が印加さ
れるので、第１のＰ型ウェル拡散層２２と第２のＮ型ウ
ェル拡散層２５との間の耐圧は２５Ｖ以上にする必要が
ある。 ［００５１］また、第２のＮ型ウェル拡散層２５内には
中耐圧のＰチャンネルトランジスタ回路も形成されてい
るため、Ｐ型ドレイン拡散層との耐圧を所定の耐圧を持
たせることが必要である。拡散濃度と拡散深さを最適化
する必要がある。 ［００５２］　このため第２のＮ型ウェル拡散層２５の
拡散深さをあまり浅くすることはできず、２〜３μｍ程
度の深さにしておくのがよい。 ［００５３］以上のことから、第１のＰ型ウェル拡散層
２２の拡散深さは、第２のＮ型ウェル拡散層２５の拡散
深さ２〜３μｍよりも深い、約８μｍ程度が最適である
。 ［００５４］　このときのウェル間耐圧は６０Ｖ以上と
なり、使用時の耐圧よりも十分なマージンを持った値に
設定しである。さらに、この第１のＰ型ウェル拡散層２
２内ニハ、ＥＰＲＯＭやＥＥＰＲＯＭ等のＮチャンネル
の不揮発性記憶装置をも設置している。 ［００５５］　この不揮発性半導体装置のデータ書込み
時には、１２〜２１Ｖの電圧が印加され、基板２１には
ミリアンペア・オーダの基板電流が流れる。このため、
第１のＰ型ウェル拡散層２２をできるだけ深い拡散層に
するのが望ましい。耐圧が十分得られていても、基板電
流が浅い表面付近にまで流れると書込み時の素子特性に
影響を与えてしまうためである。このことからも第１の
Ｐ型ウェル拡散層２２の拡散深さは８μｍ程度にする必
要がある。 ［００５６］また、第１のＰ型ウェル拡散層２２の濃度
を決めるボロンのイオン注入のドーズ量を少なくして不
揮発性記憶装置の耐圧を上げようとすると、第１のＰ型
ウェル拡散層２２の拡散深さが浅くなり、第２のＮ型ウ
ェル拡散層２５の拡散深さが伸びてウェル間の耐圧が低
下してしまう。それを防ぐためには、第２のＮ型ウェル
拡散層２３の濃度をあまり高くしないように設定する必
要がある。この実施例では第２のＮ型ウェル拡散層２３
へのイオン注入はリンイオンを１００ｋｅＶで、ドーズ
量（０，５〜１．　０）　ＸＩＯ”’／ｃｍ２にしてい
る。 ［００５７］以上のように構成された半導体装置につい
て、その動作を説明する。まず、第１の型ウェル拡散層
２３に形成されたＰチャンネルトランジスタと、第２の
Ｐ型ウェル拡散層２４に形成されたＮチャンネルトラン
ジスタは５■の電源電圧によって駆動する通常のトラン
ジスタ回路を構成している。 ［００５８］第１のＰ型ウェル拡散層２２には、ＥＰＲ
ＯＭやＥＥＰＲＯＭ等のＮチャンネルの不揮発性記憶装
置が設置されている。この不揮発性半導体装置のデータ
書込み時には、１２〜２１Ｖの電圧が印加され、基板２
１にミリアンペア・オーダの基板電流が発生する。基板
電流が発生すると、Ｐ型ウェル拡散層２２内に電位勾配
が生じる。この電位勾配の電位差が大きいと、書込みの
ために用いられるホットキャリアの発生する確率が低く
なる。ホットキャリアの発生確率が低くなると、ＥＰＲ
ＯＭへの書込みが不十分な状態になる。このため、基板
電流を基板１を通じて基板電流を接地へ流すことが必要
となる。このようにＥＰＲＯＭをＰ型ウェル拡散層２２
中に作り込む場合には、基板電流を基板２１から逃がさ
ないと、それが書込み不良の発生する誘因になる。 ［００５９］　このように発生した基板電流が電源端子
３０を通って外部に取り出されるようにすることで、書
込み不良のないＥＰＲＯＭが形成される。 ［００６０１また、第１のＮ型ウェル拡散層２３に形成
されたＰチャンネルトランジスタと、第２のＰ型ウェル
拡散層２４に形成されたＮチャンネルトランジスタにつ
いては、電圧が低いため、基板電流が発生しない。 ［００６１１また、第１のＰ型ウェル拡散層２２と第２
のＰ型ウェル拡散層２４とが接触していると、以下の理
由で第２のＰ型ウェル拡散層２４に通常のトランジスタ
回路を形成できない。すなわち、両方のＰ型ウェル拡散
層が接触すると、第２のＰ型ウェル拡散層２４は第１の
Ｐ型ウェル拡散層２２と同電位になる。このため、第２
のＰ型拡散層２４に形成されたトランジスタ回路の電圧
を制御することができない。このためトランジスタ回路
は正常な回路動作をしなくなる。 ［００６２１図２は本発明の第２の実施例を詳細に説明
するための素子断面図である。この実施例は、第１のＰ
型ウェル拡散層２２と第２のＮ型ウェル拡散層２５が形
成されており、この第１のＰ型ウェル拡散層２２の表面
に、不揮発性記憶装置であるＥＰＲＯＭやＥＥＰＲＯＭ
回路が形成されている点において、第１の実施例の構成
と同じである。第１のＮ型ウェル拡散層２３が、第１の
Ｐ型ウェル拡散層２２より離間した位置にそれより浅い
拡散深さで形成されている。さらに、第２のＰ型ウェル
拡散層２４が、第１のＰ型ウェル拡散層２２と第１のＮ
型ウェル拡散層２３との間に形成されている。第２のＰ
型ウェル拡散層２４は第１のＰ型ウェル拡散層２２と相
接して形成されている。 ［００６３］　この実施例が第１の実施例と異なるとこ
ろは、第１のＰ型ウェル拡散層２２と第２のＰ型ウェル
拡散層２４が互いに接し合っていることである。 ［００６４］第２のＰ型ウェル拡散層２４には電源端子
２８より電源電位Ｖｓｓ＋が印加されている。一方、第
１のＰ型ウェル拡散層２２には電源端子３０より同様に
電源電圧ＶＳＳ２が印加されている。このように第１．
第２のＰ型ウェル拡散層２２．２４が同電位となるため
、再拡散層２２．２４を接触させていても何等問題を生
じることがない。 ［００６５］よって、このような構成を持つことによっ
て、製造プロセスが簡単となり、素子の集積度を向上さ
せることができる。 ［００６６］第１のＮ型ウェル拡散層２３と第２のＰ型
ウェル拡散層２４とは、必ずしも離間させておく必要性
はない。すなわち、再拡散層２３．２４が互いに接し合
っていてもなんら問題はない。なぜなら、第１のＮ型ウ
ェル拡散層２３には電源端子２７からＶｃｃが印加され
ている。一方、第２のＰ型ウェル拡散層２４には電源端
子２８を通してＶｓｓ＋が印加されている。これら印加
電圧の関係は、Ｖｃｃ＞Ｖｓｓ＋であるから、再拡散層
２３，２４が接していても、各々にとって逆バイアス状
態となるため、リーク電流を生じることがないからであ
る。 ［００６７］　このように各々の拡散層を接することで
、集積度を向上させることができる。しかし、第３のＰ
型ウェル拡散層２６が第１のＰ型ウェル拡散層２２と接
するようなことがあると、正常に動作しない。 ［００６８１図３は本発明の第３の実施例を詳細に説明
するための素子断面図である。この実施例は、第１のＰ
型ウェル拡散層２２と第２のＮ型ウェル拡散層２５が形
成されており、この第１のＰ型ウェル拡散層２２の表面
に不揮発性記憶装置であるＥＰＲＯＭやＥＥＰＲＯＭ回
路が形成されている点で、第１の実施例の構成と共通し
ている。第１のＮ型ウェル拡散層２３が、第１のＰ型ウ
ェル拡散層２２と対峙して、それより浅い拡散深さで形
成されている。さらに、第１のＰ型ウェル拡散層２２と
第２のＰ型ウェル拡散層２４とは、第１のＮ型ウェル拡
散層２３を挟んで、それから離間した位置に形成されて
いる。第１の実施例とはこの点で構成が異なっている。 ［００６９］　この場合にも、第１のＮ型ウェル拡散層
２３と第２のＰ型ウェル拡散層２４とは、必ずしも離間
している必要はない。すなわち、両方の拡散層が互いに
接しあっていても問題はない。なぜなら、第１のＮ型ウ
ェル拡散層２３には電源端子２７からＶｃｃが印加され
ている。一方、第２のＰ型ウェル拡散層２４には電源端
子２８を通してＶＳＳＩが印加されている。これら印加
電圧の関係はＶｃｃ＞Ｖｓｓ＋であるから、両拡散層２
３．２４が接していても、各々にとって逆バイアス状態
となるため、リーク電流を生じることがない。 ［００７０１このように各々の拡散層を接することで集
積度を向上させることができる。さらに、第１のＮ型ウ
ェル拡散層２３は第１のＰ型ウェル拡散層２２と接して
いてもよい。第１のＰ型ウェル拡散層２２には電源端子
３０より電源電位ＶＳＳ２が印加される。一方、第１の
Ｎ型ウェル拡散層２３には電源端子２７より電源電圧Ｖ
ｃｃが印加されている。このためウェル拡散層２２．２
３がそれぞれ逆バイアス状態となり、両拡散層２２．２
３を接触させていてもなんら問題を生じることはない。 ［００７１１よって、このような構成を持つことによっ
て、製造プロセスが簡単となり、素子の集積度を向上さ
せることができる。 ［００７２］１．かじ、ここでも第３のＰ型ウェル拡散
層２６が、第１のＰ型ウェル拡散層２２と接すると、正
常に動作しない。 ［００７３］図４は本発明の第４の実施例を詳細に説明
するための素子断面図である。この実施例は、第１のＰ
型ウェル拡散層２２と第２のＮ型ウェル拡散層２５が形
成されており、この第１のＰ型ウェル拡散層２２の表面
に、不揮発性記憶装置であるＥＰＲＯＭやＥＥＰＲＯＭ
回路が形成されている点では、第１の実施例の構成と同
じである。 ［００７４］第１の実施例と異なっているのは、第１の
Ｎ型ウェル拡散層２３と第２のＰ型ウェル拡散層２４と
が、不揮発性記憶装置部と高耐圧部とに挟まれた構成で
ある点である。 ［００７５］　この場合にも、第１のＮ型ウェル拡散層
２３とＰチャンネルトランジスタで構成されている高耐
圧部とをより接近させて配置することができる。 ［００７６］　このように各々の拡散層を接することで
集積度を向上させることができる。この実施例でも第１
のＰ型ウェル拡散層２２と第２のＰ型ウェル拡散層２４
、ならびに第２のＰ型ウェル拡散層２４と第１のＮ型ウ
ェル拡散層２３とがそれぞれ接した状態で構成されれば
、より一層の集積度を向上させることができる。すなわ
ち、第１のＮ型ウェル拡散層２３は第１のＰ型ウェル拡
散層２２と接していてもよい。第２のＰ型ウェル拡散層
２４には電源端子２８より電源電位Ｖｓｓ＋が印加され
ている。一方、第１のＮ型ウェル拡散層２３には電源端
子２７より同様に電源電圧Ｖｃｃが印加されている。こ
れによりウェル拡散層２２．２３はそれぞれ逆バイアス
状態となるため、両拡散層２２．２３を接触させていて
もなんら問題を生じることがない。 ［００７７］図５は、Ｐチャンネル耐圧部のＰチャンネ
ル高耐圧トランジスタの耐圧とオフセット部へのボロン
イオンのドーズ量との関係を示す図である。縦軸に耐圧
、横軸にオフセット部へのボロンイオンのドーズ量が示
されている。 ［００７８］　これより、耐圧には、オフセット部に注
入されたボロンイオンのドーズ量との間に最適値のある
ことがわかる。すなわち、ドーズ量が２　Ｘ　１０１２
／ｃｍ２以上で耐圧が低下し始めている。これは、素子
がブレークダウンを起こす位置が、オフセット拡散層３
３の濃度が濃くなるにつれて、ゲートエツジへ移行して
いることを示している。すなわち、オフセット拡散層３
３の抵抗が小さくなっているためともいえる。 ［００７９］オフセット部のボロンイオンのドーズ量が
２　Ｘ　１０１２／ｃｍ２以下でも耐圧が低下し始めて
いる。これは、オフセット拡散層３３の濃度が低くなり
、トレインエツジでの濃度勾配が急峻となり、その部分
での電界強度が増加したため、トレインエツジでのブレ
ークダウンが生じ始めているためである。

【００８０】オフセト部のボロンイオンのドーズ量の最
適値は、耐圧が最大値になるより少ないボロンイオンの
ドーズ量を選ぶ必要がある。なぜなら、耐圧の最大値付
近または、耐圧の最大値を越えたイオンのドーズ量に設
定されていると、ゲートリーク電流が急激に増加し素子
の信頼性を悪化させる重大な影響を与えるからである。

【００８１】図５には、本発明によるＮ型シリコン基板
を使用した場合と、従来行なわれているＰ基板を用いて
深いＮウェル拡散層を１２００℃、３５時間で形成した
場合と、１２００℃、５５時間で形成した場合を比較で
きるように示している。 ［００８２］従来のＰ基板を用い、かつ、深いウェル拡
散層を形成するための熱処理条件が１２００℃、３５時
間の場合には、耐圧の最大値が５０Ｖ程度であり、１２
００℃、５５時間の場合には耐圧の最大値が６０Ｖ程度
である。一方、本発明のＮ型シリコン基板を用いた場合
の耐圧の最大値は６５Ｖ程度となり、耐圧が従来のもの
と比べて高くできていることがわかる。 ［００８３］さらに本発明での熱処理条件は１２００℃
、１５時間程度であるので、大幅に熱処理時間を短縮す
ることが可能となる。 ［００８４］

【発明の効果】本発明によれば、単一の半導体基板に複
数の機能素子を同時に形成することができる。また、シ
ョートチャネル効果が生じにくく、ラッチアップ耐性の
高い半導体装置が得られる。また、半導体装置の集積度
を上げることができるとともに、素子間の耐圧を十分に
大きくすることができ、ＥＰＲＯＭやＥＥＰＲＯＭの書
込み特性で誤動作の生じることがなく、信頼性の不良を
なくすことができる。また、耐圧の面から高歩留まりで
半導体装置を製作することができる。さらに、これは従
来装置に比べて大幅に熱処理時間を短縮できる構成であ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための素子断
面図

【図２】本発明の第２の実施例を説明するための素子断
面図

【図３】本発明の第３の実施例を説明するための素子断
面図

【図４】本発明の第４の実施例を説明するための素子断
面図

【図５】耐圧とポロンイオンのドーズ量の関係を示す図

【図６】従来技術を説明するための素子断面図

【符号の説明】

２１　基板 ２２　　Ｐ型ウェル拡散層 ２４　　Ｐ型ウェル拡散層 ２６　　Ｐ型ウェル拡散層 ２３　　Ｎ型ウェル拡散層 ２５　　Ｎ型ウェル拡散層 ２７　電源端子 ２８　電源端子 ２９　電源端子 ３０　電源端子 ３１　電源端子 ３２　電源端子 ３３　オフセット拡散層

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

Claims (11)

【特許請求の範囲】
1. 【請求項１】Ｎ型の半導体基板と、前記半導体基板に形
   成された第１のＰ型拡散層からなる中耐圧部と、前記半
   導体基板に形成された第２のＰ型拡散層からなる高耐圧
   部と、前記半導体基板に形成されたトランジスタ回路部
   を備えたことを特徴とする半導体装置。
2. 【請求項２】請求項１において、前記第１のＰ型拡散層
   の拡散深さが８μｍであることを特徴とする半導体装置
   。
3. 【請求項３】請求項１において、前記高耐圧部が前記第
   ２のＰ型拡散層とオフセット拡散層とで形成されている
   ことを特徴とする半導体装置。
4. 【請求項４】請求項１において、前記第１のＰ型拡散層
   内に第１のＮ型拡散層が形成されていることを特徴とす
   る半導体装置。
5. 【請求項５】請求項４において、前記第１のＰ型拡散層
   と前記第１のＮ型拡散層の耐圧が６０Ｖ以上であること
   を特徴とする半導体装置。
6. 【請求項６】請求項４において、前記第１のＰ型拡散層
   内に不揮発性記憶装置が形成されており、前記第１のＮ
   型拡散層に前記不揮発性記憶装置を駆動するトランジス
   タが形成されていることを特徴とする半導体装置。
7. 【請求項７】請求項６において、前記不揮発性記憶装置
   を駆動するトランジスタに１２〜２１Ｖの電圧が印加さ
   れていることを特徴とする半導体装置。
8. 【請求項８】請求項１において、前記高耐圧部と前記ト
   ランジスタ回路部が前記中耐圧部を挟んで形成されてい
   ることを特徴とする半導体装置。
9. 【請求項９】請求項１において、前記トランジスタ回路
   部が少なくともＰチャンネルトランジスタとＮチャンネ
   ルトランジスタで形成されていることを特徴とする半導
   体装置。
10. 【請求項１０】請求項９において、前記Ｐチャンネルト
    ランジスタが形成された第３のＰ型拡散層が前記第１の
    Ｐ型拡散層と隣接していることを特徴とする半導体装置
    。
11. 【請求項１１】請求項１において、前記高耐圧部と前記
    中耐圧部が前記トランジスタ回路部を挟んで形成されて
    いることを特徴とする半導体装置。