KR0136531B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 분리형 게이트구조에서 발생하는 오정렬 문제를 제거하기 위한 자기정렬형 분리형 게이트구조의 플래쉬 메모리셀의 제조에 관한 것이다.
본 발명은 제1도전형의 반도체기판상의 소정부분에 소자격리막을 형성하는 공정과, 상기 소자격리막 아래의 반도체기판부위에 채널스톱영역을 형성하는 공정, 기판 전면에 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층을 선택으로 식각하여 플로팅 게이트를 형성함과 동시에 소오스영역이 될 부분에 제1도전층패턴을 형성하는 공정, 선택적으로 제2도전형의 불순물을 기판에 이온주입하여 드레인영역을 형성하는 공정, 기판 전면에 평탄화층을 형성하는 공정, 상기 평탄화층을 이방성 식각하여 상기 남아 있는 제1도전층 표면을 노출시키는 공정, 상기 소오스영역이 형성될 부분에 남아 있는 제1도전층패턴을 제거하는 공정, 상기 제1도전층 패턴이 제거된 기판부위에 제2도전형의 불순물을 선택적으로 이온주입하여 소오스영역을 형성하는 공정, 상기 평탄화층을 제거하는 공정, 기판 전면에 제2게이트절연막을 형성하는 공정, 및 상기 제2게이트절연막사에 컨트롤 게이트를 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공한다.

Description

반도체장치의 제조방법
제1도는 종래의 ETOXTM구조의 플래쉬 메모리셀 단면구조도
제2도는 종래의 분리형 게이트구조의 단면구조도
제3도는 종래의 분리형 게이트구조의 플래쉬 메모리셀 제조방법을 도시한 공정순서도
제4도는 본 발명에 의한 자기정렬 분리형 게이트구조를 갖는 플래쉬 메모리의 제조방법을 도시한 공정순서도
* 도면의 주요부분에 대한 부호의 설명
1:제1도전형의 반도체기판 2:소자격리막
3:채널스톱영역 4:제1게이트절연막
5:플로팅게이트 5A:제1도전층패턴
6, 10:포토레지스트 7, 11:제2도전형 불순물의 이온주입
8:드레인영역 9:평탄화층
12:소오스영역 13:제2게이트절연막
14:컨트롤 게이트
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 자기정렬(self-align)구조를 갖는 비휘발성 기억소자(Nonvolatile memory)의 제조방법에 관한 것이다.
전기적인 프로그램과 소거가 가능한 비휘발성 기억소자인 플래쉬(flash) 메모리의 대표적인 제품으로 제1도에 도시된 미국 인텔(Intel)에서 개발한 ETOXTM(Eprom Tunnel Oxide)를 들 수 있다. 이는 제1도에 도시된 바와 같이 반도체기판상(1)상에 절연층을 개재하여 플로팅 게이트(floating gate)(20)가 형성되고 이위에 층간절연층을 개재하여 컨트롤 게이트(control gate)(30)가 적층되며, 이러한 적층 게이트 양단의 기판 부위에 소오소(s) 및 드레인(D)이 형성된 구조로 되어 있다. 이러한 구조에서는 플로팅 게이트에 전자가 채워졌을 경우와 전자가 없을 때를 프로그램된 상태와 소거된 상태로 정의한다.
그러나 이와 같은 구조에서는 소거시 플로팅 게이트의 전자를 충분히 제거하기 위해 과잉소거(overerase)를 하게 될 경우, 플로팅 게이트에 양의 전하가 충전되어 플로팅 게이트아래의 채널영역에 음의 전하층이 형성됨으로써 소거후 소오스(s)와 드레인(D)영역이 연결되는 현상이 나타나는 문제가 발생하게 된다.
이러한 과잉소거 문제는 미국의 시크(SEEQ)등에서 개발한 분리형 게이트(split gate) 구조를 사용하여 해결할 수 있다. 제2도에 분리형 게이트구조의 단면을 도시하였다.
이 분리형 게이트는 전자가 충전되는 플로팅 게이트(20)에 다른 하나의 MOS트랜지스터가 직렬로 연결되게 됨으로써 플로팅 게이트 아래의 채널영역에 과잉 소거에 의해 음의 전하층이 형성되더라도 직렬로 연결된 MOS트랜지스터에 의해 소오스(S)와 드레인영역(D)이 연결되게 되어 과잉소거의 문제를 제거할 수 있다.
그러나 이러한 종래의 분리형 게이트구조는 컨트롤 게이트(30)의 채널길이(channel length)(C1)가 플로팅 게이트(20)의 공정에 의해 결정되도록 되어 있다.
한편, 선디스크(SunDisk)사가 개발한 분리형 게이트 플래쉬 메모리의 제조방법을 제3도에 도시한 바, 제3도 (a)와 같이 각 메모리셀의 소오스 또는 드레인영역이 되는 고농도 N형 확산영역(n+diffused region)(8)이 산화막(2)으로 된 이온주입방지 마스크층을 이용한 선택적 이온주입에 의해 P형 실리콘기판(1)에 형성되고, 제3도(b)와 같이 채널산화막(4)이 형성되고, 이위에 플로팅 게이트(5)가 형성된 후, 제3도 (c)와 같이 플로팅 게이트(5)상에 층간절연막(13)을 개재하여 컨트롤 게이트(14)가 형성된다.
상술한 바와 같이 종래의 분리형 게이트구조는 컨트롤 게이트의 채널길이가 플로팅 게이트의 공정에 의해 결정되어진다. 특히 제3도 (a)에 도시된 바와 같이 고농도 N형 확산영역(8)을 기준으로 하여 플로팅 게이트가 형성되므로 N형 확산영역과 플로팅 게이트간의 오정렬(misalignment)이 문제가 되게 된다. 고집적회로에서 오정렬현상이 발생하여 컨트롤 게이트의 채널길이가 충분히 길지 못하면 과잉소거시 플로팅 게이트 아래의 채널에 형성된 전자층(electron inversion layer)와 P형 실리콘기판에 의한 공핍영역(depletion layer)의 한면의 N형 확산영역에 닿게 되면 ETOXTM구조에서와 같은 과잉소거가 발생할 수 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 종래의 분리형 게이트구조에서 발생하는 오정렬 문제를 제거할 수 있는 자기정렬형 분리형 게이트구조의 플래쉬 메모리셀의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 제1도전형의 반도체기판상의 소정부분에 소자격리막을 형성하는 공정과, 상기 소자격리막 아래의 반도체기판부위에 채널스톱영역을 형성하는 공정, 기판 전면에 제1게이트 절연막을 형성하는 공정, 상기 제1게이트절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층을 선택적으로 식각하여 플로팅 게이트를 형성함과 동시에 소오스영역이 될 부분에 제1도전층패턴을 형성하는 공정, 선택적으로 제2도전형의 불순물을 기판에 이온주입하여 드레인영역을 형성하는 공정, 기판 전면에 평탄화층을 형성하는 공정, 상기 평탄화층을 이방성식각하여 상기 남아 있는 제1도전층 표면을 노출시키는 공 정, 상기 소오스영역이 형성될 부분에 남아 있는 제1도전층패턴을 제거하는 공정, 상기 제1도전층패턴이 제거된 기판부위에 제2도전형의 불순물을 선택적으로 이온주입하여 소오스영역을 형성하는 공정, 상기 평탄화층을 제거하는 공정, 기판 전면에 제2게이트절연막을 형성하는 공정, 및 상기 제2게이트절연막상에 컨트롤 게이트를 형성하는 공정으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명에 의한 자기정렬 분리형 게이트구조의 플래쉬 메모리의 제조방법을 제4도에 공정순서에 따라 도시하였다.
먼저, 제4도 (a)에 도시된 바와 같이 P형 실리콘기판(1)에 화학적 증착방법이나 LOCOS(Local Oxidation of Sillcon) 등의 방법에 의해 소자격리(isolation) 공정을 행하는 바, 예컨대 소자격리막(2)으로 화학증착방법에 의해 산화막(2)을 형성하여 셀간의 격리를 행한 후, 소자격리막(2) 아래의 실리콘기판부위에 이온주입에 의해 고농도의 P형 채널스톱영역(3)을 형성한다.
다음에 제4도 (b)에 도시된 바와 같이 기판 전면에 제1게이트산화막(4)을 형성하고, 이위에 제1도전층으로서 다결정실리콘층(5)을 형성한 후, 플로팅 게이트와 소오스영역이 될 부분에만 선택적으로 다결정실리콘층이 남도록 선택적으로 식각하여 플로팅 게이트(5)를 형성하고, 소오스영역에 될 부분에 다결정실리콘층패턴(5A)을 형성한다.
이어서 제4도 (c)에 도시된 바와 같이 포토레지스트(6)를 도포하고 선택적으로 노광 및 현상하여 드레인이 될 부분만을 열어준 후, 비소(As)와 같은 n형 불순물을 이온주입(7)하여 드레인영역(8)을 형성한다.
다음에 제4도 (d)에 도시된 바와 같이 포토레지스트를 제거한 다음 평탄화층으로서, 예컨대 산화막(9)을 증착하여 평탄화시킨 후, 제4도 (e)에 도시된 바와 같이 상기 산화막(9)을 건식식각하여 다결정실리콘층(5)의 표면이 드러나도록 한다.
이어서 제4도 (f)에 도시된 바와 같이 포토레지스트(10)를 기판 전면에 도포하고 이를 선택적으로 노광 및 현상하여 소오스영역이 될 부분에 남아 있는 다결정실리콘층만을 노출시킨 후, 제4도 (g)에 도시된 바와 같이 상기 소오스영역이 될 부분에 남아 있는 다결정실리콘층을 건식식각에 의해 제거한 다음 비소(As)등의 n형 불순물을 이온주입(11)하여 소오스영역(12)을 형성한다.
다음에 제4도 (h)에 도시된 바와 같이 상기 포토레지스트를 제거하고 상기 평탄화층으로 사용된 산화막(9)을 습식식각 또는 건식식각에 의해 제거한 후, 기판 전면에 제2게이트산화막(13)을 형성한다.
이어서 제4도 (i)에 도시된 바와 같이 상기 제2게이트산화막(13)위에 제2도전층으로 다결정실리콘(14)을 증착하고 이를 소정패턴으로 패터닝하여 컨트롤게이트(14)를 형성함으로써 자기정렬 분리형 게이트구조를 갖는 플래쉬 메모리를 완성한다.
이상과 같이 본 발명의 분리형 게이트구조는 제4도 (i)에 도시된 바와 같이 컨트롤 게이트(14)의 채널길이(C2)가 제4도 (b)의 공정에서의 다결정실리콘층 형성시 결정되고 이것은 오정렬에 의해 변화하지 않는다.
또한 각 셀간의 격리는 한 셀을 프로그램할때 다른 셀이 같이 프로그램되는 것을 방지하기 위해 필요한데, 이러한 셀간의 격리에 의해 제3도에 도시된 종래의 구조에 비해 셀 면적이 증대되는 단점이 있으나, 종래의 구조에서 발생가능한 프로그램시의 다른 셀의 변화(흔히 write disturb라 함)을 완전히 방지할 수 있다는 점에서 훨씬 안전한 동작이 이루어질 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 분리형 게이트구조에 플래쉬 메모리에서 컨트롤 게이트의 채널길이가 오정렬에 의해 변화하는 문제를 해결할 수 있으며, 컨트롤 게이트의 채널길이를 원하는 길이로 제조하는 것이 가능하다.
또한 각 셀간의 격리에 의해 종래의 셀에서 발생가능했던 프로그램시의 다른 셀이 함께 프로그램되는 문제를 해결할 수 있다.

Claims (1)

  1. 제1도전형의 반도체기판상의 소정부분에 소자격리막을 형성하는 공정과, 상기 소자격리막 아래의 반도체기판부위에 채널스톱영역을 형성하는 공정, 기판 전면에 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층을 선택적으로 식각하여 플로팅 게이트를 형성함과 동시에 소오스영역이 될 부분에 제1도전층패턴을 형성하는 공정, 선택적으로 제2도전형의 불순물을 기판에 이온주입하여 드레인영역을 형성하는 공정, 기판 전면에 평탄화층을 형성하는 공정, 상기 평탄화층을 이방성식각하여 상기 남아 있는 제1도전층 표면을 노출시키는 공정, 상기 소오스영역이 형성될 부분에 남아 있는 제1도전층패턴을 제거하는 공정, 상기 제1도전층패턴이 제거된 기판부위에 제2도전형의 불순물을 선택적으로 이온주입하여 소오스영역을 형성하는 공정, 상기 평탄화층을 제거하는 공정, 기판 전면에 제2게이트절연막을 형성하는 공정, 및 상기 제2게이트절연막상에 컨트롤 게이트를 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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US08/500,464 US5674767A (en) 1994-07-08 1995-07-10 Method of manufacturing a semiconductor device having a self-aligned structure for a split gate flash memory device
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867425A (en) * 1997-04-11 1999-02-02 Wong; Ting-Wah Nonvolatile memory capable of using substrate hot electron injection
TW357441B (en) * 1998-01-14 1999-05-01 United Semiconductor Corp Manufacturing method of split gate flash memory
US6284596B1 (en) 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact
GB2358082B (en) * 2000-01-07 2003-11-12 Seiko Epson Corp Semiconductor transistor
US6680257B2 (en) * 2001-07-30 2004-01-20 Eon Silicon Devices, Inc. Alternative related to SAS in flash EEPROM
US6949961B2 (en) * 2003-10-06 2005-09-27 Semiconductor Components Industries, L.L.C. Power switch structure with low RDSon and low current limit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5949705B2 (ja) * 1982-07-16 1984-12-04 三菱電機株式会社 電界効果型トランジスタ
US4833514A (en) * 1985-05-01 1989-05-23 Texas Instruments Incorporated Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide
US5028553A (en) * 1988-06-03 1991-07-02 Texas Instruments Incorporated Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines
JPH02240968A (ja) * 1989-03-15 1990-09-25 Toshiba Corp 半導体装置の製造方法
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
JPH0411781A (ja) * 1990-04-28 1992-01-16 Nec Corp 一括消去型不揮発性半導体記憶装置
EP0552531B1 (en) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Non-volatile memory cell and array architecture
JP3093096B2 (ja) * 1993-08-27 2000-10-03 シャープ株式会社 不揮発性メモリの製造方法

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US5674767A (en) 1997-10-07
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