JPH0411781A - 一括消去型不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野Ｊ 本発明は、−括消去型不揮発性ＭＯ３半導体記憶装置に
関し、特に、ホットエレクトロン注入によりプログラミ
ングし、浮遊ゲートから拡散層へのトンネル注入によっ
て一括消去を行うＥ２　ＰＲＯＭに関する。

［従来の技術］ 一括消去型Ｅ２ＦＲＯＭは、ＵＶ消去型ＥＰＲ○Ｍと同
様に、１トランジスタ／ビツト型であるので、大規模化
に有利な素子として注目されている。第５図は、従来の
この種Ｅ２　ＰＲＯＭのメモリセルの断面図である。同
図において、１ａはｐ型半導体基板、３ａは緩傾斜型接
合を有する第１のｎ型拡散層、４ａは階段接合を有する
第２のｎ型拡散層、６ａは電子のトンネリングを生ぜし
めるように１００Å以下の膜厚になされた第１のゲート
絶縁膜、７ａは第２のゲート絶縁膜、９ａは多結晶シリ
コンからなる浮遊ゲート、１０ａは多結晶シリコンから
なる制御ゲート、ｌｌａは層間絶縁膜、１２ａはアルミ
ニウムからなるデイジット線である。ここで２種類のｎ
型拡散層を設ける理由は、書き込み時には第２のｎ型拡
散層４ａ（階段型接合）をドレインとして使用してホッ
トエレクトロンの発生を容易ならしめ、また、読み出し
時、消去時には第１のｎ型拡散層３ａ（緩傾斜型接合）
をドレインとして使用してホットキャリヤを生ザしぬな
いようにするためである。

次に、第５図の従来例装置の動作について説明する。ま
ず、書き込み時には、第２のｎ型拡散層４ａをドレイン
としてこれに高電圧（〜７Ｖ）を印加し、第１のｎ型拡
散層３ａをソースとして接地しておき、選択された制御
ゲート１０ａに高電圧（〜１６■）を印加する。このこ
とにより、従来のＵＶ消去型ＥＰＲＯＭと同様に、発生
したホットエレクトロンは浮遊ゲート９ａに注入され書
き込みが行われる。次に、読み出しの際には、第１のｎ
型拡散層３ａをドレインとして選択してこれに比較的低
電圧（〜１．ＯＶ）を印加し、選択された第２のｎ型拡
散層４ａをデイジット線１２ａを介して接地する。そし
て、選択された制御ゲート１０に５Ｖを印加することに
よって読み出しを行う。また、消去時には、全ての制御
ゲート１０ａおよびデイジット線を接地し、第１のｎ型
拡散層３ａに高電圧（〜１２．５Ｖ）を１秒間印加する
ことによって浮遊ゲー）９ａに溜まっている電子を引き
抜く。ここで、第２のｎ型拡散層４ａ側へ電子を引き抜
くことも可能であるが、接合耐圧がより高い第１のｎ型
拡散層３ａ側へ引き抜く上述の方法の方がより高電圧を
印加でき、消去時間を短かくできる点で有利である。

［発明が解決しようとする課題］ 上述した従来のＥ２　ＦＲＯＭでは、消去をトンネリン
グにより実現しているため、ＵＶ消去型ＥＰＲＯＭと異
なって、第１のゲート絶縁膜が極めて薄くなされている
。そのため、従来の一括消去型Ｅ２ＦＲＯＭでは書き込
み時に非選択セルに対する誤書き込みの危険性を免れな
かった。ここで非選択セルとは、書き込み時において制
御ゲート１０ａが非選択、デイジット線が選択された状
態にある場合のセルを意味している。例えば、第５図の
構造のメモリセルにおいて、一方のメモリセルが選択さ
れた場合、第２のｎ型拡散層４ａは書き込み時に左右の
セルの共通ドレインとして働くので、この場合、選択さ
れていない他方のセルにおいては、ドレインにのみ高電
圧が印加された状態となり、この状態ではトレインスト
レスにより発生するホットキャリヤの一部が容易に浮遊
ゲートに入るために誤書き込みが生じてしまうのである
。

［課題を解決するための手段］ 本発明の一括消去型不揮発性半導体記憶装置のメモリセ
ルは、制御ゲートが浮遊ゲート上に積層されている部分
と積層されていない部分とを有しているいわゆるスプリ
ットゲート構造となっており、そして、このメモリセル
は、選択トランジスタ側のデイジット線に接続される拡
散層およびメモリトランジスタ側のソースラインに接続
される拡散層の外にメモリトランジスタと選択トランジ
スタとの境界部分に浮遊状態の拡散層を有している。

上記拡散層のうち、浮遊状態の拡散層は階段型接合を有
するように、また、他の２つの拡散層は緩傾斜型接合を
有するように形成される。そして書き込み時にはデイジ
ット線に高電圧を、また、消去時にはソースラインに高
電圧を印加する。

［実施例］ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図（ａ）は、本発明の一実施例の平面図、第１図（
ｂ）は、そのＢ−Ｂ線断面図である。第１図において、
１はｐ型半導体基板、２はメモリセルどうしを分離する
素子分離絶縁膜、３は半導体基板１とＭＩＩ＃斜型接金
型接合する第１のｎ型拡散層、４は半導体基板１と階段
型接合を形成する第２のｎ型拡散層、５は半導体基板１
と緩傾斜型接合を形成する第３のｎ型拡散層、６は浮遊
ゲート９から半導体基板１への電子のトンネリングを可
能とする薄膜の第１のゲート絶縁膜、７は浮遊ゲート９
−制御ゲート１０間に形成された第２のゲート絶縁膜、
８は半導体基板１−制御ゲート１０間に形成された第３
のゲート絶縁膜、１１は眉間絶縁膜、１２はアルミニウ
ムからなるデイジット線である。

次に、第２図（ａ）〜（ｆ）を参照して、第１図の実施
例の製造工程について説明する。

ｐ型半導体基板１上に素子分離絶縁膜２をＬＯＣＯ８法
によって形成し、その後７００℃のＮ２希釈によるドラ
イ０２雰囲気で酸化し、膜厚１００人程成長第１のゲー
ト絶縁膜６を形成する。その後メモリー素子領域上にｎ
型多結晶シリコンからなる浮遊ケート９を形成し、ＣＶ
Ｄ法または熱酸化法によって絶縁膜１４（例えば酸化膜
）を３０００人程成長させる〔第２図（ａ）〕。次に、
第１めフォトレジスト１５を全面に塗布しこれをエッチ
バックすることによって、第２図（ｂ）に示すように、
浮遊ゲート９の表面を露出させる。

ここで、第２図（ｃ）に示すように、コンタクトを設け
る側の素子領域を開口した第２のフォトレジスト１６を
設け、第１、第２のフォトレジスト］５．１６をマスク
として希釈した弗酸で工・ソチンクを行い５浮遊ケート
９とフォトレジスト１５との隙間に有る絶縁膜１４を除
去し、・シリコン基板１の表面を露出させる。

次に、前記工・ソチングでてきた隙間を通して砒素をイ
オン注入法で導入し、窒素雰囲気中て高温熱処理を施し
て、階段接合型の第２のｎ型拡散層４を形成する。続い
て、残余の絶縁膜１４をエツチング除去した後、高温酸
化法によって浮遊ゲート９上に第２のゲート絶縁膜７を
、そして半導体基板１上に第３のゲート絶縁膜８を形成
する。その後、第２図（ｄ）に示すように、ｎ型多結晶
９９３７層１０ｂをＣＶＤ法により堆積し、形成すべき
制御ゲートパターン状の第３のフォトレジスト１７を形
成する。ＲＩＥ法を用いてｎ型多結晶９９３７層１０ｂ
をパターニングして制御ケート１０を形成した後、イオ
ン注入法によって砒素及び燐をｐ型シリコン基板上に導
入し、活性化する事によってＡｓ−Ｐの緩傾斜型拡散層
である第１のｎ型拡散層３および第３のｎ型拡散層５を
同時に形成する〔第２図（ｅ）〕。

その後は、常法により、ＣＶＤ法によって眉間絶縁膜１
１を形成し、ＰＲ法によってコンタクト１３を開口した
後、イオン注入法によりｎ型不純物を第３のｎ型拡散層
上の開口部を通して導入する〔第２図（ｆ）〕。最後に
、アルミニウムからなるデイジット線１２を形成して、
第１図に示す本実施例の装置を得ることができる。

次に、本実施例装置の動作について、第３図の等価回路
を参照して説明する。

書き込み時について、例えば、ワード線（制御ゲート１
０に接続されている）Ｗｉとデイジット線Ｄｊを選択し
、メモリセルＭｉｊに書き込む場合を考える。この場合
、全ビ・ソトに対し共通となっている第１のｎ型拡散層
３を含むソースラインを接地しておき、ワード線Ｗｉに
内部昇圧された電圧１６Ｖを印加すると同時にデイジッ
ト線Ｄｊに１２５Ｖを印加する。このことにより、第２
のｎ型拡散層４には、選択トランジスター段分低下した
電圧か印加されることになり、基板バイアス効果分を含
めた〜８Ｖ程度の電圧がかがる。このバイアス条件の下
で、通常のＵ■消去型ＥＰＲＯＭの書き込み動作と同様
に、チャネルホットエレクトロンの浮遊ゲート９への注
入により書き込みか行われる。

ここで、従来例の開題点として指摘した非選択セルへの
誤書き込みについて考えると、デイジット線Ｄｊに接続
されたメモリセルの第３のｎ型拡散層５には、メモリセ
ルＭｉｊと対になっているメモリセルＭｉ−１ｊを含め
て全て高電圧１２．５Ｖが印加されるが、ワード線Ｗｉ
以外のワード線は選釈されていないため、メモリセルＭ
ｉｊ以タトのメモリセルＭｘｊの選択トランジスタ部は
チャネｌレカ・ントされており、第２のｎ型拡散層４に
は電圧力餐印加されない、従って、書き込みは起らず従
来ｆｆ１ｌのような問題は生じない。

次に、読み出し時には、ソースラインをドレインとして
全て読み出し電圧１、Ｏｖを印加した状態で、選択され
たデイジット線にはＯＶ（すなわち接地）、ワード線に
は５．０■を印加する。そして、この状態でセルのオン
電流をセンスすることにより読み比しを行う。この際、
ソースライン側への印加電圧は′、第１のゲート絶縁膜
６が１００人と薄いので、読み出し中に浮遊ゲート９へ
のソフトライトが起こらないように十分低ｂ）電圧器こ
しておく必要がある。

次に、消去については、全てのワード線およびデイジッ
ト線を接地した状態で、ソースライン番こ第１のｎ型拡
散層３の基板との接合耐圧を超えない範囲での高電圧（
例えば１２．５Ｖ）を印加することによって、浮遊ゲー
ト９内にある電子をトンネル注入によって第１のｎ型拡
散層３側へ引抜き、−括消去を完了する。

第４　（２Ｉ（ｂ　）は、本発明の他の実施例を示す断
面図であり、第４図（ａ）は、その製造工程を説明する
ための断面図である。本実施例の装置を製造するには、
先の実施例における第２図（Ｃ）の工程が完了した後、
第４図＜ａ）に示すように、第２のｎ型拡散層４、第２
、第３のゲート絶縁膜７．８を形成し、コンタクトか形
成される素子領域内にイオン注入法によってｎ型不純物
を導入する。このようにすると、選択トランジスタ部の
閾値電圧が下がるので、選択トランジスタによる電圧降
下が減少して、第２のｎ型拡散層４に実効的に印加され
る電圧は高くなり、書き込みスピードが速くなる。また
、読み出し時においても選択トランジスタの閾値電圧が
低くなった分オン電流が上がるため、メモリセル全体と
してのオン電流が大きくとれ、読み呂し時間が短縮され
る。

［発明の効果］ 以上説明したように、本発明は、メモリセルのゲート電
極をスプリットゲート構造として、チャネル領域をメモ
リトランジスタ領域と選択トランジスタ領域に分け、両
領域の境界部に他のメモ１ノセルと共有することのない
書き込み用ドレイン拡散層を設け、書き込み時には、当
該メモリセルに固有の書き込み用ドレインを選択してこ
れにホ・ントエレクトロンを発生させるようにしたもの
であるので、本発明によれば、従来の一括消去型Ｅ２Ｆ
ＲＯＭで問題となっていた非選択セルへの誤書き込みを
防止することができる。

【図面の簡単な説明】

第１図＜ａ＞は、本発明の一実施例を示す平面図、第１
図（ｂ）は、そのＢ−Ｂ線断面図、第２図（ａ）〜（ｆ
＞は、その製造工程を説明するための半導体装置の断面
図、第３図は、その等価回路図、第４図（ｂ）は、本発
明の他の実施例を示す断面図、第４図（ａ）は、その製
造工程を説明するための断面図、第５図は、従来例の断
面図である。 １．１ａ・・ｐ型半導体基板、　　２・・・素子分離絶
縁膜、　　　３．３ａ・・第１のｎ型拡散層（緩傾斜型
接合）、　　４．４ａ・・第２のｎ型拡散層（階段型接
合）、　　　５・・・第３のｎ型拡散層（Ｍ傾斜型接合
）、　６．６ａ・・・第１のゲート絶縁膜。 ７．７ａ・・第２のケート絶縁膜、　　８・・・第３の
ゲート絶縁膜、　　　９．９ａ・−浮遊ゲート、１０．
１０ａ・・・制御ゲート、　　　１０ｂ・・・ｎ型多結
晶シリコン層、　　１１、ｌｌａ・・層間絶縁膜、１２
．１２ａ・デイジット線、　　　１３・・・コンタクト
、　　　１４・・・絶縁膜、　　　１５　・第１のフォ
トレジスト、　　　１６・・第２のフォトレジスト、１
７・・第３のフォトレジスト、　　１８・・・第４の７
オトレシ′スト。

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の表面領域内に形成され
   た第２導電型の第１、第２および第３の拡散層と、前記
   第１の拡散層と前記第２の拡散層との間の半導体基板上
   に第１のゲート絶縁膜を介して形成された浮遊ゲートと
   、前記浮遊ゲートには第２のゲート絶縁膜を介して、前
   記第２の拡散層と前記第３の拡散層との間の半導体基板
   上には第３のゲート絶縁膜を介して形成された制御ゲー
   ト電極と、を具備する一括消去型不揮発性半導体記憶装
   置。
2. （２）前記第１および第３の拡散層は、前記半導体基板
   と緩傾斜型接合を形成しており、かつ、前記第２の拡散
   層は、前記半導体基板と階段型接合を形成している請求
   項１記載の一括消去型不揮発性半導体記憶装置。
3. （３）前記第２の拡散層と前記第３の拡散層との間の半
   導体基板の表面には、第２導電型の不純物が導入されて
   その部分の実効的不純物濃度が前記第１の拡散層と前記
   第２の拡散層との間の半導体基板表面の不純物濃度より
   低くなされている請求項１または２記載の一括消去型不
   揮発性半導体記憶装置。