KR960006045A - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 분리형 게이트구조에서 발생하는 오정렬 문제를 제거하기 위한 자기정렬형 분리형 게이트구조의 플래쉬 메모리셀의 제조에 관한 것이다.
본 발명은 제1도전형의 반도체기판상의 소정부분에 소자격리막을 형성하는 공정과, 상기 소자격리막 아래의 반도체기판부위에 채널스톱영역을 형성하는 공정, 기판 전면에 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층을 선택적으로 식각하여 플로팅 게이트를 형성함과 동시에 소오스영역이 될 부분에 제1도전층패턴을 형성하는 공정, 선택적으로 제2도전형의 불순물을 기판에 이온주입하여 드레인영역을 형성하는 공정, 기판 전면에 평탄화층을 형성하는 공정, 상기 평탄화층을 이방성 식각하여 상기 남아 있는 제1도전층 표면을 노출시키는 공정, 상기 소오스영역이 형성될 부분에 남아 있는 제1도전층패턴을 제거하는 공정, 상기 제1도전층 패턴이 제거된 기판부위에 제2도전형의 불순물을 선택적으로 이온주입하여 소오스영역을 형성하는 공정, 상기 평탄화층을 제거하는 공정, 기판 전면에 제2게이트절연막을 형성하는 공정, 및 상기 제2게이트절연막사에 컨트롤 게이트를 형성하는 공정으로 이루어진 반도체장치의 제조방법을 제공한다.

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 자기정렬 분리형 게이트구조를 갖는 플래쉬 메모리의 제조방법을 도시한 공정순서도

Claims (1)

  1. 제1도전형의 반도체기판상의 소정부분에 소자격리막을 형성하는 공정과, 상기 소자격리막 아래의 반도체기판부위에 채널스톱영역을 형성하는 공정, 기판 전면에 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막상에 제1도전층을 형성하는 공정, 상기 제1도전층을 선택적으로 식각하여 플로팅 게이트를 형성함과 동시에 소오스영역이 될 부분에 제1도전층패턴을 형성하는 공정, 선택적으로 제2도전형의 불순물을 기판에 이온주입하여 드레인영역을 형성하는 공정, 기판 전면에 평탄화층을 형성하는 공정, 상기 평탄화층을 이방성식각하여 상기 남아 있는 제1도전층 표면을 노출시키는 공정, 상기 소오스영역이 형성될 부분에 남아 있는 제1도전층패턴을 제거하는 공정, 상기 제1도전층패턴이 제거된 기판부위에 제2도전형의 불순물을 선택적으로 이온주입하여 소오스영역을 형성하는 공정, 상기 평탄화층을 제거하는 공정, 기판 전면에 제2게이트절연막을 형성하는 공정, 및 상기 제2게이트절연막상에 컨트롤 게이트를 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940016479A 1994-07-08 1994-07-08 반도체장치의 제조방법 KR0136531B1 (ko)

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JP7195768A JPH0855923A (ja) 1994-07-08 1995-07-10 半導体メモリ素子の製造方法

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867425A (en) * 1997-04-11 1999-02-02 Wong; Ting-Wah Nonvolatile memory capable of using substrate hot electron injection
TW357441B (en) * 1998-01-14 1999-05-01 United Semiconductor Corp Manufacturing method of split gate flash memory
US6284596B1 (en) 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact
GB2358082B (en) * 2000-01-07 2003-11-12 Seiko Epson Corp Semiconductor transistor
US6680257B2 (en) * 2001-07-30 2004-01-20 Eon Silicon Devices, Inc. Alternative related to SAS in flash EEPROM
US6949961B2 (en) * 2003-10-06 2005-09-27 Semiconductor Components Industries, L.L.C. Power switch structure with low RDSon and low current limit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5949705B2 (ja) * 1982-07-16 1984-12-04 三菱電機株式会社 電界効果型トランジスタ
US4833514A (en) * 1985-05-01 1989-05-23 Texas Instruments Incorporated Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide
US5028553A (en) * 1988-06-03 1991-07-02 Texas Instruments Incorporated Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines
JPH02240968A (ja) * 1989-03-15 1990-09-25 Toshiba Corp 半導体装置の製造方法
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
JPH0411781A (ja) * 1990-04-28 1992-01-16 Nec Corp 一括消去型不揮発性半導体記憶装置
EP0552531B1 (en) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Non-volatile memory cell and array architecture
JP3093096B2 (ja) * 1993-08-27 2000-10-03 シャープ株式会社 不揮発性メモリの製造方法

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