JPS59229838A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59229838A JPS59229838A JP59100646A JP10064684A JPS59229838A JP S59229838 A JPS59229838 A JP S59229838A JP 59100646 A JP59100646 A JP 59100646A JP 10064684 A JP10064684 A JP 10064684A JP S59229838 A JPS59229838 A JP S59229838A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- substrate
- integrated circuit
- semiconductor integrated
- programming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体基体の表面領域に回路プログラム用素
子を有している半導体集積回路に関する。
子を有している半導体集積回路に関する。
さらに詳しくは、本発明の半導体集積回路は、回路内に
回路プログラム用素子を有し、レーザ・スポット等のエ
ネルギー・スポットを照射して行う回路プヮグラム方法
を実施するのに好適な装置である。
回路プログラム用素子を有し、レーザ・スポット等のエ
ネルギー・スポットを照射して行う回路プヮグラム方法
を実施するのに好適な装置である。
集積回路の配線の一部を切断することにより、製作済の
集積回路チップの回路プログラムを行うことができる。
集積回路チップの回路プログラムを行うことができる。
従来、この回路プログラム方法は、例えば、読み出し専
用メモＩＪ’（ＲＯＭ）の回路プログラム等に用いられ
てきた他、最近ではメモリ素子の欠陥セルの救済に利用
されている。これらの従来法は、つぎのような方法を用
いるのが通例であった。
用メモＩＪ’（ＲＯＭ）の回路プログラム等に用いられ
てきた他、最近ではメモリ素子の欠陥セルの救済に利用
されている。これらの従来法は、つぎのような方法を用
いるのが通例であった。
（１）電流によりヒユーズを溶断せしめ、配線の切断を
行う。
行う。
（２） レーザ・パルスにより、外部より光学的にエ
ネルギを与え、配線の切断を行う。
ネルギを与え、配線の切断を行う。
第１図は、シリコン基板３に被着されたＳｉ ０２層２
により基板と電気的に分離された多結晶シリコン層また
はＡＩ！層１に、レーザ・スポット４を照射し、第２図
に示す様にこれを切断して回路プログラミングを行う方
法を示す。この−例として、アール・ピー・セン力（Ｒ
，Ｐ、 Ｃｅｎｋｅｒ ）らにより（１ｇ７ｇ Ｉ Ｓ
Ｓ ＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ ）、ＭＯＳメモリのデコーダの配線の変
更を行い、メモリの欠陥セルに接続されたデコーダを切
り放し、ダミ−・デコーダに接続された欠陥のないセル
と取り替えるという実験結果が示されている。
により基板と電気的に分離された多結晶シリコン層また
はＡＩ！層１に、レーザ・スポット４を照射し、第２図
に示す様にこれを切断して回路プログラミングを行う方
法を示す。この−例として、アール・ピー・セン力（Ｒ
，Ｐ、 Ｃｅｎｋｅｒ ）らにより（１ｇ７ｇ Ｉ Ｓ
Ｓ ＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ ）、ＭＯＳメモリのデコーダの配線の変
更を行い、メモリの欠陥セルに接続されたデコーダを切
り放し、ダミ−・デコーダに接続された欠陥のないセル
と取り替えるという実験結果が示されている。
しかしながら、このように素子を切断する方法は以下の
欠点を有する。
欠点を有する。
（１） レーザのエネルギとして大きなものが必要で
あり、とけた多結晶ＳｉやＭが近傍のＳｉｎ、膜を損傷
したり′、レーザ・ビームが基板を損傷し易い。このた
め、レイアウトに十分余裕が必要で、結局大面積となる
。
あり、とけた多結晶ＳｉやＭが近傍のＳｉｎ、膜を損傷
したり′、レーザ・ビームが基板を損傷し易い。このた
め、レイアウトに十分余裕が必要で、結局大面積となる
。
（２）切断という手段だけでは不足であって、短絡の方
がチップの占有面積上有利となる場合がある。
がチップの占有面積上有利となる場合がある。
発明の目的は、レーザ、電子ビーム等による加熱方法を
利用し、小さい余裕面積で回路形成、回路変更等の回路
プログラミングができ、かつ、素子の信頼性を損ったり
、外観を傷つけることなく回路プログラム可能な半導体
集積回路の構成を有し、回路プログラム方法を適用する
のに好適な半導体集積回路を提供することである。
利用し、小さい余裕面積で回路形成、回路変更等の回路
プログラミングができ、かつ、素子の信頼性を損ったり
、外観を傷つけることなく回路プログラム可能な半導体
集積回路の構成を有し、回路プログラム方法を適用する
のに好適な半導体集積回路を提供することである。
上記目的を達成するために、本発明による半導体集積回
路は、半導体基体の表面領域に回路プログラム用素子を
有してなる半導体集積回路において、該回路プログラム
用素子が基体表面領域に互に離れて設けられた少なくと
も二つの高濃度不純物領域からなることを要旨とする。
路は、半導体基体の表面領域に回路プログラム用素子を
有してなる半導体集積回路において、該回路プログラム
用素子が基体表面領域に互に離れて設けられた少なくと
も二つの高濃度不純物領域からなることを要旨とする。
半導体集積回路の構成素子として、基板表面に該基板と
反対導電形の不純物層を設け、それを抵抗あるいは配線
として用いる方法がある。第３図に、上記素子の断面図
を示す。
反対導電形の不純物層を設け、それを抵抗あるいは配線
として用いる方法がある。第３図に、上記素子の断面図
を示す。
図において、３１は半導体基板、たとえば不純物濃度１
０１５ｃｍ’のｐ型シリコン基板、３２．３３は、半導
体集積回路において、抵抗あるいは配線として用いられ
る、例えば不純物濃度１０１８ｃｍ−３以上、深さ０．
５μｍのｎ＋型層、３４は素子間分離用の絶縁膜である
。
０１５ｃｍ’のｐ型シリコン基板、３２．３３は、半導
体集積回路において、抵抗あるいは配線として用いられ
る、例えば不純物濃度１０１８ｃｍ−３以上、深さ０．
５μｍのｎ＋型層、３４は素子間分離用の絶縁膜である
。
第３図に示した構造の素子に対して、レーザ・電子ビー
ム等による局所的加熱方法を上記素子構造に適用し、３
２．３３を引き伸ばし拡散させることにより、本来、個
別の素子であったものを短絡あるいは抵抗体として接続
することが出来る。すなわち、本発明の第１の実施例で
ある第４図において、領域４２．４３は、それぞれ不純
物層３２．３３が、エネルギ・ビーム・スポット４０１
の照射により拡散して拡がった領域である。
ム等による局所的加熱方法を上記素子構造に適用し、３
２．３３を引き伸ばし拡散させることにより、本来、個
別の素子であったものを短絡あるいは抵抗体として接続
することが出来る。すなわち、本発明の第１の実施例で
ある第４図において、領域４２．４３は、それぞれ不純
物層３２．３３が、エネルギ・ビーム・スポット４０１
の照射により拡散して拡がった領域である。
以上の例においては、基板とは反対導電型の高不純物濃
度領域を示したけれども、高不純物濃度領域が基板と同
一導電型であることも、一方の領域は基板と同一導電型
で他方の領域は基板と反対導電型であることもあり得る
。
度領域を示したけれども、高不純物濃度領域が基板と同
一導電型であることも、一方の領域は基板と同一導電型
で他方の領域は基板と反対導電型であることもあり得る
。
そこで、集積回路の構成素子として、第３図の構造の素
子を用いることにより、次の様な集積回路の回路プログ
ラミングを任意に行なうことができる。
子を用いることにより、次の様な集積回路の回路プログ
ラミングを任意に行なうことができる。
（１） エネルギ・ビーム・スポット照射により、任
意の個別な不純物層を接続することにより、任意の回路
結線を行い、所望の回路を完成させる。
意の個別な不純物層を接続することにより、任意の回路
結線を行い、所望の回路を完成させる。
（２） エネルギ・ビーム・スポット照射により、モ
意の個別な不純物層を接続することにより、回路本体の
回路構成を変更する。
意の個別な不純物層を接続することにより、回路本体の
回路構成を変更する。
（３） エネルギ・ビーム・スポット照射により、任
意の個別な不純物層を接続することにより、回路本体に
予備回路を結合させる。
意の個別な不純物層を接続することにより、回路本体に
予備回路を結合させる。
（４） エネルギ・ビーム・スポット照射により、任
意の個別な不純物層を接続することにより、回路本体に
予備回路を結合させるとともに、第１゜第２図の切断プ
ログラム法により回路本体の欠陥部分を除去し、予備回
路により欠陥回路を置き換える。
意の個別な不純物層を接続することにより、回路本体に
予備回路を結合させるとともに、第１゜第２図の切断プ
ログラム法により回路本体の欠陥部分を除去し、予備回
路により欠陥回路を置き換える。
第５図は、第４図の集積回路素子を含むデコーダ回路を
示したもので、メモリ集積回路の欠陥ビットを救済する
ことのできるプログラム可能なデコーダを示す。こへて
ＶＣＣは電源電圧端子、５０１〜５０６ ハｎ ｆヤネ
ル・エン／％ンスメント型ＭＯＳトランジスタ、５０７
．５０８はｎチャネル・デプレッションｆｉＭＯ８）ラ
ンジスタ、５０９〜５１２はインバータ回路で、５０９
と５１０あるいは５１１と５１２でワード線５１３ある
いは５１４を駆動するドライブ回路を構成している。５
２０〜５２６は第４図に示した構造の回路プログラム用
素子である。５２０〜５２４の一方の端子はアドレス線
５３０〜５３４に接続され、他方の端子は二組ずつ対に
接続されてデコーダのＭＯＳ ）ランジスタ５０４〜５
０６のゲートに接続される。ここで、５１４は予備のワ
ード線であり、予備のメモリ・セルに接続されており、
通常のメモリ・セル・アレーで不良ビットがなければ、
・５１５なる高抵抗素子で、５１７なる端子を接地電位
にし、出力５１４は常に低レベルとなる。今、通常のメ
モリ・セル・アレー内に位置するワード線５１３に接続
されたメモリ・セルに不良セルがあった場合、このデコ
ーダ（５０１〜５０３ 、５０７で構成される）に接続
されるアドレス線５３０ ＋’ ５３２ 。
示したもので、メモリ集積回路の欠陥ビットを救済する
ことのできるプログラム可能なデコーダを示す。こへて
ＶＣＣは電源電圧端子、５０１〜５０６ ハｎ ｆヤネ
ル・エン／％ンスメント型ＭＯＳトランジスタ、５０７
．５０８はｎチャネル・デプレッションｆｉＭＯ８）ラ
ンジスタ、５０９〜５１２はインバータ回路で、５０９
と５１０あるいは５１１と５１２でワード線５１３ある
いは５１４を駆動するドライブ回路を構成している。５
２０〜５２６は第４図に示した構造の回路プログラム用
素子である。５２０〜５２４の一方の端子はアドレス線
５３０〜５３４に接続され、他方の端子は二組ずつ対に
接続されてデコーダのＭＯＳ ）ランジスタ５０４〜５
０６のゲートに接続される。ここで、５１４は予備のワ
ード線であり、予備のメモリ・セルに接続されており、
通常のメモリ・セル・アレーで不良ビットがなければ、
・５１５なる高抵抗素子で、５１７なる端子を接地電位
にし、出力５１４は常に低レベルとなる。今、通常のメ
モリ・セル・アレー内に位置するワード線５１３に接続
されたメモリ・セルに不良セルがあった場合、このデコ
ーダ（５０１〜５０３ 、５０７で構成される）に接続
されるアドレス線５３０ ＋’ ５３２ 。
５３３に応じて、素子５２１ 、５２２ 、５２４ 、
５２５にレーザを照射して接続状態にすれば、この予備
デコーダ（５０４〜５０６ 、５０８で構成される）回
路は、５０１〜５０３ 、５０７で構成される元のデコ
ーダと同じ接続となる。また、素子５２６にもレーザを
照射して接続し、５０７の抵抗より十分小さな抵抗とす
ればζ端子５１６は実質上接地され、５１３は常に低レ
ベルとなり、ワード線５１３は５１４に置きかわること
になる。以上の様に、本発明の半導体集積回路と回路プ
ログラム方法によれば、メモリＩＣの不良ビット修正が
可能となる。
５２５にレーザを照射して接続状態にすれば、この予備
デコーダ（５０４〜５０６ 、５０８で構成される）回
路は、５０１〜５０３ 、５０７で構成される元のデコ
ーダと同じ接続となる。また、素子５２６にもレーザを
照射して接続し、５０７の抵抗より十分小さな抵抗とす
ればζ端子５１６は実質上接地され、５１３は常に低レ
ベルとなり、ワード線５１３は５１４に置きかわること
になる。以上の様に、本発明の半導体集積回路と回路プ
ログラム方法によれば、メモリＩＣの不良ビット修正が
可能となる。
以上、本発明を各実施例により説明したが、第４図の実
施例において、３４なる素子間分離用絶縁膜下の半導体
基板表面に、素子間分離しきい電圧を上げる目的で、基
板３１と同じ導電型の層を形成することがあるが、本発
明より得られる効果は同じである。また、上記実施例で
は、本発明による素子ならびにデコーダ回路をｐ型基板
上に集積したｎチャネル形ＭＯ３ｌ−ランジスタおよび
ｎ＋型層を例にとって説明したが、ｎ形基板上に集積し
たｐチャネル型ＭＯＳ ）ランジスタおよびｐ＋型層、
ｎ形基板上に集積したｐチャネル型ＭＯＳトランジスタ
およびｐ＋型層およびｐ型つェル内のｎチャネル型ＭＯ
３）ランジスタおよびｎ＋型層から成る０Ｍ０３回路、
または、それぞれ導電型が異なる、ｐ型基板上に集積し
た０Ｍ０３回路に適用できることは云うまでもない。さ
らに、デコーダ回路をｎチャネル型ＭＯ３ｌ−ランジス
タで構成した例で示したが、０Ｍ０３回路で構成しても
、本発明より得られる効果は同じである。
施例において、３４なる素子間分離用絶縁膜下の半導体
基板表面に、素子間分離しきい電圧を上げる目的で、基
板３１と同じ導電型の層を形成することがあるが、本発
明より得られる効果は同じである。また、上記実施例で
は、本発明による素子ならびにデコーダ回路をｐ型基板
上に集積したｎチャネル形ＭＯ３ｌ−ランジスタおよび
ｎ＋型層を例にとって説明したが、ｎ形基板上に集積し
たｐチャネル型ＭＯＳ ）ランジスタおよびｐ＋型層、
ｎ形基板上に集積したｐチャネル型ＭＯＳトランジスタ
およびｐ＋型層およびｐ型つェル内のｎチャネル型ＭＯ
３）ランジスタおよびｎ＋型層から成る０Ｍ０３回路、
または、それぞれ導電型が異なる、ｐ型基板上に集積し
た０Ｍ０３回路に適用できることは云うまでもない。さ
らに、デコーダ回路をｎチャネル型ＭＯ３ｌ−ランジス
タで構成した例で示したが、０Ｍ０３回路で構成しても
、本発明より得られる効果は同じである。
以上説明した通り本発明による半導体集積回路は、半導
体基体の表面領域に回路プログラム素子を有してなる半
導体集積回路において、該回路プログラム用素子が基体
表面領域に互に離れて設けられた少なくとも二つの高濃
度不純物領域からなることにより、レーザ、電子ビーム
等を用いて、小さい余裕面積で回路形成、回路変更等の
回路プロ、グラミングができ、かつ素子の信頼性を損っ
たり、外観を傷つけることなく回路プログラムが可能で
ある。
体基体の表面領域に回路プログラム素子を有してなる半
導体集積回路において、該回路プログラム用素子が基体
表面領域に互に離れて設けられた少なくとも二つの高濃
度不純物領域からなることにより、レーザ、電子ビーム
等を用いて、小さい余裕面積で回路形成、回路変更等の
回路プロ、グラミングができ、かつ素子の信頼性を損っ
たり、外観を傷つけることなく回路プログラムが可能で
ある。
第１図および第２図は従来の回路プログラム用素子の斜
視図、第３図は本発明による回路プログラム用素子の断
面図、第４図は本発明の一実施例図、第５図は本発明に
よる回路プログラム用素子を用いたデコーダ回路の回路
図である。 ｌ・・・多結晶シリコン層またはＡ／層２・・・Ｓｉ
Ｏ，層 ３・・・シリコン基板４・・・レーザ
・スポット３１・・・半導体基体３２、３３・・・ｎ＋
型層 ３４・・・絶縁膜４２、４３・・・ｎ＋型
層が拡がった領域４０１・・・エネルギ・ビーム・スポ
ット５０１〜５０６・・・ｎチャネル・エンハンスメン
ト型ＭＯ３ｌ−ランジスタ ５０７、５０８・・・ｎチャネル・デプレッション型Ｍ
Ｏ３）ランジスタ ５０９〜５１２・・・インバータ回路 ５１３、５１４・・・ワード線 ５１５・・・高抵抗素
子５１６、５１７・・・端子 ５２０〜５２６・・・回路プログラム用素子５３０〜５
３４・・・アドレス線 ｖｃｃ・・・電源電圧端子 代理人弁理士 中村純之助 オ １ 図 矛２図 ２１−３ 図 ４２ ３１ ４３
視図、第３図は本発明による回路プログラム用素子の断
面図、第４図は本発明の一実施例図、第５図は本発明に
よる回路プログラム用素子を用いたデコーダ回路の回路
図である。 ｌ・・・多結晶シリコン層またはＡ／層２・・・Ｓｉ
Ｏ，層 ３・・・シリコン基板４・・・レーザ
・スポット３１・・・半導体基体３２、３３・・・ｎ＋
型層 ３４・・・絶縁膜４２、４３・・・ｎ＋型
層が拡がった領域４０１・・・エネルギ・ビーム・スポ
ット５０１〜５０６・・・ｎチャネル・エンハンスメン
ト型ＭＯ３ｌ−ランジスタ ５０７、５０８・・・ｎチャネル・デプレッション型Ｍ
Ｏ３）ランジスタ ５０９〜５１２・・・インバータ回路 ５１３、５１４・・・ワード線 ５１５・・・高抵抗素
子５１６、５１７・・・端子 ５２０〜５２６・・・回路プログラム用素子５３０〜５
３４・・・アドレス線 ｖｃｃ・・・電源電圧端子 代理人弁理士 中村純之助 オ １ 図 矛２図 ２１−３ 図 ４２ ３１ ４３
Claims (1)
- 半導体基体の表面領域に回路プログラム用素子を有して
なる半導体集積回路において、該回路プログラム用素子
が基体表面領域に互に離れて設けられた少なくとも二つ
の高濃度不純物領域からなることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100646A JPS59229838A (ja) | 1984-05-21 | 1984-05-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100646A JPS59229838A (ja) | 1984-05-21 | 1984-05-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229838A true JPS59229838A (ja) | 1984-12-24 |
Family
ID=14279586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100646A Pending JPS59229838A (ja) | 1984-05-21 | 1984-05-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229838A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416030A (en) * | 1993-05-11 | 1995-05-16 | Texas Instruments Incorporated | Method of reducing leakage current in an integrated circuit |
| WO2000077836A1 (en) * | 1999-06-14 | 2000-12-21 | Ltrim Technologies Inc. | Method and apparatus for tuning the impedance of integrated semiconductor devices |
| WO2004017409A1 (en) * | 2002-08-14 | 2004-02-26 | Technologies Ltrim Inc. | Method for modifying the impedance of semiconductor devices using a focused heating source |
| US7564078B2 (en) | 2006-01-19 | 2009-07-21 | Cadeka Microcircuits, Llc | Tunable semiconductor component provided with a current barrier |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244585A (en) * | 1975-10-06 | 1977-04-07 | Fujitsu Ltd | Process for production of semiconductor integrated circuit |
| JPS5617059A (en) * | 1979-07-20 | 1981-02-18 | Fujitsu Ltd | Semiconductor switching element |
| JPS5843906A (ja) * | 1982-08-09 | 1983-03-14 | Hokko Chem Ind Co Ltd | 農園芸用殺菌剤 |
| JPS5846172A (ja) * | 1981-09-16 | 1983-03-17 | 田幸紡積株式会社 | 洋服用芯地の製造方法 |
-
1984
- 1984-05-21 JP JP59100646A patent/JPS59229838A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244585A (en) * | 1975-10-06 | 1977-04-07 | Fujitsu Ltd | Process for production of semiconductor integrated circuit |
| JPS5617059A (en) * | 1979-07-20 | 1981-02-18 | Fujitsu Ltd | Semiconductor switching element |
| JPS5846172A (ja) * | 1981-09-16 | 1983-03-17 | 田幸紡積株式会社 | 洋服用芯地の製造方法 |
| JPS5843906A (ja) * | 1982-08-09 | 1983-03-14 | Hokko Chem Ind Co Ltd | 農園芸用殺菌剤 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416030A (en) * | 1993-05-11 | 1995-05-16 | Texas Instruments Incorporated | Method of reducing leakage current in an integrated circuit |
| WO2000077836A1 (en) * | 1999-06-14 | 2000-12-21 | Ltrim Technologies Inc. | Method and apparatus for tuning the impedance of integrated semiconductor devices |
| US6329272B1 (en) | 1999-06-14 | 2001-12-11 | Technologies Ltrim Inc. | Method and apparatus for iteratively, selectively tuning the impedance of integrated semiconductor devices using a focussed heating source |
| JP2003502841A (ja) * | 1999-06-14 | 2003-01-21 | エルティーアールアイエム テクノロジーズ インコーポレイティド | 半導体集積デバイスのインピーダンスをチューニングする方法および装置 |
| WO2004017409A1 (en) * | 2002-08-14 | 2004-02-26 | Technologies Ltrim Inc. | Method for modifying the impedance of semiconductor devices using a focused heating source |
| US7564078B2 (en) | 2006-01-19 | 2009-07-21 | Cadeka Microcircuits, Llc | Tunable semiconductor component provided with a current barrier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4455495A (en) | Programmable semiconductor integrated circuitry including a programming semiconductor element | |
| JP2721529B2 (ja) | 電気的にプログラム可能な低インピーダンス非ヒューズ素子 | |
| US4238839A (en) | Laser programmable read only memory | |
| JP3926011B2 (ja) | 半導体装置の設計方法 | |
| KR940006577B1 (ko) | 반도체장치 및 그 번인방법 | |
| KR0122103B1 (ko) | 반도체 메모리 장치의 퓨즈 소자 | |
| JP2535084B2 (ja) | 半導体装置の製造方法 | |
| TW544683B (en) | Semiconductor device | |
| JP3163039B2 (ja) | 静電気保護回路を備えた半導体装置 | |
| JP4031821B2 (ja) | 冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路 | |
| JPS59229838A (ja) | 半導体集積回路 | |
| JP2000216253A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS5843907B2 (ja) | 半導体集積回路およびその回路プログラム方法 | |
| US5008729A (en) | Laser programming of semiconductor devices using diode make-link structure | |
| JPS5843906B2 (ja) | 半導体集積回路とその回路プログラム方法 | |
| JPH0778872A (ja) | 半導体集積回路 | |
| JPH09186296A (ja) | 静電気保護回路のトランジスタ及びその製造方法 | |
| EP0094073B1 (en) | Semiconductor device capable of structural selection | |
| JP2655970B2 (ja) | 半導体メモリ・リダンダンシ回路 | |
| JPS6146045A (ja) | 半導体装置 | |
| US5281553A (en) | Method for controlling the state of conduction of an MOS transistor of an integrated circuit | |
| JPS5846172B2 (ja) | 半導体集積回路およびその回路プログラム方法 | |
| JPH0821635B2 (ja) | Ｍｏｓトランジスタの導通状態の制御方法と、該方法を実施して得られる集積回路 | |
| JP3088369B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH0541481A (ja) | 半導体集積回路 |