JPS5846172B2 - 半導体集積回路およびその回路プログラム方法 - Google Patents
半導体集積回路およびその回路プログラム方法Info
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- JPS5846172B2 JPS5846172B2 JP54134165A JP13416579A JPS5846172B2 JP S5846172 B2 JPS5846172 B2 JP S5846172B2 JP 54134165 A JP54134165 A JP 54134165A JP 13416579 A JP13416579 A JP 13416579A JP S5846172 B2 JPS5846172 B2 JP S5846172B2
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Description
【発明の詳細な説明】
（１） 発明の利用分野
本発明は、回路形成、回路変更等の回路プログラムが可
能な半導体集積回路とその使用方法、すなわち、回路プ
ログラム可能な集積回路の回路プログラム方法に関する
。
能な半導体集積回路とその使用方法、すなわち、回路プ
ログラム可能な集積回路の回路プログラム方法に関する
。
さらに詳しくは、本発明の半導体集積回路は、回路内に
回路プログラム用素子を有する装置であり、本発明の回
路プログラム方法は前記回路プログラム用素子にレーザ
スポット等のエネルギースポットを照射して行う方法で
ある。
回路プログラム用素子を有する装置であり、本発明の回
路プログラム方法は前記回路プログラム用素子にレーザ
スポット等のエネルギースポットを照射して行う方法で
ある。
（２）従来技術
集積回路の配線の一部を切断することにより、製作済の
集積回路チップ回路プログラムを行うことができる。
集積回路チップ回路プログラムを行うことができる。
従来、この回路プログラム方法は、例えば、読み出し専
用メモ’Ｊ（ＲＯＭ）の回路プログラム等に用いられて
きた他、最近ではメモリ素子の欠陥セルの救済に利用さ
れている。
用メモ’Ｊ（ＲＯＭ）の回路プログラム等に用いられて
きた他、最近ではメモリ素子の欠陥セルの救済に利用さ
れている。
これらの従来法はつぎのような方法が用いるのが通例で
あった。
あった。
■ 電流によりヒユーズを溶断せしめ、配線の切断を行
う。
う。
■ レーザパルスにより、外部より光学的にエネルギを
与え、配線の切断を行う。
与え、配線の切断を行う。
第１図は、シリコン基板３に被着されたＳ ＋ ０２層
２により基板と電気的に分離された多結晶シリコン層ま
たはＡ１層１に、レーザスポット４を照射し、第２図に
示す様にこれを切断して回路プログラミングを行う方法
である。
２により基板と電気的に分離された多結晶シリコン層ま
たはＡ１層１に、レーザスポット４を照射し、第２図に
示す様にこれを切断して回路プログラミングを行う方法
である。
この一例として、Ｒ，Ｐ、 Ｃｅｎｋｅｒらにより（１
９７９ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ ）、ＭＯＳメモリのデコーダの
配線の変更を行い、メモリの欠陥セルに接続されたデコ
ーダを切り放し、ダミーデコーダに接続された欠陥のな
いセルと取り替えるという実験結果が示されている。
９７９ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ ）、ＭＯＳメモリのデコーダの
配線の変更を行い、メモリの欠陥セルに接続されたデコ
ーダを切り放し、ダミーデコーダに接続された欠陥のな
いセルと取り替えるという実験結果が示されている。
然しなから、このように素子を切断する方法は以下の欠
点を有する。
点を有する。
■ レーザのエネルギとして大きなものが必要であり、
とけた多結晶Ｓｉやｋｌが、近傍のＳ ｔ ０２膜を損
傷したり、レーザビームが基板を損傷したりし易い。
とけた多結晶Ｓｉやｋｌが、近傍のＳ ｔ ０２膜を損
傷したり、レーザビームが基板を損傷したりし易い。
このため、レイアウトに十分余裕が必要で、結局大面積
となる。
となる。
■ 切断という手段だけでは不足であって、短絡の方が
、チップの占有面積上有利となる場合がある。
、チップの占有面積上有利となる場合がある。
（３）発明の目的
そこで、本発明の目的は、レーザ、電子ビーム等による
加熱方法を利用し、小さい余裕面積で回路形成、回路変
更等の回路プログラミングができ、かつ、素子の信頼性
を損ったり、外観を傷つけることなく回路プログラム可
能な半導体集積回路の構成とその回路プログラム方法を
提供することにある。
加熱方法を利用し、小さい余裕面積で回路形成、回路変
更等の回路プログラミングができ、かつ、素子の信頼性
を損ったり、外観を傷つけることなく回路プログラム可
能な半導体集積回路の構成とその回路プログラム方法を
提供することにある。
（４）発明の総括説明
そこで、本発明の装置および方法は、上記目的を達成す
るため、基本的に回路プログラム用素子を回路内に設け
、レーザ光、電子ビーム等のエネルギービーム照射によ
り該回路プログラム用素子を活性化させて回路プログラ
ムを実現するものである。
るため、基本的に回路プログラム用素子を回路内に設け
、レーザ光、電子ビーム等のエネルギービーム照射によ
り該回路プログラム用素子を活性化させて回路プログラ
ムを実現するものである。
ところで、本発明のみで一定の所望の機能が実現できる
のは云うまでもないが、従来の切断を行う装置と同一の
装置を併用して、切断とプログラム用素子の活性化の両
方を使用することにより、きわめて自由な配線の変更も
可能となる。
のは云うまでもないが、従来の切断を行う装置と同一の
装置を併用して、切断とプログラム用素子の活性化の両
方を使用することにより、きわめて自由な配線の変更も
可能となる。
又、その他のプログラム方法を併用することができるこ
とは勿論である。
とは勿論である。
（５）発明の概略説明
絶縁ゲート形電界効果トランジスタ（以下ＭＯＳトラン
ジスタ）において、ゲート電極とドレイン領域又はソー
ス領域との重なりによる浮遊容量を減らすための手段と
して、オフセットゲート電極構造がある。
ジスタ）において、ゲート電極とドレイン領域又はソー
ス領域との重なりによる浮遊容量を減らすための手段と
して、オフセットゲート電極構造がある。
第３図にオフセットゲート電極構造の素子の断面図を示
す。
す。
図において、３．１は半導体基板、たとえばＰ形シリコ
ン基板、３２はゲート絶縁膜、３３はゲート電極であり
多結晶シリコン膜等からなり、３４は素子間分離用の絶
縁膜、３５１，３５２はソース、ドレイン領域となるＮ
＋型層である。
ン基板、３２はゲート絶縁膜、３３はゲート電極であり
多結晶シリコン膜等からなり、３４は素子間分離用の絶
縁膜、３５１，３５２はソース、ドレイン領域となるＮ
＋型層である。
第３図により、ソース、ドレイン領域３５１．３５２と
ゲート電極３３とは、平面的には重なり部分を持たない
目空き構造、すなわちオフセット・ゲート電極構造が実
現されている。
ゲート電極３３とは、平面的には重なり部分を持たない
目空き構造、すなわちオフセット・ゲート電極構造が実
現されている。
上記構造を用いて作製したオフセットゲート型ＭＯＳト
ランジスタの１例を第４図に示す。
ランジスタの１例を第４図に示す。
ここで４２はゲート絶縁膜、４３はゲート電極、４５１
．４５２はソース、ドレイン４１１．４１２．４２１．
４２２は、半導体基板２１の表面に設けた低濃度で浅い
、Ｎ型層で、このＮ型層は、ゲート電極である多結晶シ
リコン膜３３．４３をマスクとしてイオン打込み法によ
り形成されるものである。
．４５２はソース、ドレイン４１１．４１２．４２１．
４２２は、半導体基板２１の表面に設けた低濃度で浅い
、Ｎ型層で、このＮ型層は、ゲート電極である多結晶シ
リコン膜３３．４３をマスクとしてイオン打込み法によ
り形成されるものである。
Ｎ形の不純物としてはＡｓ（ヒ素）あるいはＰ（リン）
を用い、打込み量は１０１１ｃ／ＩＬ−２からＩＱ”’
ＣｒｆＬ”の範囲、深さは０．１μｍから０．５μｍの
範囲がよい。
を用い、打込み量は１０１１ｃ／ＩＬ−２からＩＱ”’
ＣｒｆＬ”の範囲、深さは０．１μｍから０．５μｍの
範囲がよい。
なお、Ｐ型Ｓｉ基板３１の比抵抗は２Ω・ｃｒｒＬ〜２
０Ω・儂、ソース、ドレイン領域３５１．３５２．４５
１ 。
０Ω・儂、ソース、ドレイン領域３５１．３５２．４５
１ 。
４５２の不純物濃度は１０２０ＣＩｃ３以上とすると良
い０ 上記の様にイオン打込み法により、オフセットゲート型
ＭＯＳトランジスタを構成することができるが、第３図
のオフセットゲート電極構造の素子に対して、レーザ、
電子ビーム等による局所的加熱方法を上記素子構造に適
用し、ソース、ドレイン領域３５Ｌ３５２を引き伸ばし
拡散させることにより、ＭＯＳトランジスタを形成する
ことができる。
い０ 上記の様にイオン打込み法により、オフセットゲート型
ＭＯＳトランジスタを構成することができるが、第３図
のオフセットゲート電極構造の素子に対して、レーザ、
電子ビーム等による局所的加熱方法を上記素子構造に適
用し、ソース、ドレイン領域３５Ｌ３５２を引き伸ばし
拡散させることにより、ＭＯＳトランジスタを形成する
ことができる。
すなわち、第５図において、領域５１１゜５１２．５２
１，５２２は、それぞれソース、ドレイン領域３５１．
３５２，４５１．４５２がエネルギビームスポット５０
１．５０２の照射により拡散して拡がった領域である。
１，５２２は、それぞれソース、ドレイン領域３５１．
３５２，４５１．４５２がエネルギビームスポット５０
１．５０２の照射により拡散して拡がった領域である。
そこで、集積回路の構成素子として、第３図のオフセッ
トゲート電極構造の素子を用いることにより、集積回路
の回路プログラミングを任意に行なうことができる。
トゲート電極構造の素子を用いることにより、集積回路
の回路プログラミングを任意に行なうことができる。
すなわち、第４図のＭＯＳトランジスタにより回路本体
の主要部を構成するとともに、同一半導体集積回路内に
第３図のオフセットゲート電極構造素子を設けておくと
次の様な回路プログラミングができる。
の主要部を構成するとともに、同一半導体集積回路内に
第３図のオフセットゲート電極構造素子を設けておくと
次の様な回路プログラミングができる。
■ エネルギビームスポット照射によりオフセットゲー
ト電極構造素子を活性化（ソース、ドレイン領域がゲー
ト電極下のチャンネルに隣接する様に延された状態）す
ることにより、任意の回路結線を行い、所望の回路を完
成させる。
ト電極構造素子を活性化（ソース、ドレイン領域がゲー
ト電極下のチャンネルに隣接する様に延された状態）す
ることにより、任意の回路結線を行い、所望の回路を完
成させる。
■ エネルギビームスポット照射によりオフセットゲー
ト電極構造素子を活性化することにより、回路本体の回
路構成を変更する。
ト電極構造素子を活性化することにより、回路本体の回
路構成を変更する。
■ エネルギビームスポット照射によりオフセットゲー
ト電極構造素子を活性化することにより、回路本体に予
備回路を結合させる。
ト電極構造素子を活性化することにより、回路本体に予
備回路を結合させる。
■ エネルギビームスポット照射によりオフセットゲー
ト電極構造素子を活性化することにより、回路本体に予
備回路を回路を結合させるとともに、第１，２図の切断
プログラム法により回路本体の欠陥部分を除去し、予備
回路により欠陥回路を置き換える。
ト電極構造素子を活性化することにより、回路本体に予
備回路を回路を結合させるとともに、第１，２図の切断
プログラム法により回路本体の欠陥部分を除去し、予備
回路により欠陥回路を置き換える。
なお、集積回路の全べて又は大部分のＭＯＳトランジス
タに対して、第３図の素子状態にしておき）エネルギビ
ームスポット照射により、オフセットゲート電極構造素
子を次々に活性化することにより、任意所望の回路を回
路プログラムすることができることも勿論である。
タに対して、第３図の素子状態にしておき）エネルギビ
ームスポット照射により、オフセットゲート電極構造素
子を次々に活性化することにより、任意所望の回路を回
路プログラムすることができることも勿論である。
（５）実施例
以下、本発明を実施例を参照して詳細に説明する。
第６図は本発明の実施例を示すものである。
第６図において、Ｐ形Ｓｉ基板（比抵抗１０Ω・ｃｆｒ
Ｌ）６１の表面領域に、回路本体を構成するオフセット
ゲート型ＭＯＳトランジスタ６０１と、回路プログラム
用素子となるオフセットゲート電極構造の素子６０２が
設けられている。
Ｌ）６１の表面領域に、回路本体を構成するオフセット
ゲート型ＭＯＳトランジスタ６０１と、回路プログラム
用素子となるオフセットゲート電極構造の素子６０２が
設けられている。
ＭＯＳトランジスタ６０１は、ゲート絶縁膜（ＳｉＯ２
膜、膜厚５０ｎｍ）６２１、ゲート電極（Ｎ形ドープ多
結晶シリコン層、シート抵抗２０〜４０Ω／口、ゲート
長３μｍ１ゲート幅１５μｍ）６３１、ソース、ドレイ
ン領域（Ｎ＋形拡散層、熱拡散又はイオン打込みにて形
成、不純物濃度１０２１Ｃｒｃ３）６５１．６５２より
なる。
膜、膜厚５０ｎｍ）６２１、ゲート電極（Ｎ形ドープ多
結晶シリコン層、シート抵抗２０〜４０Ω／口、ゲート
長３μｍ１ゲート幅１５μｍ）６３１、ソース、ドレイ
ン領域（Ｎ＋形拡散層、熱拡散又はイオン打込みにて形
成、不純物濃度１０２１Ｃｒｃ３）６５１．６５２より
なる。
又、回路プログラム用素子６０２は、ゲート絶縁膜（６
２１と同一に形成）６２２、ゲート電極（６３１と同一
に形成）６３２、ソース、ドレイン領域（６５１，６５
２と同一に形成）６５３，６５４よりなる。
２１と同一に形成）６２２、ゲート電極（６３１と同一
に形成）６３２、ソース、ドレイン領域（６５１，６５
２と同一に形成）６５３，６５４よりなる。
なお、６４は素子間分離用絶縁膜（Ｓ ｓ ０２膜、選
択酸化法により作成、膜厚１μｍ）である。
択酸化法により作成、膜厚１μｍ）である。
６０２なる回路プログラム用素子は、通常は非導通状態
であり、ＭＯＳトランジスタとして動作しない。
であり、ＭＯＳトランジスタとして動作しない。
しかし、これに、６０の如きレーザスポット、または電
子ビームのスポットを照射し、十分なるエネルギを与え
ることにより、６５３，６５４を６７１．６７２なる領
域まで拡散せしめ、ＭＯ８形トランジスタとして動作さ
せることができる。
子ビームのスポットを照射し、十分なるエネルギを与え
ることにより、６５３，６５４を６７１．６７２なる領
域まで拡散せしめ、ＭＯ８形トランジスタとして動作さ
せることができる。
実験結果によれば、ゲート電極６３２、から６５３およ
び６５４に至る平面上の目あきが２μｍ。
び６５４に至る平面上の目あきが２μｍ。
６５３．６５４の拡散深さが０．５μｍの素子６０２に
おいて、１０７Ｗ／Ｃ１１１以下のレーザをほぼ素子６
０２の全面に照射した所、素子６０１と同様の良好なＭ
ＯＳ）ランジスタ特性かえられた。
おいて、１０７Ｗ／Ｃ１１１以下のレーザをほぼ素子６
０２の全面に照射した所、素子６０１と同様の良好なＭ
ＯＳ）ランジスタ特性かえられた。
照射前には、ゲート電極６３２に、いかなる電圧を印加
しても、素子６０２がＭＯＳトランジスタ動作を示さな
いのであるから、あらかじめ、素子６０２のゲート電極
に高電位を与えておいた場合、はぼ絶縁状態にあった端
子６５３と６５４は、レーザ照射によってほぼ短絡状態
になったとみてさしつかえない。
しても、素子６０２がＭＯＳトランジスタ動作を示さな
いのであるから、あらかじめ、素子６０２のゲート電極
に高電位を与えておいた場合、はぼ絶縁状態にあった端
子６５３と６５４は、レーザ照射によってほぼ短絡状態
になったとみてさしつかえない。
第７図は、第６図の集積回路構成のデコーダ回路を示し
たもので、メモリ集積回路の欠陥ビットを救済すること
のできるプログラム可能なデコーダを示す。
たもので、メモリ集積回路の欠陥ビットを救済すること
のできるプログラム可能なデコーダを示す。
ここで、ｖｃＣは電源電圧端子、７０１〜７０６はＮチ
ャネルエンハンスメント形ＭＯＳトランジスタ、１０７
はＮチャネル・デプレッション形ＭＯＳトランジスタ、
７１０〜７１３はインバータ回路で、７１０と７１１あ
るいは７１２と７１３でワード線７２０あるいは７２１
を駆動するドライバ回路を構成している。
ャネルエンハンスメント形ＭＯＳトランジスタ、１０７
はＮチャネル・デプレッション形ＭＯＳトランジスタ、
７１０〜７１３はインバータ回路で、７１０と７１１あ
るいは７１２と７１３でワード線７２０あるいは７２１
を駆動するドライバ回路を構成している。
７５１〜７５１はオフセットゲート電極構造素子である
。
。
７５１〜７５５の一方の端子はアドレス線７３０〜１３
４に接続され、他方の端子に二組ずつ対に接続されてデ
コーダのＭＯＳトランジスタ７０４〜７０６のゲートに
接続される。
４に接続され、他方の端子に二組ずつ対に接続されてデ
コーダのＭＯＳトランジスタ７０４〜７０６のゲートに
接続される。
ここで、７２１は予備のワード線であり、予備のメモリ
セルに接続されており、通常のメモリ・セル・アレーで
不良ビットがなければ、７０８なるＮチャネル・デプレ
ッション形ＭＯ８）ランジスタにより、常に低レベルと
なる。
セルに接続されており、通常のメモリ・セル・アレーで
不良ビットがなければ、７０８なるＮチャネル・デプレ
ッション形ＭＯ８）ランジスタにより、常に低レベルと
なる。
今、通常のメモリ・セル・アレー内に位置するワード線
γ２０に接続されたメモリ・セルに不良セルがあった場
合、このデコーダ（７０１〜７０３．７０７より構成さ
れる）に接続されるアドレス線γ３０，１３２．７３３
に応じて、オフセットゲート電極構造素子１５２゜１５
３．７５５．７５６にレーザを照射して活性状態にすれ
ば、この予備デコーダ（７０４〜７０６．７５６，７０
８で構成される）回路は、７０１〜７０３．７０７で構
成される元のデコーダと同じ接続となる。
γ２０に接続されたメモリ・セルに不良セルがあった場
合、このデコーダ（７０１〜７０３．７０７より構成さ
れる）に接続されるアドレス線γ３０，１３２．７３３
に応じて、オフセットゲート電極構造素子１５２゜１５
３．７５５．７５６にレーザを照射して活性状態にすれ
ば、この予備デコーダ（７０４〜７０６．７５６，７０
８で構成される）回路は、７０１〜７０３．７０７で構
成される元のデコーダと同じ接続となる。
また、１０８の抵抗を７５６より十分大にとっておけば
、ワード線１２１は１２０に置き換わることになる。
、ワード線１２１は１２０に置き換わることになる。
一方、７０１〜７０３．７０７で構成される不良デコー
ダは、その出力端子１１４をレーザスポット等で切断し
、素子７５７にレーザスポットを照射して活性化し、導
通状態とすれば、インバータ７１０の入力を常に低レベ
ルとすることができる。
ダは、その出力端子１１４をレーザスポット等で切断し
、素子７５７にレーザスポットを照射して活性化し、導
通状態とすれば、インバータ７１０の入力を常に低レベ
ルとすることができる。
以上の様に、本発明の半導体集積回路とその回路プログ
ラム方法によれば、メモリＩＣの不良ビット修正が可能
となる。
ラム方法によれば、メモリＩＣの不良ビット修正が可能
となる。
第８図は本発明の他の実施例を示すものである。
第８図において、８０１は回路本体を構成するＭＯＳト
ランジスタ、８０２は回路プログラム用のオフセットゲ
ート電極構造素子である。
ランジスタ、８０２は回路プログラム用のオフセットゲ
ート電極構造素子である。
ここでは、回路本体を構成するＭＯＳトランジスタは、
ゲート電極８３１、ゲート絶縁膜８２１、ソース、ドレ
イン領域８５１．８５２からなる通常のＭＯＳトランジ
スタであり、この様にオフセラトゲ−１・型ＭＯ８）ラ
ンジスタを用いなくても良い。
ゲート電極８３１、ゲート絶縁膜８２１、ソース、ドレ
イン領域８５１．８５２からなる通常のＭＯＳトランジ
スタであり、この様にオフセラトゲ−１・型ＭＯ８）ラ
ンジスタを用いなくても良い。
又、プログラム用素子は、ソース、ドレイン領域８５３
゜８５４のうち片方がオフセットゲート構造、すなわち
拡散層８５３とゲート電極８３２との間が目あき構造と
なっている片側オフセットゲート電極構造の素子である
。
゜８５４のうち片方がオフセットゲート構造、すなわち
拡散層８５３とゲート電極８３２との間が目あき構造と
なっている片側オフセットゲート電極構造の素子である
。
プログラム用素子８０２にレーザビームスポット８０を
照射することにより、領域８５３は引き伸ばされ、領域
８７１となり、素子が活性化され、８０１と同様のＭＯ
Ｓトランジスタとなる。
照射することにより、領域８５３は引き伸ばされ、領域
８７１となり、素子が活性化され、８０１と同様のＭＯ
Ｓトランジスタとなる。
又、ゲート電極８３２にしきい電圧以上の電圧（例えば
Ｖｃｃ ）を印加しておけば、レーザ照射により、素子
８０２は非導通状態から導通状態に変わることになる。
Ｖｃｃ ）を印加しておけば、レーザ照射により、素子
８０２は非導通状態から導通状態に変わることになる。
勿論、ゲート電極８３２には信号電圧を印加する様にす
ることもできる。
ることもできる。
図において、８１は半導体基板、８４は素子間分離用絶
縁膜、８２１，８２２はゲート絶縁膜である。
縁膜、８２１，８２２はゲート絶縁膜である。
第９図は本発明の別の実施例を示すものである。
この実施例では、半導体基板９１上に設けられた回路本
体を構成する素子９０１も回路プログラム用素子９０２
も、ゲート電極９３１．９３２、ゲート絶縁膜９２１．
９２２、ソース、ドレイン領域９５１．９５２，９５３
，９５４からなる通常のＭＯＳトランジスタである。
体を構成する素子９０１も回路プログラム用素子９０２
も、ゲート電極９３１．９３２、ゲート絶縁膜９２１．
９２２、ソース、ドレイン領域９５１．９５２，９５３
，９５４からなる通常のＭＯＳトランジスタである。
プログラム用素子がエンハンスメント形の場合、ゲート
電極９３２を接地電位にすると、ソース、ドレイン領域
間は絶縁状態となる。
電極９３２を接地電位にすると、ソース、ドレイン領域
間は絶縁状態となる。
そこで、プログラムの必要な素子だけに、素子のほぼ全
面にレーザビームスポット９０を照射すると、ソース、
ドレイン領域９５２゜９５４がそれぞれ引き伸ばされて
領域９８１，９８２となり、ソース、ドレイン間は導通
状態となる。
面にレーザビームスポット９０を照射すると、ソース、
ドレイン領域９５２゜９５４がそれぞれ引き伸ばされて
領域９８１，９８２となり、ソース、ドレイン間は導通
状態となる。
この実施例の方法では、前記実施例に比べ、加工に要す
るホトマスクの枚数が少なくなる利点がある。
るホトマスクの枚数が少なくなる利点がある。
本実施例の回路プログラムは、第６図、第８図に示した
回路プログラム素子にも適用できる。
回路プログラム素子にも適用できる。
すなわち、第３図のオフセットゲート電極構造素子に対
して、レーザスポット照射により、ソース、ドレイン領
域３５１．３５２を引き伸ばし拡散させて合体させ、ソ
ース、ドレイン領域間を短絡することができ、回路プロ
グラムに使用することができる。
して、レーザスポット照射により、ソース、ドレイン領
域３５１．３５２を引き伸ばし拡散させて合体させ、ソ
ース、ドレイン領域間を短絡することができ、回路プロ
グラムに使用することができる。
以上、本発明を各実施例により説明したが、第６図、第
８図、第９図の集積回路を適宜組み合わせて、任意のプ
ログラムが可能なことは勿論である。
８図、第９図の集積回路を適宜組み合わせて、任意のプ
ログラムが可能なことは勿論である。
又、上記実施例では、Ｐ形基板上に集積したＮチャネル
形ＭＯＳトランジスタを例にとって説明したが、Ｎ形基
板上に集積したＰチャネル形ＭＯＳトランジスタ、Ｎ形
基板上に集積したＰチャネル形ＭＯＳトランジスタおよ
びＰ形つエル内のＮチャネル形ＭＯ８）ランジスタから
成るＣＭＯ８回路、または、それぞれ導電形の異なる、
Ｐ形基板上に集積したＣＭＯ８回路に適用できることは
言うまでもない。
形ＭＯＳトランジスタを例にとって説明したが、Ｎ形基
板上に集積したＰチャネル形ＭＯＳトランジスタ、Ｎ形
基板上に集積したＰチャネル形ＭＯＳトランジスタおよ
びＰ形つエル内のＮチャネル形ＭＯ８）ランジスタから
成るＣＭＯ８回路、または、それぞれ導電形の異なる、
Ｐ形基板上に集積したＣＭＯ８回路に適用できることは
言うまでもない。
さらに、デコーダ回路をＮチャネル形ＭＯ８ｈランジス
タで構成した例で示したが、ＣＭＯ８回路で構成しても
、本発明より得られる効果は同じである。
タで構成した例で示したが、ＣＭＯ８回路で構成しても
、本発明より得られる効果は同じである。
第１図、第２図は従来のレーザスポット照射による配線
の切断法を示す原理図、第３図はオフセットゲート電極
構造素子の断面図、第４図は第３図の素子にイオン打込
みを行なってオワセットゲート型ＭＯ８Ｉ−ランジスタ
を作成した時の素子断面図、第５図は第３図の素子にレ
ーザスポット照射を行なってＭＯ８Ｉ−ランジスタを作
成した時の素子断面図、第６図は同一半導体基板上に回
路本体を構成するオフセットゲート型ＭＯＳトランジス
タと回路プログラム用のオフセット電極構造素子が集積
化された本発明の実施例を示す断面図、第７図はメモＩ
Ｊ Ｉ Ｃのデコーダ回路を用いて本発明の実施例を示
す略回路図、第８図は同一半導体基板上に回路本体を構
成するＭＯＳトランジスタと回路プログラム用の片側オ
フセットゲート電極構造素子が集積化された本発明の実
施例を示す断面図、第９図は同一半導体基板上に回路本
体を構成するＭＯＳトランジスタと回路プログラム用の
ゲート接地エンハンスメント形ＭＯＳトランジスタが集
積化された本発明の実施例を示す断面図である。 ６１．８１．９１・・・・・・Ｐ形Ｓｉ基板、６２１゜
６２２．８２１．８２２．９２１．９２２・・・・・・
ゲート絶縁膜（ＳＩ０２等）、６３１．６３２．８３１
。 ８３２．９３Ｌ９３２・・・・・・ゲート電極（多結晶
Ｓｉ等）、６４，８４，９４・・・・・・素子間分離用
絶縁膜（８１０２等）、６５Ｌ６５２，６５３゜６５４
．８５１．８５２．８５３．８５４．９５Ｌ９５２．９
５３，９５４・・・・・・ソース、ドレインとなるＮ＋
形層、６６１．６６２・・・・・・浅いＮ形層、６７１
．６７２．８７１．９８１．９８２・・・・・・引き伸
ばし拡散層、６０１，８０１，９０１・・・・・・回路
本体の素子、６０２，８０２，９０２・・・・・・回路
プログラム用素子。
の切断法を示す原理図、第３図はオフセットゲート電極
構造素子の断面図、第４図は第３図の素子にイオン打込
みを行なってオワセットゲート型ＭＯ８Ｉ−ランジスタ
を作成した時の素子断面図、第５図は第３図の素子にレ
ーザスポット照射を行なってＭＯ８Ｉ−ランジスタを作
成した時の素子断面図、第６図は同一半導体基板上に回
路本体を構成するオフセットゲート型ＭＯＳトランジス
タと回路プログラム用のオフセット電極構造素子が集積
化された本発明の実施例を示す断面図、第７図はメモＩ
Ｊ Ｉ Ｃのデコーダ回路を用いて本発明の実施例を示
す略回路図、第８図は同一半導体基板上に回路本体を構
成するＭＯＳトランジスタと回路プログラム用の片側オ
フセットゲート電極構造素子が集積化された本発明の実
施例を示す断面図、第９図は同一半導体基板上に回路本
体を構成するＭＯＳトランジスタと回路プログラム用の
ゲート接地エンハンスメント形ＭＯＳトランジスタが集
積化された本発明の実施例を示す断面図である。 ６１．８１．９１・・・・・・Ｐ形Ｓｉ基板、６２１゜
６２２．８２１．８２２．９２１．９２２・・・・・・
ゲート絶縁膜（ＳＩ０２等）、６３１．６３２．８３１
。 ８３２．９３Ｌ９３２・・・・・・ゲート電極（多結晶
Ｓｉ等）、６４，８４，９４・・・・・・素子間分離用
絶縁膜（８１０２等）、６５Ｌ６５２，６５３゜６５４
．８５１．８５２．８５３．８５４．９５Ｌ９５２．９
５３，９５４・・・・・・ソース、ドレインとなるＮ＋
形層、６６１．６６２・・・・・・浅いＮ形層、６７１
．６７２．８７１．９８１．９８２・・・・・・引き伸
ばし拡散層、６０１，８０１，９０１・・・・・・回路
本体の素子、６０２，８０２，９０２・・・・・・回路
プログラム用素子。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基体の表面領域に、回路プログ
ラム用素子を有してなる半導体集積回路において、前記
回路プログラム用素子は、前記基体表面領域に設けられ
た第２導電形のソース、ドレイン領域と、該ソース、ド
レイン領域間の前記基体表面領域上に絶縁膜を介して設
けられたゲート電極とを有する絶縁ゲート電極構造素子
であり、前記ソース、ドレイン領域の引き伸ばし拡散に
より、前記絶縁ゲート電極構造素子が活性化され、前記
半導体集積回路の回路構成が回路プログラムされてなる
ことを特徴とする半導体集積回路。 ２ 上記絶縁ゲート電極構造素子は、上記ゲート電極が
上記ソース、ドレイン領域の両者に対して離れて設けら
れてなるオフセットゲート電極構造素子であり、上記引
き伸ばし拡散により前記オフセットゲート電極構造素子
はＭＯＳトランジスタに変換されて活性化することを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 ３ 上記絶縁ゲート電極構造素子は、上記ゲート電極が
上記ソース、ドレイン領域の一方に対して離れて設けら
れてなるオフセットゲート電極構造素子であり、上記引
き伸ばし拡散により前記オフセットゲート電極構造素子
はＭＯＳトランジスタに変換されて活性化することを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 ４ 上記絶縁ゲート電極構造素子は、上記ゲート電極が
上記ソース、ドレイン領域間にわたって設けられてなる
エンハンスメント形ＭＯＳトランジスタおよび上記ゲー
ト電極が上記ソース、ドレイン領域の少なくとも一方と
離れて設けられたオフセットゲート電極構造素子のうち
のいずれか一方であり、上記引き伸ばし拡散により前記
ソース、ドレイン領域が短絡して活性化することを特徴
とする特許請求の範囲第１項記載の半導体集積回路。 ５ 第１導電形半導体基体の表面領域に設けられたソー
ス、ドレイン領域と、該ソース、ドレイン領域間の前記
基体表面領域上に絶縁膜を介して設けられたゲート電極
を有してなる絶縁ゲート電極構造素子を、回路プログラ
ム用素子として有してなり、該回路プログラム用素子の
活性化により集積回路の回路構成が回路プログラムされ
てなる半導体集積回路の回路プログラム方法において、
前記回路プログラム用素子にエネルギービームスポット
を照射し、前記ソース、ドレイン領域を前記基体中に引
き伸ばし拡散することにより、前記回路プログラム用素
子を活性化して、前記半導体集積回路の回路構成を回路
プログラムすることを特徴とする半導体集積回路の回路
プログラム方法。 ６ 上記引き伸ばし拡散により、上記絶縁ゲート電極構
造素子をＭＯＳトランジスタに変換することを特徴とす
る特許請求の範囲第５項記載の半導体集積回路の回路プ
ログラム方法。 １ 上記引き伸ばし拡散により、上記絶縁ゲート電極構
造素子のソース、ドレイン領域を短絡することを特徴と
する特許請求の範囲第５項記載の半導体集積回路プログ
ラム方法。 ８ 上記エネルギービームスポットはレーザスポット、
電子ビームスポットのうちの少なくとも一方であること
を特徴とする特許請求の範囲第５項記載の半導体集積回
路の回路プログラム方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54134165A JPS5846172B2 (ja) | 1979-10-19 | 1979-10-19 | 半導体集積回路およびその回路プログラム方法 |
| DE3036869A DE3036869C2 (de) | 1979-10-01 | 1980-09-30 | Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren |
| US06/192,869 US4455495A (en) | 1979-10-01 | 1980-10-01 | Programmable semiconductor integrated circuitry including a programming semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54134165A JPS5846172B2 (ja) | 1979-10-19 | 1979-10-19 | 半導体集積回路およびその回路プログラム方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5658244A JPS5658244A (en) | 1981-05-21 |
| JPS5846172B2 true JPS5846172B2 (ja) | 1983-10-14 |
Family
ID=15121964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54134165A Expired JPS5846172B2 (ja) | 1979-10-01 | 1979-10-19 | 半導体集積回路およびその回路プログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846172B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961061A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60116166A (ja) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1979
- 1979-10-19 JP JP54134165A patent/JPS5846172B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5658244A (en) | 1981-05-21 |
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