JPS5843907B2 - 半導体集積回路およびその回路プログラム方法 - Google Patents
半導体集積回路およびその回路プログラム方法Info
- Publication number
- JPS5843907B2 JPS5843907B2 JP55113512A JP11351280A JPS5843907B2 JP S5843907 B2 JPS5843907 B2 JP S5843907B2 JP 55113512 A JP55113512 A JP 55113512A JP 11351280 A JP11351280 A JP 11351280A JP S5843907 B2 JPS5843907 B2 JP S5843907B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- circuit
- impurity
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
- H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、レーザ・スポット等のエネルキー・スポット
を照射して回路構成を変更できる様な半導体集積回路に
関する。
を照射して回路構成を変更できる様な半導体集積回路に
関する。
集積回路の配線の一部を切断することにより、製作済の
集積回路チップＧこプログラムを行うことができる。
集積回路チップＧこプログラムを行うことができる。
従来、このプログラム方法は、例えば、読み出し専用メ
モＩＪ（ＲＯＭ）のプログラム等に用いられてきた他、
最近ではメモリ素子の欠陥セルの数滴に利用されている
。
モＩＪ（ＲＯＭ）のプログラム等に用いられてきた他、
最近ではメモリ素子の欠陥セルの数滴に利用されている
。
これらの従来法はつぎのような方法を用いるが通例であ
った。
った。
（１）電流によりヒユーズを溶断せしめ、配線の切断を
行う。
行う。
（２）レーザパルスにより、外部より光学的にエネルギ
を与え、配線の切断を行う。
を与え、配線の切断を行う。
第１図は、シリコン基板３に被着さイまた５１０２層２
上（こ設けられた多結晶シリコン層またはＡ１層からな
る配線層１ｃこ、レーザスポット４を照射しく第１図Ａ
）、これを切断して（第１図Ｂ）プログラミングを行う
方法である。
上（こ設けられた多結晶シリコン層またはＡ１層からな
る配線層１ｃこ、レーザスポット４を照射しく第１図Ａ
）、これを切断して（第１図Ｂ）プログラミングを行う
方法である。
この−例として、Ｒ−Ｐ・ＣｅｎｋｅｒらＩこより（１
９７９ＩＳＳＣＣＤｉ−ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ）、ＭＯＳメモリのデコーダの配
線の変更を行い、メモリの欠陥セルに接続されたデコー
ダを切り放し、ダミーデコーダに接続された欠陥のない
セルと取り替えるという実験結果が示されている。
９７９ＩＳＳＣＣＤｉ−ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ）、ＭＯＳメモリのデコーダの配
線の変更を行い、メモリの欠陥セルに接続されたデコー
ダを切り放し、ダミーデコーダに接続された欠陥のない
セルと取り替えるという実験結果が示されている。
然しなから、このように素子を切断する方法は以下の欠
点を有する。
点を有する。
（１） レーザのエネルギとして大きなものが必要で
あり、とけた多結晶ＳｉやＡ７が、近傍のＳｉＯ膜を損
傷したり、レーザビームが基板を損傷したりし易い。
あり、とけた多結晶ＳｉやＡ７が、近傍のＳｉＯ膜を損
傷したり、レーザビームが基板を損傷したりし易い。
このため、レイアウトに十分余裕が必要で、結局大面積
となる。
となる。
（２）切断という手段だけでは不足であって、短絡の方
が、チップの占有面積上有利となる場合がある。
が、チップの占有面積上有利となる場合がある。
そこで、本発明の目的は、レーザ、電子ビーム等による
加熱方法を利用し、小さい余裕面積でプログラミンでき
、かつ、素子の信頼性を損ったり外観を傷つけることの
ない、配線の構造を提案するにある。
加熱方法を利用し、小さい余裕面積でプログラミンでき
、かつ、素子の信頼性を損ったり外観を傷つけることの
ない、配線の構造を提案するにある。
そこで、本発明で提案する装置は、上記目的を達成する
ため、基本的に短絡回路を実現するものである。
ため、基本的に短絡回路を実現するものである。
ところで、本発明のみで一定の所望の機能が実現できる
のは云うまでもないが、従来の切断を行う装置と同一の
装置で、切断と短絡の両方を使用することにより、きわ
めて自由な配線の変更も可能となる。
のは云うまでもないが、従来の切断を行う装置と同一の
装置で、切断と短絡の両方を使用することにより、きわ
めて自由な配線の変更も可能となる。
以下、本発明を具体的実施例で説明する。
第２図により説明する。
第２図Ａは、Ｓｉ基板１００ｃこ被着したＳ １０２層
１０１上に設けられた２つのｎ＋形多結晶Ｓｉ（ポリＳ
ｉ）層１０３゜１０５が高抵抗の（例えばＩＯＫΩ／口
以上）多結晶層から戒るｎ−形層１０４を介在して、対
向しているプログラム用配線構造で、上記高抵抗部は、
例えばリンの不純物を含む絶縁膜１０２でおおわれてい
る。
１０１上に設けられた２つのｎ＋形多結晶Ｓｉ（ポリＳ
ｉ）層１０３゜１０５が高抵抗の（例えばＩＯＫΩ／口
以上）多結晶層から戒るｎ−形層１０４を介在して、対
向しているプログラム用配線構造で、上記高抵抗部は、
例えばリンの不純物を含む絶縁膜１０２でおおわれてい
る。
これに１０６の如きレーザ・スポット、または電子ビー
ムのスポットを照射し、十分にエネルギを与えることに
より、ｎ形の不純物を含む絶縁膜１０２より不純物を拡
散せしめ、第２図Ｂの様に、高抵抗層１０４を低抵抗層
１０７に変換するものである。
ムのスポットを照射し、十分にエネルギを与えることに
より、ｎ形の不純物を含む絶縁膜１０２より不純物を拡
散せしめ、第２図Ｂの様に、高抵抗層１０４を低抵抗層
１０７に変換するものである。
第３図は、第２図Ａの構造においてレーザを照射した実
験結果を示すもので、レーザ照射前の電流−電圧特性（
抵抗値は１０にΩ）１０８が、レーザ照射により抵抗値
５００Ωの特性１０９に変化した。
験結果を示すもので、レーザ照射前の電流−電圧特性（
抵抗値は１０にΩ）１０８が、レーザ照射により抵抗値
５００Ωの特性１０９に変化した。
これは抵抗値にして２０倍の変化となっている。
なお、実験では、ｎ” −ｎ −ｎ＋槽構造多結晶シ
リコン層を用い、ｎ＋形層間の間隔は約４μｍ、巾は３
μｍ、ｎ＋形層はリン又はヒ素ドープで不純物濃度１０
１８／ＣＩｃ３以上である。
リコン層を用い、ｎ＋形層間の間隔は約４μｍ、巾は３
μｍ、ｎ＋形層はリン又はヒ素ドープで不純物濃度１０
１８／ＣＩｃ３以上である。
絶縁膜１０２は１〜４ｍｏ１％のリンを含む絶縁膜（Ｐ
ＳＧ膜）とした。
ＳＧ膜）とした。
また、レーザ・ビームはエネルギー約１０３Ｗ／（：ｒ
ｒＬ２で径５μｍ１約３０ｎｓｅｃ照射した。
ｒＬ２で径５μｍ１約３０ｎｓｅｃ照射した。
なお、不純物を含む絶縁膜１０２は、ｎ＋−ｎ−ｎ＋槽
構造全体を覆わなくとも、ｎ一層を覆う様にして設けれ
ば充分である。
構造全体を覆わなくとも、ｎ一層を覆う様にして設けれ
ば充分である。
又、絶縁膜１０２は、ｎ” −ｎ−−ｎ＋槽構造下側に
設けても良いし、横に設けても良い。
設けても良いし、横に設けても良い。
図において省略されてはいるが、ｎ＋層１０３又は１０
５は、ＡＩ等の金属配線を介して又は直接に、基体１０
０に設けられた半導体素子へ、又は絶縁膜１０１上に設
けられた他の配線に接続されている。
５は、ＡＩ等の金属配線を介して又は直接に、基体１０
０に設けられた半導体素子へ、又は絶縁膜１０１上に設
けられた他の配線に接続されている。
以下の実施例においても同様である。第４図は本発明の
第２の実施例を示したもので、第２図ＡはＳｉ基板１０
（こ被着した８１０２層１１により基板と絶縁された２
つのｎ＋形多結晶Ｓｉ（ポ’Ｊ Ｓ ｉ ）層１４，１
６が、きわめて高抵抗の（例えば１００ＫΩ／口以上）
多結晶Ｓｉ層（不純物がドープされてもいなくても良い
）からなる６層１５を介在して、対向してしているプロ
グラム用配線構造で、上記高抵抗部は絶縁膜１３を介し
て例えばリンの不純物を含む絶縁膜１２（こおおわれて
いる。
第２の実施例を示したもので、第２図ＡはＳｉ基板１０
（こ被着した８１０２層１１により基板と絶縁された２
つのｎ＋形多結晶Ｓｉ（ポ’Ｊ Ｓ ｉ ）層１４，１
６が、きわめて高抵抗の（例えば１００ＫΩ／口以上）
多結晶Ｓｉ層（不純物がドープされてもいなくても良い
）からなる６層１５を介在して、対向してしているプロ
グラム用配線構造で、上記高抵抗部は絶縁膜１３を介し
て例えばリンの不純物を含む絶縁膜１２（こおおわれて
いる。
これに１７の如きレーザ・スポット、または電子ビーム
のスポットを照射し、十分（こエネルギを与えることに
より、ｎ形の不純物を含む絶縁膜１２より不純物を拡散
せしめ、第４図Ｂの様に、高抵抗層１５を低抵抗層１８
に変換するものである。
のスポットを照射し、十分（こエネルギを与えることに
より、ｎ形の不純物を含む絶縁膜１２より不純物を拡散
せしめ、第４図Ｂの様に、高抵抗層１５を低抵抗層１８
に変換するものである。
以上により、照射前はｎ＋形層１４と１６は非導通状態
で、プログラム用配線は非活性状態であったが、照射後
はｎ＋形層１４と１６は導通状態に変化し、プログラム
用配線が活性化する。
で、プログラム用配線は非活性状態であったが、照射後
はｎ＋形層１４と１６は導通状態に変化し、プログラム
用配線が活性化する。
以下、第４図Ａの構造において、レーザを照射した実験
結果について示す。
結果について示す。
実験ではｎ＋−１−ｎ＋槽構造多結晶シリコン層を用い
た。
た。
ｎ＋形層間の間隔は約４μｍ１巾は３μｍである。
ｎ＋形層はリン又はヒ素ドープで不純物濃度１０１８／
ｃｒｒＬ−３以上とした。
ｃｒｒＬ−３以上とした。
また、絶縁膜１３は厚さ１０〜５０ｎｍの５Ｉ０２膜、
絶縁膜１２は１〜１０ｍｏ１％のリンを含む絶縁膜（Ｐ
ＳＧ膜）とした。
絶縁膜１２は１〜１０ｍｏ１％のリンを含む絶縁膜（Ｐ
ＳＧ膜）とした。
本構造は、レーザ照射前は１０１０Ω以上の抵抗値を有
シ、２、集積回路中のトランジスタと比較して十分高く
、電気的に絶縁されていると見なして差支えない。
シ、２、集積回路中のトランジスタと比較して十分高く
、電気的に絶縁されていると見なして差支えない。
この構造に、上部より、ｎ＋形層にかかるような状態で
エネルギー約１０８Ｗ／ｄで径５μｍのレーザビームを
約３０ｎｓｅｃ照射した所、その抵抗値は第３図のよう
Ｇこ５００ΩＧこ変化した。
エネルギー約１０８Ｗ／ｄで径５μｍのレーザビームを
約３０ｎｓｅｃ照射した所、その抵抗値は第３図のよう
Ｇこ５００ΩＧこ変化した。
第５図において、２１はレーザ照射前の電流−電圧特性
（抵抗値１０１０Ω以上）、２２はレーザ照射後の特性
（抵抗値は５００Ω）を示す。
（抵抗値１０１０Ω以上）、２２はレーザ照射後の特性
（抵抗値は５００Ω）を示す。
これは、抵抗値にして１０６以上の変化であり、完全（
こ短絡状態と見なして差支えない。
こ短絡状態と見なして差支えない。
上記に要したレーザ゛のエネルギは、Ａｌ線もしくは多
結晶Ｓｉを切断するのに要するエネルギの１／１００〜
１／１０以下であった。
結晶Ｓｉを切断するのに要するエネルギの１／１００〜
１／１０以下であった。
この様な低エネルギであるため、多結晶Ｓｉはもとより
、下地のＳＩ。
、下地のＳＩ。
Ｓ ｒ ０２膜、および多結晶Ｓ１の表面（こ被着され
ている５１０２やＰＳＧ膜などにもほとんど損傷を与え
なかった。
ている５１０２やＰＳＧ膜などにもほとんど損傷を与え
なかった。
なお、第２，４図は、対向する抵抗層がｎ＋形であった
が、これはＰ＋形層でもよいことは云うまでもない。
が、これはＰ＋形層でもよいことは云うまでもない。
この場合、絶縁膜１０２，１２はボロンを含む絶縁膜（
ＢＳＧ膜）とすれば同様の効果かえられる。
ＢＳＧ膜）とすれば同様の効果かえられる。
以上述べたように、本半導体集積回路は、エネルギが小
さく、低パワーの安価なレーザを用いて絶縁体または高
抵抗体を導体又は低抵抗体とすることができ、かつ下地
や、パッシベーションのため被着した絶縁膜に何ら損傷
を与えない。
さく、低パワーの安価なレーザを用いて絶縁体または高
抵抗体を導体又は低抵抗体とすることができ、かつ下地
や、パッシベーションのため被着した絶縁膜に何ら損傷
を与えない。
本回路をあらかじめ集積回路内に配置しておき、上記短
絡機能によって不良な回路あるいは回路ブロックをその
まま他の良好な回路あるいは回路ブロック（こ入れ換え
ることができる。
絡機能によって不良な回路あるいは回路ブロックをその
まま他の良好な回路あるいは回路ブロック（こ入れ換え
ることができる。
−例として、メモリ回路のデコーダ回路に本回路を用い
た予備のデコーダ回路を設け、相当する予備のメモリ・
セルを備えておけば、欠陥ヒツトの救済が可能となる。
た予備のデコーダ回路を設け、相当する予備のメモリ・
セルを備えておけば、欠陥ヒツトの救済が可能となる。
本実施例は、短絡のみを利用したものであるが、同しレ
ーザ装置により、エネルギを上げれば開放も可能である
ので、これらを併用すればさらに配線の自由度が増加す
ることは言うまでもない。
ーザ装置により、エネルギを上げれば開放も可能である
ので、これらを併用すればさらに配線の自由度が増加す
ることは言うまでもない。
以上の例は、ｎ＋ ｉ−ｎ＋、ｐ＋ ｉ ｐ＋
など両側の抵抗層が同型の場合であったが、第６図Ａの
如く基板５ｉ３０上に５１０２層３１を被着しその上に
対向したｎ＋形層３４、およびＰ＋形層３６の間に高抵
抗層（ｉ層）３５をもつ多結晶シリコン層構造で、絶縁
膜３３を介して例えばリンの不純物を含む絶縁膜３２と
隣接している構造に、レーザスポット３７を第２，４図
の実施例と同一条件で照射した場合、ｎ形の不純物を含
む絶縁膜３２より不純物を拡散せしめ、第６図Ｂに示す
様に高抵抗層３５が低抵抗層３８（こ変換されｐｎ接合
が形成される。
など両側の抵抗層が同型の場合であったが、第６図Ａの
如く基板５ｉ３０上に５１０２層３１を被着しその上に
対向したｎ＋形層３４、およびＰ＋形層３６の間に高抵
抗層（ｉ層）３５をもつ多結晶シリコン層構造で、絶縁
膜３３を介して例えばリンの不純物を含む絶縁膜３２と
隣接している構造に、レーザスポット３７を第２，４図
の実施例と同一条件で照射した場合、ｎ形の不純物を含
む絶縁膜３２より不純物を拡散せしめ、第６図Ｂに示す
様に高抵抗層３５が低抵抗層３８（こ変換されｐｎ接合
が形成される。
そこで巾４μｍ、ｎ＋−ｐ＋間隔４μｍのとき、電流電
圧特性は第７図のように変化する（４１：レーザ照射前
、４２ニレーザ照射後）。
圧特性は第７図のように変化する（４１：レーザ照射前
、４２ニレーザ照射後）。
なお、第６図では３２をリンの不純物を含む絶縁膜で説
明したが、ボロンを含む絶縁膜（ＢＳＧ膜）でも同様の
効果かえられる。
明したが、ボロンを含む絶縁膜（ＢＳＧ膜）でも同様の
効果かえられる。
このｐｎ接合形成を利用することにより、光学的に書込
み可能な読出し専用メモリ、または、Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ（ＰＬＡ）が形成
できる。
み可能な読出し専用メモリ、または、Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ（ＰＬＡ）が形成
できる。
以上の各実施例では高抵抗部に対する不純物拡散の不純
物源として、不純物を含む絶縁膜を利用したが、これに
限らず、不純物源となるものを高抵抗部に近づけておけ
ば良い。
物源として、不純物を含む絶縁膜を利用したが、これに
限らず、不純物源となるものを高抵抗部に近づけておけ
ば良い。
例えば、不純物源となる物質（ＡｌｔＺｎ等）を高抵抗
部上（又は下又は横）に直接又は絶縁膜を介して設けて
おけば良い。
部上（又は下又は横）に直接又は絶縁膜を介して設けて
おけば良い。
なお、高抵抗部の寸法やレーザ照射エネルギーによって
は、高抵抗部の両側の低抵抗部（高濃度不純物層）から
の拡散がさらに寄与することもある。
は、高抵抗部の両側の低抵抗部（高濃度不純物層）から
の拡散がさらに寄与することもある。
以上量したように、本発明は極めて自由度高く集積回路
を配線でき、信頼度も高い。
を配線でき、信頼度も高い。
よって、Ｓｉプロセス工程に手を加えることなしに、標
準チップを製作しておいて、製作済ウェハに本発明の配
線処理を施すことにより、論理回路を構成するマスクス
ライス法の論理集積回路や、マイクロコンピュータの自
動プログラミング、メモリの欠陥ビットの修正を行うこ
とができ、デジタル集積回路の多くの用途に向いている
ことは云うまでもない。
準チップを製作しておいて、製作済ウェハに本発明の配
線処理を施すことにより、論理回路を構成するマスクス
ライス法の論理集積回路や、マイクロコンピュータの自
動プログラミング、メモリの欠陥ビットの修正を行うこ
とができ、デジタル集積回路の多くの用途に向いている
ことは云うまでもない。
またアナログアンプ等０検査において、本発明を適用す
れば、帰還ループを切り放した状態でテストした後に、
帰還ループをとじるなど、検査が極めて容易となるほか
、アナログアンプの入力オフセット電圧、Ｄ／Ａコンバ
ータのトリミングなど本発明はアナログ集積回路にも広
く応用できることは云うまでもない。
れば、帰還ループを切り放した状態でテストした後に、
帰還ループをとじるなど、検査が極めて容易となるほか
、アナログアンプの入力オフセット電圧、Ｄ／Ａコンバ
ータのトリミングなど本発明はアナログ集積回路にも広
く応用できることは云うまでもない。
以上の実施例Ｇこおいては、プログラム用配線として多
結晶Ｓｉ層を用いた例を示したが、単結晶Ｓｉ、さらに
はＳｉ以外の半導体層を用いることができることは当然
である。
結晶Ｓｉ層を用いた例を示したが、単結晶Ｓｉ、さらに
はＳｉ以外の半導体層を用いることができることは当然
である。
第１図はレーザスポットｌこよる配線の切断を示す図、
第２図は本発明の第１の実施例Ｇこよるレーザスポット
による配線の短絡を示す図、第３図は第２図ｆこ示した
配線の抵抗値変化を示す図、第４図は本発明の第２の実
施例に係わるレーザスポットによる配線の短絡を示す図
、第５図（ま第４図に后した配線の抵抗値変化を示す図
、第６図は本発明の第３の実施例に係わるレーザスポッ
トによる配線のｐｎ接合への変換を示す図、第７図は第
６図に示した配線の抵抗値変化を示す図である。 １００．１０，３０：半導体基体（Ｓｉ等）、１０１．
１１，１３，３１，３３：絶縁膜（ＳｉＯ□等）、１０
２，１２．３２：不純物を含む絶縁膜、１０３．１０５
，１４，１６，３４，３６：高濃度不純物層（低抵抗領
域）、１０４，１５，３５：低濃度不純物層又は絶縁体
層（高抵抗領域）、１０６．１７，３７：レーザ（又は
電子ビーム）スポット、１０７．１８．３８：不純物拡
散層。
第２図は本発明の第１の実施例Ｇこよるレーザスポット
による配線の短絡を示す図、第３図は第２図ｆこ示した
配線の抵抗値変化を示す図、第４図は本発明の第２の実
施例に係わるレーザスポットによる配線の短絡を示す図
、第５図（ま第４図に后した配線の抵抗値変化を示す図
、第６図は本発明の第３の実施例に係わるレーザスポッ
トによる配線のｐｎ接合への変換を示す図、第７図は第
６図に示した配線の抵抗値変化を示す図である。 １００．１０，３０：半導体基体（Ｓｉ等）、１０１．
１１，１３，３１，３３：絶縁膜（ＳｉＯ□等）、１０
２，１２．３２：不純物を含む絶縁膜、１０３．１０５
，１４，１６，３４，３６：高濃度不純物層（低抵抗領
域）、１０４，１５，３５：低濃度不純物層又は絶縁体
層（高抵抗領域）、１０６．１７，３７：レーザ（又は
電子ビーム）スポット、１０７．１８．３８：不純物拡
散層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体上に設けられた絶縁膜上に、回路プログ
ラム用配線層を有する半導体集積回路であって、該回路
プログラム用配線層は、２つの低抵抗部が高抵抗部を介
して対向してなる半導体層からなり、前記高抵抗部の抵
抗値減少により前記半導体集積回路の回路構成を変更す
る様に配置された半導体集積回路において、前記高抵抗
部の少なくとも一部Ｇこ近接して不純物源が設けられて
なることを特徴とする半導体集積回路。 ２ 上記不純物源は、上記高抵抗部の少なくとも一部と
近接して設けられた不純物が添加された絶縁膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路。 ３ 上記不純物は、リン、ボロン、ヒ素、アンチモン、
アルミニウムのうちの少なくとも１つであることを特徴
とする特許請求の範囲第２項記載の半導体集積回路。 ４ 上記高抵抗部と上記不純物が添加された絶縁膜との
間には、不純物の添加されていない少なくとも１層の絶
縁膜が設けられてなることを特徴とする特許請求の範囲
第２項又は第３項記載の半導体集積回路。 ５ 上記２つの低抵抗部には、同一導電形の不純物が高
濃度にドープされていることを特徴とする特許請求の範
囲第１項又は第２項記載の半導体集積回路。 ６ 上記２つの低抵抗部には、異なる導電形の不純物が
高濃度にドープされていることを特徴とする特許請求の
範囲第１項又は第２項記載の半導体集積回路。 ７ 前記低抵抗部の一方は予備回路（こ、他方は回路本
体に接続されてなることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体集積回路。 ８ 上記半導体集積回路は上記プログラム用配紛層とし
て、半導体層、金属層のうちのいずれか一方からなる切
断用配線を有し、該切断用配線の切断により、前記半導
体集積回路の回路構成を変更する様に、前記切断用配線
が配置されていることを特徴とする特許請求の範囲第１
項又は第２頂面載の半導体集積回路。 ９ 上記半導体層は多結晶Ｓｉ層からなることを特徴と
する特許請求り範囲第１項、第２項、第５項、第６項、
第７項又は第８項記載の半導体集積回路。 １０半導体基体上に設けられた絶縁膜上に、２つの低抵
抗が高抵抗を介して対向してなる半導体層からなるプロ
グラム用配線と、前記高抵抗部の少なくとも一部ｌこ近
接して設けられた不純物源とを有してなる半導体集積回
路の回路プログラムに際し、前記高抵抗部および前記不
純物源を含む領域にエネルギービームスポットを照射す
ること（こより、前記不純物源から前記高抵抗部へ不純
物を拡散させ、前記プログラム用配線層を活性化するこ
とにより、前記半導体集積回路の回路構成を変更するこ
とを特徴とする半導体集積回路の回路プログラム方法。 １１ 上記２つの低抵抗部は、同一導電形の不純物が高
濃度にドープされており、上記エネルギービームスポッ
ト照射により、上記不純物源より上記高抵抗部へ同一導
電型の不純物を拡散させることにより、上記２つの低抵
抗部を短絡することを特徴とする特許請求の範囲第１０
項記載の半導体集積回路の回路プログラム方法。 １２上記低抵抗部の少なくとも１方には、第１導電型の
不純物が高濃度にドープされており、上記エネルギービ
ームスポット照射により、上記不純物源より上記高抵抗
部へ第２導電型の不純物を拡散させることにより、上記
プログラム用配線をｐＮ接合ダイオードｌこ変換するこ
とを特徴とする特許請求の範囲第１０項記載の半導体集
積回路の回路プログラム方法。 １３上記低抵抗部の一方は予備回路に、他方は回路本体
上に接続されてなり、上記エネルギービームスポット照
射により、前記予備回路を前記回路本体に電気的Ｏこ接
続してなることを特徴とする特許請求の範囲第１０項、
記載の半導体集積回路の回路プログラム方法。 １４上記半導体集積回路は、半導体層、金属層のうちの
いずれか一方からなる切断用配線を有し、該切断用配線
にエネルギービームスポットを照射して切断することに
より、上記回路本体の欠陥部分を非活性化することを特
徴とする特許請求の範囲第１０項記載の半導体集積回路
の回路プログラム方法。 １５上記半導体層は多結晶シリコンからなることを特徴
とする特許請求の範囲第１０項、第１１項。 第１２項、第１３項、又は第１４項記載の半導体集積回
路の回路プログラム方法。 １６上記エネルギービームはレーザ光、電子ビームのう
ちの少なくとも一方であることを特徴とする特許請求の
範囲第１０項、第１１項、第１２項。 第１３項、第１４項、又は第１５項記載の半導体集積回
路の回路プログラム方法。 １７上記不純物源は、上記高抵抗部の少なくとも一部と
近接して設けられた不純物が添加された絶縁膜であるこ
とを特徴とする特許請求の範囲第１０項、第１１項、第
１２項、第１３項、第１４項、第１５項、又は第１６項
記載の半導体集積回路の回路プログラム方法。 １８上記不純物は、リン、ボロン、ヒ素、アンチモン、
アルミニウムのうちの少なくとも１つであることを特徴
とする特許請求の範囲第１７項記載の半導体集積回路の
回路プログラム方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55113512A JPS5843907B2 (ja) | 1980-08-20 | 1980-08-20 | 半導体集積回路およびその回路プログラム方法 |
| DE3036869A DE3036869C2 (de) | 1979-10-01 | 1980-09-30 | Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren |
| US06/192,869 US4455495A (en) | 1979-10-01 | 1980-10-01 | Programmable semiconductor integrated circuitry including a programming semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55113512A JPS5843907B2 (ja) | 1980-08-20 | 1980-08-20 | 半導体集積回路およびその回路プログラム方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5737852A JPS5737852A (en) | 1982-03-02 |
| JPS5843907B2 true JPS5843907B2 (ja) | 1983-09-29 |
Family
ID=14614209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55113512A Expired JPS5843907B2 (ja) | 1979-10-01 | 1980-08-20 | 半導体集積回路およびその回路プログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843907B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3070429B2 (ja) | 1995-01-19 | 2000-07-31 | キヤノン株式会社 | 双眼鏡 |
| JP3417447B2 (ja) * | 1996-10-01 | 2003-06-16 | 富士写真光機株式会社 | 像安定化装置 |
| JP3417446B2 (ja) * | 1996-10-01 | 2003-06-16 | 富士写真光機株式会社 | 像安定化装置 |
| JP3765463B2 (ja) | 1999-09-08 | 2006-04-12 | フジノン株式会社 | 像安定化装置 |
| JP4144827B2 (ja) | 1999-09-21 | 2008-09-03 | フジノン株式会社 | 像安定化装置 |
| US6384976B1 (en) * | 1999-09-28 | 2002-05-07 | Fuji Photo Optical Co., Ltd. | Image stabilizing apparatus |
| US9395551B2 (en) | 2013-04-24 | 2016-07-19 | Kamakura Koki Co., Ltd. | Optical image stabilizer |
-
1980
- 1980-08-20 JP JP55113512A patent/JPS5843907B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5737852A (en) | 1982-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4455495A (en) | Programmable semiconductor integrated circuitry including a programming semiconductor element | |
| JP2697812B2 (ja) | 半導体メモリ装置およびその製造方法 | |
| JP2721529B2 (ja) | 電気的にプログラム可能な低インピーダンス非ヒューズ素子 | |
| US4617723A (en) | Method and device for creating an activatable conducting link in a semiconductor device | |
| US4233671A (en) | Read only memory and integrated circuit and method of programming by laser means | |
| US4651409A (en) | Method of fabricating a high density, low power, merged vertical fuse/bipolar transistor | |
| KR100199258B1 (ko) | 반도체집적회로장치 | |
| US4823181A (en) | Programmable low impedance anti-fuse element | |
| US4665295A (en) | Laser make-link programming of semiconductor devices | |
| US4604641A (en) | Semiconductor device and method for manufacturing the same | |
| US6088256A (en) | Integrated circuit with electrically programmable fuse resistor | |
| JPS5843907B2 (ja) | 半導体集積回路およびその回路プログラム方法 | |
| US4692787A (en) | Programmable read-only-memory element with polycrystalline silicon layer | |
| JP4031821B2 (ja) | 冗長セルのプログラミングのためのアンチヒューズとプログラミング装置とを有するリペア回路 | |
| JPH0436466B2 (ja) | ||
| Chapman et al. | The technology of laser formed interactions for wafer scale integration | |
| JPS5843906B2 (ja) | 半導体集積回路とその回路プログラム方法 | |
| US6344679B1 (en) | Diode with alterable conductivity and method of making same | |
| JPS59229838A (ja) | 半導体集積回路 | |
| JP2749689B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US5281553A (en) | Method for controlling the state of conduction of an MOS transistor of an integrated circuit | |
| JPH0760853B2 (ja) | レ−ザ・ビ−ムでプログラムし得る半導体装置と半導体装置の製法 | |
| JPH0541481A (ja) | 半導体集積回路 | |
| JP2883108B2 (ja) | 半導体装置 | |
| JPH0821635B2 (ja) | Ｍｏｓトランジスタの導通状態の制御方法と、該方法を実施して得られる集積回路 |