JP2883108B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2883108B2 JP2883108B2 JP1180982A JP18098289A JP2883108B2 JP 2883108 B2 JP2883108 B2 JP 2883108B2 JP 1180982 A JP1180982 A JP 1180982A JP 18098289 A JP18098289 A JP 18098289A JP 2883108 B2 JP2883108 B2 JP 2883108B2
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- polysilicon layer
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Description
【発明の詳細な説明】 ［概要］ 半導体装置に係り、特に冗長回路を設けてウェーハプ
ロセス終了後に内部配線の組替えを行なう半導体装置に
関し、 パッシベーション膜を形成したままで局所的に加熱す
ることにより低抵抗部分を高抵抗化することができ、信
頼性が高くかつ冗長歩留りが高い半導体装置を提供する
ことを目的とし、 不純物領域と、前記不純物領域にコンタクトするシリ
サイド層と、前記不純物領域及び前記シリサイド層上に
形成されたパッシベーション膜とを有し、前記パッシベ
ーション膜上から、前記不純物領域と前記シリサイド層
とのコンタクト部を局所的に加熱して前記不純物領域中
の不純物を前記シリサイド層中に拡散させることにより
前記コンタクト部を高抵抗化するように構成する。
ロセス終了後に内部配線の組替えを行なう半導体装置に
関し、 パッシベーション膜を形成したままで局所的に加熱す
ることにより低抵抗部分を高抵抗化することができ、信
頼性が高くかつ冗長歩留りが高い半導体装置を提供する
ことを目的とし、 不純物領域と、前記不純物領域にコンタクトするシリ
サイド層と、前記不純物領域及び前記シリサイド層上に
形成されたパッシベーション膜とを有し、前記パッシベ
ーション膜上から、前記不純物領域と前記シリサイド層
とのコンタクト部を局所的に加熱して前記不純物領域中
の不純物を前記シリサイド層中に拡散させることにより
前記コンタクト部を高抵抗化するように構成する。
また、ｐ型ポリシリコン層と、前記ｐ型ポリシリコン
層にpn接合したｎ型ポリシリコン層とを有するポリシリ
コン配線層と、前記ポリシリコン配線層上に形成され、
前記ｐ型ポリシリコン層及び前記ｎ型ポリシリコン層と
コンタクトするシリサイド層と、前記シリサイド層上に
形成されたパッシベーション膜とを有し、前記パッシベ
ーション膜上から、前記ｐ型ポリシリコン層と前記シリ
サイド層とのコンタクト部、又は、前記ｎ型ポリシリコ
ン層と前記シリサイド層とのコンタクト部を局所的に加
熱して前記ｐ型ポリシリコン層又は前記ｎ型ポリシリコ
ン層中の不純物を前記シリサイド層中に拡散させること
により前記コンタクト部を高抵抗化するように構成す
る。
層にpn接合したｎ型ポリシリコン層とを有するポリシリ
コン配線層と、前記ポリシリコン配線層上に形成され、
前記ｐ型ポリシリコン層及び前記ｎ型ポリシリコン層と
コンタクトするシリサイド層と、前記シリサイド層上に
形成されたパッシベーション膜とを有し、前記パッシベ
ーション膜上から、前記ｐ型ポリシリコン層と前記シリ
サイド層とのコンタクト部、又は、前記ｎ型ポリシリコ
ン層と前記シリサイド層とのコンタクト部を局所的に加
熱して前記ｐ型ポリシリコン層又は前記ｎ型ポリシリコ
ン層中の不純物を前記シリサイド層中に拡散させること
により前記コンタクト部を高抵抗化するように構成す
る。
［産業上の利用分野］ 本発明は半導体装置に係り、特に冗長回路を設けてウ
ェーハプロセス終了後に内部配線の組替えを行なう半導
体装置に関する。
ェーハプロセス終了後に内部配線の組替えを行なう半導
体装置に関する。
［従来の技術］ 近年、半導体装置においてメモリを中心に冗長回路の
採用が進んでいる。すなわち、ウェーハプロセスが終了
したチップのテスト結果に応じて内部の配線を組み替え
ることにより、半導体装置の良品率の向上が図られてい
る。
採用が進んでいる。すなわち、ウェーハプロセスが終了
したチップのテスト結果に応じて内部の配線を組み替え
ることにより、半導体装置の良品率の向上が図られてい
る。
こうした冗長技術として最も広く用いられているの
は、半導体装置の冗長回路のヒューズ部をポリシリコン
層又はシリサイド層を用いて形成し、必要に応じてその
ヒューズ部にレーザビームスポットを照射し、ヒューズ
部のポリシリコン層又はシリサイド層を溶断する方法で
ある。
は、半導体装置の冗長回路のヒューズ部をポリシリコン
層又はシリサイド層を用いて形成し、必要に応じてその
ヒューズ部にレーザビームスポットを照射し、ヒューズ
部のポリシリコン層又はシリサイド層を溶断する方法で
ある。
［発明が解決しようとする課題］ しかし、上記従来の方法は、レーザビームスポットを
照射することによってポリシリコン層又はシリサイド層
を溶断するために、ポリシリコン層又はシリサイド層上
に形成されているパッシベーション膜を予め除去してお
くか、又は非常に薄いパッシベーション膜を特別に形成
しておく必要がある。
照射することによってポリシリコン層又はシリサイド層
を溶断するために、ポリシリコン層又はシリサイド層上
に形成されているパッシベーション膜を予め除去してお
くか、又は非常に薄いパッシベーション膜を特別に形成
しておく必要がある。
パッシベーション膜が除去されている場合、パッケー
ジ工程及び使用環境における機械的又は化学的な影響を
防止することができず、信頼性が低下するという問題が
あった。
ジ工程及び使用環境における機械的又は化学的な影響を
防止することができず、信頼性が低下するという問題が
あった。
また、レーザビームスポットを照射するヒューズ部の
パッシベーション膜のみを選択的に除去して窓を開けて
おいても、その窓の周囲に蒸発したシリコンが付着して
良好な切断が行なわれず、冗長歩留りが低下するという
問題があった。
パッシベーション膜のみを選択的に除去して窓を開けて
おいても、その窓の周囲に蒸発したシリコンが付着して
良好な切断が行なわれず、冗長歩留りが低下するという
問題があった。
さらにまた、ポリシリコン層又はシリサイド層上に非
常に薄いパッシベーション膜が形成されている場合、レ
ーザビームスポットの照射によって蒸発したシリコンが
パッシベーション膜の内側に付着して切断されず、冗長
歩留りが大幅に低下するという問題があった。
常に薄いパッシベーション膜が形成されている場合、レ
ーザビームスポットの照射によって蒸発したシリコンが
パッシベーション膜の内側に付着して切断されず、冗長
歩留りが大幅に低下するという問題があった。
本発明は上記事情を考慮してなされたもので、パッシ
ベーション膜を形成したままで局所的に加熱することに
より低抵抗部分を高抵抗化することができ、信頼性が高
くかつ冗長歩留りが高い半導体装置を提供することを目
的とする。
ベーション膜を形成したままで局所的に加熱することに
より低抵抗部分を高抵抗化することができ、信頼性が高
くかつ冗長歩留りが高い半導体装置を提供することを目
的とする。
［課題を解決するための手段］ 上記課題は、不純物領域と、前記不純物領域にコンタ
クトするシリサイド層と、前記不純物領域及び前記シリ
サイド層上に形成されたパッシベーション膜とを有し、
前記パッシベーション膜上から、前記不純物領域と前記
シリサイド層とのコンタクト部を局所的に加熱して前記
不純物領域中の不純物を前記シリサイド層中に拡散させ
ることにより前記コンタクト部を高抵抗化することを特
徴とする半導体装置によって達成される。
クトするシリサイド層と、前記不純物領域及び前記シリ
サイド層上に形成されたパッシベーション膜とを有し、
前記パッシベーション膜上から、前記不純物領域と前記
シリサイド層とのコンタクト部を局所的に加熱して前記
不純物領域中の不純物を前記シリサイド層中に拡散させ
ることにより前記コンタクト部を高抵抗化することを特
徴とする半導体装置によって達成される。
また上記課題は、ｐ型ポリシリコン層と、前記ｐ型ポ
リシリコン層にpn接合したｎ型ポリシリコン層とを有す
るポリシリコン配線層と、前記ポリシリコン配線層上に
形成され、前記ｐ型ポリシリコン層及び前記ｎ型ポリシ
リコン層とコンタクトするシリサイド層と、前記シリサ
イド層上に形成されたパッシベーション膜とを有し、前
記パッシベーション膜上から、前記ｐ型ポリシリコン層
と前記シリサイド層とのコンタクト部、又は、前記ｎ型
ポリシリコン層と前記シリサイド層とのコンタクト部を
局所的に加熱して前記ｐ型ポリシリコン層又は前記ｎ型
ポリシリコン層中の不純物を前記シリサイド層中に拡散
させることにより前記コンタクト部を高抵抗化すること
を特徴とする半導体装置によって達成される。
リシリコン層にpn接合したｎ型ポリシリコン層とを有す
るポリシリコン配線層と、前記ポリシリコン配線層上に
形成され、前記ｐ型ポリシリコン層及び前記ｎ型ポリシ
リコン層とコンタクトするシリサイド層と、前記シリサ
イド層上に形成されたパッシベーション膜とを有し、前
記パッシベーション膜上から、前記ｐ型ポリシリコン層
と前記シリサイド層とのコンタクト部、又は、前記ｎ型
ポリシリコン層と前記シリサイド層とのコンタクト部を
局所的に加熱して前記ｐ型ポリシリコン層又は前記ｎ型
ポリシリコン層中の不純物を前記シリサイド層中に拡散
させることにより前記コンタクト部を高抵抗化すること
を特徴とする半導体装置によって達成される。
［作用］ 本発明によれば、パッシベーション膜上から、不純物
領域とシリサイド層とのコンタクト部を局所的に加熱す
ることによりコンタクト部を高抵抗化する。
領域とシリサイド層とのコンタクト部を局所的に加熱す
ることによりコンタクト部を高抵抗化する。
また、パッシベーション膜上から、ｐ型ポリシリコン
層又はｎ型ポリシリコン層とシリサイド層とのコンタク
ト部を局所的に加熱することによりコンタクト部を高抵
抗化する。
層又はｎ型ポリシリコン層とシリサイド層とのコンタク
ト部を局所的に加熱することによりコンタクト部を高抵
抗化する。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
明する。
第１図は本発明の第１の実施例による半導体装置を示
す断面図である。
す断面図である。
例えばシリコン基板からなる半導体基板２表面に、例
えばｎ型不純物領域4,6が形成されている。そしてこの
半導体基板２上にはシリコン酸化膜８が形成され、ｎ型
不純物領域4,6上の所定の位置にコンタクトホールが開
口されている。また、このコンタクトホールを介してｎ
型不純物領域4,6と接続するAl（アルミニウム）配線層1
0が形成されている。
えばｎ型不純物領域4,6が形成されている。そしてこの
半導体基板２上にはシリコン酸化膜８が形成され、ｎ型
不純物領域4,6上の所定の位置にコンタクトホールが開
口されている。また、このコンタクトホールを介してｎ
型不純物領域4,6と接続するAl（アルミニウム）配線層1
0が形成されている。
そしてこの半導体装置の冗長回路のヒューズ部として
低抵抗のシリサイド層例えばMoSi（モリブデンシリサイ
ド）層12が、ｎ型不純物領域4,6と接続されている。さ
らに全面をパッシベーション膜14が覆っている。
低抵抗のシリサイド層例えばMoSi（モリブデンシリサイ
ド）層12が、ｎ型不純物領域4,6と接続されている。さ
らに全面をパッシベーション膜14が覆っている。
次に、コンタクト部分を高抵抗化する方法について説
明する。
明する。
第１図に示す半導体装置のウェーハプロセスが完了し
た段階において、ｎ型不純物領域4,6は低抵抗のMoSi層1
2によって接続されている。しかし、各チップのテスト
の結果、ランダムに発生する欠陥箇所に対応するアドレ
スをスペア部分に割り付ける必要がある場合には、例え
ば所定のヒューズ部を電気的に切断しなければならな
い。
た段階において、ｎ型不純物領域4,6は低抵抗のMoSi層1
2によって接続されている。しかし、各チップのテスト
の結果、ランダムに発生する欠陥箇所に対応するアドレ
スをスペア部分に割り付ける必要がある場合には、例え
ば所定のヒューズ部を電気的に切断しなければならな
い。
いま、冗長回路のヒューズ部としてｎ型不純物領域4,
6を接続しているMoSi層12を電気的に切断する場合、第
１図に示す半導体装置のＡ領域に、パッシベーション膜
14上方からレーザビームスポットを照射する。そしてこ
の照射によって、Ａ領域に含まれるｎ型不純物領域４と
MoSi層12とのコンタクト部を温度900℃以上に加熱す
る。
6を接続しているMoSi層12を電気的に切断する場合、第
１図に示す半導体装置のＡ領域に、パッシベーション膜
14上方からレーザビームスポットを照射する。そしてこ
の照射によって、Ａ領域に含まれるｎ型不純物領域４と
MoSi層12とのコンタクト部を温度900℃以上に加熱す
る。
この局所的な加熱により、ｎ型不純物領域４界面の高
濃度不純物がMoSi層12へアウト・ディフュージョン（ou
t−diffusion）し、ｎ型不純物領域４とMoSi層12との界
面における抵抗即ちコンタクト抵抗が１桁以上増大す
る。
濃度不純物がMoSi層12へアウト・ディフュージョン（ou
t−diffusion）し、ｎ型不純物領域４とMoSi層12との界
面における抵抗即ちコンタクト抵抗が１桁以上増大す
る。
このように第１の実施例においては、冗長回路のヒュ
ーズ部としてMoSi層12が用いられ、上方をパッシベーシ
ョン膜14によって覆われたままの状態でMoSi層12とｎ型
不純物領域４とのコンタクト部を局所的に加熱すること
により高抵抗化するため、ヒューズ部上のパッシベーシ
ョン膜を全面的或いは局部的に除去したり、または非常
に薄いパッシベーション膜を特別に形成したりする必要
もない。従って、パッケージ工程及び使用環境における
機械的又は化学的な影響に対する信頼性を低下させるこ
ともない。
ーズ部としてMoSi層12が用いられ、上方をパッシベーシ
ョン膜14によって覆われたままの状態でMoSi層12とｎ型
不純物領域４とのコンタクト部を局所的に加熱すること
により高抵抗化するため、ヒューズ部上のパッシベーシ
ョン膜を全面的或いは局部的に除去したり、または非常
に薄いパッシベーション膜を特別に形成したりする必要
もない。従って、パッケージ工程及び使用環境における
機械的又は化学的な影響に対する信頼性を低下させるこ
ともない。
また、ヒューズ部の溶断によるのではないため、溶断
の際に蒸発するシリコンの付着等が切断歩留りを低下さ
せ、冗長歩留りを低下させるということもない。
の際に蒸発するシリコンの付着等が切断歩留りを低下さ
せ、冗長歩留りを低下させるということもない。
従って、半導体装置の信頼性を向上させ、かつ冗長回
路による歩留り改善率を向上させることができる。
路による歩留り改善率を向上させることができる。
なお、上記第１の実施例においては、ｎ型不純物領域
４とMoSi層12とのコンタクト部を含むＡ領域にレーザビ
ームスポットを照射して加熱したが、ｎ型不純物領域６
とMoSi層12とのコンタクト部を含むＢ領域を加熱して、
ｎ型不純物領域６とMoSi層12とのコンタクト抵抗を増大
させてもよい。
４とMoSi層12とのコンタクト部を含むＡ領域にレーザビ
ームスポットを照射して加熱したが、ｎ型不純物領域６
とMoSi層12とのコンタクト部を含むＢ領域を加熱して、
ｎ型不純物領域６とMoSi層12とのコンタクト抵抗を増大
させてもよい。
また、冗長回路のヒューズ部としてのMoSi層12がコン
タクトしている不純物領域がｎ型不純物領域4,6の場合
について述べているが、いずれか一方又は両方がｐ型不
純物領域である場合にも適用することができる。
タクトしている不純物領域がｎ型不純物領域4,6の場合
について述べているが、いずれか一方又は両方がｐ型不
純物領域である場合にも適用することができる。
次に、本発明の第２の実施例による半導体装置を、第
２図を用いて説明する。
２図を用いて説明する。
半導体基板２上に、シリコン酸化膜16を介して、ｎ型
ポリシリコン層18が形成されている。そしてこのｎ型ポ
リシリコン層18上のシリコン酸化膜20に開口されたコン
タクトホールを介して、ｎ型ポリシリコン層18と接続す
るAl配線層10及びヒューズ部としてのMoSi層12が形成さ
れている。そして全面をパッシベーション膜14が覆って
いる。
ポリシリコン層18が形成されている。そしてこのｎ型ポ
リシリコン層18上のシリコン酸化膜20に開口されたコン
タクトホールを介して、ｎ型ポリシリコン層18と接続す
るAl配線層10及びヒューズ部としてのMoSi層12が形成さ
れている。そして全面をパッシベーション膜14が覆って
いる。
この場合においても、上記第１の実施例と同様にし
て、ｎ型ポリシリコン層18とMoSi層12とのコンタクト部
を含むＣ領域に、パッシベーション膜14上方からレーザ
ビームスポットを照射し局所的に加熱することにより、
ｎ型ポリシリコン層18とMoSi層12とのコンタクト抵抗を
増大させることができ、従って冗長回路の所定のヒュー
ズ部を高抵抗化することができる。
て、ｎ型ポリシリコン層18とMoSi層12とのコンタクト部
を含むＣ領域に、パッシベーション膜14上方からレーザ
ビームスポットを照射し局所的に加熱することにより、
ｎ型ポリシリコン層18とMoSi層12とのコンタクト抵抗を
増大させることができ、従って冗長回路の所定のヒュー
ズ部を高抵抗化することができる。
このようにして、第２の実施例においても、上記第１
の実施例と同様の効果を奏することができる。
の実施例と同様の効果を奏することができる。
次に、本発明の第３の実施例による半導体装置を、第
３図を用いて説明する。
３図を用いて説明する。
半導体基板２表面に、例えばｐ型不純物領域22及びｎ
型不純物領域24が形成されている。そしてこの半導体基
板２上にはシリコン酸化膜８が形成され、ｐ型不純物領
域22及びｎ型不純物領域24上の所定の位置に開口された
コンタクトホールを介して、ｐ型不純物領域22及びｎ型
不純物領域24と接続するAl配線層10が形成されている。
型不純物領域24が形成されている。そしてこの半導体基
板２上にはシリコン酸化膜８が形成され、ｐ型不純物領
域22及びｎ型不純物領域24上の所定の位置に開口された
コンタクトホールを介して、ｐ型不純物領域22及びｎ型
不純物領域24と接続するAl配線層10が形成されている。
そしてｐ型不純物領域22とｎ型不純物領域24とはポリ
シリコン層によって接続されているが、このポリシリコ
ン層はｐ型不純物領域22に接続するｐ型ポリシリコン層
26とｎ型不純物領域24に接続するｎ型ポリシリコン層28
とに分割され、その境界はpn接合されている。さらにこ
れらのｐ型ポリシリコン層26及びｎ型ポリシリコン層28
上に、低抵抗のシリサイド層例えばWSi（タングステン
シリサイド）層30が形成されている。すなわち、冗長回
路のヒューズ部は、ｐ型ポリシリコン層26及びｎ型ポリ
シリコン層28とWSi層30との２層構造を用いて形成さ
れ、それぞれｐ型不純物領域22及びｎ型不純物領域24と
接続されている。さらに全面をパッシベーション膜14が
覆っている。
シリコン層によって接続されているが、このポリシリコ
ン層はｐ型不純物領域22に接続するｐ型ポリシリコン層
26とｎ型不純物領域24に接続するｎ型ポリシリコン層28
とに分割され、その境界はpn接合されている。さらにこ
れらのｐ型ポリシリコン層26及びｎ型ポリシリコン層28
上に、低抵抗のシリサイド層例えばWSi（タングステン
シリサイド）層30が形成されている。すなわち、冗長回
路のヒューズ部は、ｐ型ポリシリコン層26及びｎ型ポリ
シリコン層28とWSi層30との２層構造を用いて形成さ
れ、それぞれｐ型不純物領域22及びｎ型不純物領域24と
接続されている。さらに全面をパッシベーション膜14が
覆っている。
次に、コンタクト部分を高抵抗化する方法について説
明する。
明する。
いま、ｐ型不純物領域22とｎ型不純物領域24とを接続
している冗長回路のヒューズ部を電気的に高抵抗化する
場合、上記第１の実施例と同様に、第３図に示す半導体
装置のＤ領域に、パッシベーション膜14上方からレーザ
ビームスポットを照射する。そしてこの照射によって、
Ｄ領域に含まれるｐ型ポリシリコン層26とWSi層30との
コンタクト部を温度900℃以上に加熱する。
している冗長回路のヒューズ部を電気的に高抵抗化する
場合、上記第１の実施例と同様に、第３図に示す半導体
装置のＤ領域に、パッシベーション膜14上方からレーザ
ビームスポットを照射する。そしてこの照射によって、
Ｄ領域に含まれるｐ型ポリシリコン層26とWSi層30との
コンタクト部を温度900℃以上に加熱する。
この局所的な加熱により、ｐ型ポリシリコン層26界面
の高濃度不純物がWSi層30へアウト・ディフュージョン
し、ｐ型ポリシリコン層26とWSi層30との界面における
抵抗即ちコンタクト抵抗が１桁以上増大する。従って、
ｎ型不純物領域24からｐ型不純物領域22へ流れる電流を
実質上遮断することができる。
の高濃度不純物がWSi層30へアウト・ディフュージョン
し、ｐ型ポリシリコン層26とWSi層30との界面における
抵抗即ちコンタクト抵抗が１桁以上増大する。従って、
ｎ型不純物領域24からｐ型不純物領域22へ流れる電流を
実質上遮断することができる。
このように第３の実施例においては、冗長回路のヒュ
ーズ部としてｐ型ポリシリコン層26及びｎ型ポリシリコ
ン層28とWSi層30との２層構造が用いられ、上方をパッ
シベーション膜14によって覆われたままの状態でWSi層3
0とｐ型ポリシリコン層26とのコンタクト部を局所的に
加熱することにより高抵抗化されるため、上記第１の実
施例と同様に、パッケージ工程及び使用環境における機
械的又は化学的な影響に対する信頼性を低下させること
もない。
ーズ部としてｐ型ポリシリコン層26及びｎ型ポリシリコ
ン層28とWSi層30との２層構造が用いられ、上方をパッ
シベーション膜14によって覆われたままの状態でWSi層3
0とｐ型ポリシリコン層26とのコンタクト部を局所的に
加熱することにより高抵抗化されるため、上記第１の実
施例と同様に、パッケージ工程及び使用環境における機
械的又は化学的な影響に対する信頼性を低下させること
もない。
なお、上記第３の実施例においては、ｐ型ポリシリコ
ン層26とWSi層30とのコンタクト部を含むＤ領域にレー
ザビームスポットを照射して加熱したが、ｎ型ポリシリ
コン層28とWSi層30とのコンタクト部を含むＥ領域を加
熱して、ｎ型ポリシリコン層28とWSi層30とのコンタク
ト抵抗を増大させてもよい。勿論、Ｄ及びＥの両領域に
レーザビームスポットを照射して加熱してもよい。
ン層26とWSi層30とのコンタクト部を含むＤ領域にレー
ザビームスポットを照射して加熱したが、ｎ型ポリシリ
コン層28とWSi層30とのコンタクト部を含むＥ領域を加
熱して、ｎ型ポリシリコン層28とWSi層30とのコンタク
ト抵抗を増大させてもよい。勿論、Ｄ及びＥの両領域に
レーザビームスポットを照射して加熱してもよい。
次に、本発明の第４の実施例による半導体装置を、第
４図を用いて説明する。
４図を用いて説明する。
この第４の実施例は、第３図に示す半導体装置とほぼ
同じ構造をしている。異なる点は、半導体基板２表面
に、例えばｐ型不純物領域32,34と同一の導電型不純物
領域が形成されていることである。そしてそれに対応し
て、ｐ型不純物領域32,34を接続するポリシリコン層は
ｐ型不純物領域32,34に接続するｐ型ポリシリコン層36,
38とその中間のｎ型ポリシリコン層40とに３分割され、
その境界はそれぞれpn接合されている。
同じ構造をしている。異なる点は、半導体基板２表面
に、例えばｐ型不純物領域32,34と同一の導電型不純物
領域が形成されていることである。そしてそれに対応し
て、ｐ型不純物領域32,34を接続するポリシリコン層は
ｐ型不純物領域32,34に接続するｐ型ポリシリコン層36,
38とその中間のｎ型ポリシリコン層40とに３分割され、
その境界はそれぞれpn接合されている。
本実施例においても、上記第３の実施例と同様にし
て、ｐ型ポリシリコン層36とWSi層30とのコンタクト部
を含むＦ領域又はｐ型ポリシリコン層38とWSi層30との
コンタクト部を含むＧ領域に、パッシベーション膜14上
方からレーザビームスポットを照射し局所的に加熱する
ことにより、ｐ型ポリシリコン層36とWSi層30とのコン
タクト抵抗又はｐ型ポリシリコン層36とWSi層30とのコ
ンタクト抵抗を増大させることができる。従って、ｐ型
不純物領域34からｐ型不純物領域32へ流れる電流又はｐ
型不純物領域32からｐ型不純物領域34へ流れる電流を実
質上遮断することができる。
て、ｐ型ポリシリコン層36とWSi層30とのコンタクト部
を含むＦ領域又はｐ型ポリシリコン層38とWSi層30との
コンタクト部を含むＧ領域に、パッシベーション膜14上
方からレーザビームスポットを照射し局所的に加熱する
ことにより、ｐ型ポリシリコン層36とWSi層30とのコン
タクト抵抗又はｐ型ポリシリコン層36とWSi層30とのコ
ンタクト抵抗を増大させることができる。従って、ｐ型
不純物領域34からｐ型不純物領域32へ流れる電流又はｐ
型不純物領域32からｐ型不純物領域34へ流れる電流を実
質上遮断することができる。
また、Ｆ及びＧの両領域にレーザビームスポットを照
射して加熱することにより、ｐ型ポリシリコン層36,38
とWSi層30とのコンタクト抵抗を共に増大させることが
でき、この場合には、ｐ型不純物領域32,34間の両方向
の電流を実質上遮断することができる。
射して加熱することにより、ｐ型ポリシリコン層36,38
とWSi層30とのコンタクト抵抗を共に増大させることが
でき、この場合には、ｐ型不純物領域32,34間の両方向
の電流を実質上遮断することができる。
このように第４の実施例においても、冗長回路の所定
のヒューズ部を高抵抗化することができ、上記第３の実
施例と同様の効果を奏することができる。
のヒューズ部を高抵抗化することができ、上記第３の実
施例と同様の効果を奏することができる。
なお、上記第１乃至第４の実施例においては、シリサ
イドとしてMoSi層又はWSi層を用いているが、これに限
定されず、例えばTaSi（タンタルシリサイド）等その他
のシリサイドを用いてもよい。
イドとしてMoSi層又はWSi層を用いているが、これに限
定されず、例えばTaSi（タンタルシリサイド）等その他
のシリサイドを用いてもよい。
次に、本発明を適用する冗長回路について、第５図を
用いて説明する。
用いて説明する。
第５図に、メモリ素子のＺデコーダ方式におけるECL
（Emitter Coupled Logic）回路を示す。
（Emitter Coupled Logic）回路を示す。
トランジスタT1,T2のコレクタは、それぞれ抵抗R1,R2
を介して、接地されたコレクタ電源VCCに接続されてい
る。またエミッタは、共に抵抗R3を介して、通常−5.2V
の負の電位を有するエミッタ電源VEEに接続されてい
る。そしてトランジスタT1のベースは、通常−1.3Vの基
準電源VREFに接続されている。また、トランジスタT2の
ベースはＺ点に接続され、このＺ点とコレクタ電源VCC
との間にはヒューズ用抵抗RFが設けられ、またＺ点とエ
ミッタ電源VEEとの間には抵抗RCが設けられている。従
ってＺ点の電位は、エミッタ電源VEEの電位−5.2Vを
RF：RCの比で分割した値となる。
を介して、接地されたコレクタ電源VCCに接続されてい
る。またエミッタは、共に抵抗R3を介して、通常−5.2V
の負の電位を有するエミッタ電源VEEに接続されてい
る。そしてトランジスタT1のベースは、通常−1.3Vの基
準電源VREFに接続されている。また、トランジスタT2の
ベースはＺ点に接続され、このＺ点とコレクタ電源VCC
との間にはヒューズ用抵抗RFが設けられ、またＺ点とエ
ミッタ電源VEEとの間には抵抗RCが設けられている。従
ってＺ点の電位は、エミッタ電源VEEの電位−5.2Vを
RF：RCの比で分割した値となる。
そしてさらに、負荷の駆動能力を向上させるためにエ
ミッタホロワ回路が付加されている。すなわち、トラン
ジスタT1,T2のコレクタ電位が、それぞれトランジスタT
3,T4のベースに接続されている。また、トランジスタT
3,T4のコレクタはそれぞれ接地されたコレクタ電源VCC
に接続され、またエミッタは、それぞれ抵抗R4,R5を介
して、エミッタ電源VEEに接続されている。そしてトラ
ンジスタT3,T4のエミッタ電位が、それぞれ出力ZOUT1,Z
OUT２に接続されている。
ミッタホロワ回路が付加されている。すなわち、トラン
ジスタT1,T2のコレクタ電位が、それぞれトランジスタT
3,T4のベースに接続されている。また、トランジスタT
3,T4のコレクタはそれぞれ接地されたコレクタ電源VCC
に接続され、またエミッタは、それぞれ抵抗R4,R5を介
して、エミッタ電源VEEに接続されている。そしてトラ
ンジスタT3,T4のエミッタ電位が、それぞれ出力ZOUT1,Z
OUT２に接続されている。
ヒューズ用抵抗RFは、通常の状態において抵抗RCに比
べ十分に小さい。従ってＺ点の電位はコレクタ電源VCC
の接地電位に近い値となり、出力ZOUT１はＨレベルに固
定され、ZOUT２はＬレベルに固定される。
べ十分に小さい。従ってＺ点の電位はコレクタ電源VCC
の接地電位に近い値となり、出力ZOUT１はＨレベルに固
定され、ZOUT２はＬレベルに固定される。
いま、メモリ配列中の行あるいは列またはメモリセル
に欠陥が存在し、欠陥部分に相当するアドレス信号が入
力された場合、代わりにスペアの行や列を選択させるよ
うにしなければならない。このような選択を行なう一種
のプログラミングの手段として、本発明を適用する。
に欠陥が存在し、欠陥部分に相当するアドレス信号が入
力された場合、代わりにスペアの行や列を選択させるよ
うにしなければならない。このような選択を行なう一種
のプログラミングの手段として、本発明を適用する。
すなわち、ヒューズ用抵抗RFを上記実施例に述べたよ
うなMoSi層やポリシリコン層とWSi層との２層構造を用
いて形成する。そして所定の領域に、レーザビームスポ
ットを照射して局所的な加熱を行なうことにより、ヒュ
ーズ用抵抗RFを高抵抗化する。
うなMoSi層やポリシリコン層とWSi層との２層構造を用
いて形成する。そして所定の領域に、レーザビームスポ
ットを照射して局所的な加熱を行なうことにより、ヒュ
ーズ用抵抗RFを高抵抗化する。
ヒューズ用抵抗RFが抵抗RCに比べて十分に大きくなれ
ば、Ｚ点の電位はエミッタ電源VEEの電位−5.2Vに近い
値となり、出力ZOUT１はＬレベルに固定され、ZOUT２は
Ｈレベルに固定される。
ば、Ｚ点の電位はエミッタ電源VEEの電位−5.2Vに近い
値となり、出力ZOUT１はＬレベルに固定され、ZOUT２は
Ｈレベルに固定される。
このようにヒューズ用抵抗RFを高抵抗化して出力ZOUT
1,ZOUT２をそれぞれＬレベル及びＨレベルに設定するこ
とにより、冗長回路を動作させることができる。こうし
て、欠陥があっても良品のメモリ素子として使用するこ
とができる。
1,ZOUT２をそれぞれＬレベル及びＨレベルに設定するこ
とにより、冗長回路を動作させることができる。こうし
て、欠陥があっても良品のメモリ素子として使用するこ
とができる。
なお、第５図に示す回路において、ヒューズ用抵抗RF
と抵抗RCとを入れ替えると、通常の状態と高抵抗化した
状態との出力ZOUT1,ZOUT２において設定されるＬレベル
及びＨレベルも入れ替わる。
と抵抗RCとを入れ替えると、通常の状態と高抵抗化した
状態との出力ZOUT1,ZOUT２において設定されるＬレベル
及びＨレベルも入れ替わる。
また、第５図の破線で囲んだ部分の回路構成は、第６
図に示される回路構成であってもよい。すなわち、ヒュ
ーズ用抵抗RFの代わりに、直列に接続された３個のダイ
オードD1,D2,D3とヒューズ用抵抗RF１とを並列に接続す
る。そしてまた、抵抗RCの代わりに、ベースが基準電源
VREFに接続され、ソースがＺ点に接続されたトランジス
タT5とこのトランジスタT5のエミッタに接続された抵抗
RC２とを用いる。
図に示される回路構成であってもよい。すなわち、ヒュ
ーズ用抵抗RFの代わりに、直列に接続された３個のダイ
オードD1,D2,D3とヒューズ用抵抗RF１とを並列に接続す
る。そしてまた、抵抗RCの代わりに、ベースが基準電源
VREFに接続され、ソースがＺ点に接続されたトランジス
タT5とこのトランジスタT5のエミッタに接続された抵抗
RC２とを用いる。
なお、第５図及び第６図においてはＺデコーダ方式の
場合について述べたが、これに限らず、いかなる方式の
冗長回路においても、本発明を適用することができる。
場合について述べたが、これに限らず、いかなる方式の
冗長回路においても、本発明を適用することができる。
［発明の効果］ 以上のように本発明によれば、パッシベーション膜上
から、不純物領域とシリサイド層とのコンタクト部を局
所的に加熱するだけでコンタクト部を高抵抗化すること
ができる。これにより、半導体装置の信頼性を向上させ
ると共に、冗長による歩留り改善率を向上させることが
できる。
から、不純物領域とシリサイド層とのコンタクト部を局
所的に加熱するだけでコンタクト部を高抵抗化すること
ができる。これにより、半導体装置の信頼性を向上させ
ると共に、冗長による歩留り改善率を向上させることが
できる。
第１図は本発明の第１の実施例による半導体装置を示す
断面図、 第２図は本発明の第２の実施例による半導体装置を示す
断面図、 第３図は本発明の第３の実施例による半導体装置を示す
断面図、 第４図は本発明の第４の実施例による半導体装置を示す
断面図、 第５図及び第６図はそれぞれ本発明を適用する冗長回路
を示す回路図である。 図において、 ２…半導体基板、4,6,24…ｎ型不純物領域、8,16,20…
シリコン酸化膜、10…Al配線層、12…MoSi層、14…パッ
シベーション膜、18,28,40…ｎ型ポリシリコン層、22,3
2,34…ｐ型不純物領域、26,36,38…ｐ型ポリシリコン
層、30…WSi層、T1,T2,T3,T4,T5…トランジスタ、R1,R
2,R3,R4,R5…抵抗、RC，RC１…抵抗、RF，RF１…ヒュー
ズ用抵抗、VCC…コレクタ電源、VEE…エミッタ電源、V
REF…基準電源、ZOUT1,ZOUT２…出力、D1,D2,D3…ダイ
オード。
断面図、 第２図は本発明の第２の実施例による半導体装置を示す
断面図、 第３図は本発明の第３の実施例による半導体装置を示す
断面図、 第４図は本発明の第４の実施例による半導体装置を示す
断面図、 第５図及び第６図はそれぞれ本発明を適用する冗長回路
を示す回路図である。 図において、 ２…半導体基板、4,6,24…ｎ型不純物領域、8,16,20…
シリコン酸化膜、10…Al配線層、12…MoSi層、14…パッ
シベーション膜、18,28,40…ｎ型ポリシリコン層、22,3
2,34…ｐ型不純物領域、26,36,38…ｐ型ポリシリコン
層、30…WSi層、T1,T2,T3,T4,T5…トランジスタ、R1,R
2,R3,R4,R5…抵抗、RC，RC１…抵抗、RF，RF１…ヒュー
ズ用抵抗、VCC…コレクタ電源、VEE…エミッタ電源、V
REF…基準電源、ZOUT1,ZOUT２…出力、D1,D2,D3…ダイ
オード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82
Claims (2)
- 【請求項１】不純物領域と、 前記不純物領域にコンタクトするシリサイド層と、 前記不純物領域及び前記シリサイド層上に形成されたパ
ッシベーション膜とを有し、 前記パッシベーション膜上から、前記不純物領域と前記
シリサイド層とのコンタクト部を局所的に加熱して前記
不純物領域中の不純物を前記シリサイド層中に拡散させ
ることにより前記コンタクト部を高抵抗化することを特
徴とする半導体装置。 - 【請求項２】ｐ型ポリシリコン層と、前記ｐ型ポリシリ
コン層にpn接合したｎ型ポリシリコン層とを有するポリ
シリコン配線層と、 前記ポリシリコン配線層上に形成され、前記ｐ型ポリシ
リコン層及び前記ｎ型ポリシリコン層とコンタクトする
シリサイド層と、 前記シリサイド層上に形成されたパッシベーション膜と
を有し、 前記パッシベーション膜上から、前記ｐ型ポリシリコン
層と前記シリサイド層とのコンタクト部、又は、前記ｎ
型ポリシリコン層と前記シリサイド層とのコンタクト部
を局所的に加熱して前記ｐ型ポリシリコン層又は前記ｎ
型ポリシリコン層中の不純物を前記シリサイド層中に拡
散させることよにより前記コンタクト部を高抵抗化する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180982A JP2883108B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180982A JP2883108B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344951A JPH0344951A (ja) | 1991-02-26 |
| JP2883108B2 true JP2883108B2 (ja) | 1999-04-19 |
Family
ID=16092678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180982A Expired - Fee Related JP2883108B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2883108B2 (ja) |
-
1989
- 1989-07-12 JP JP1180982A patent/JP2883108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344951A (ja) | 1991-02-26 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |