JPH01189933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01189933A JPH01189933A JP63015137A JP1513788A JPH01189933A JP H01189933 A JPH01189933 A JP H01189933A JP 63015137 A JP63015137 A JP 63015137A JP 1513788 A JP1513788 A JP 1513788A JP H01189933 A JPH01189933 A JP H01189933A
- Authority
- JP
- Japan
- Prior art keywords
- region
- scribe line
- line region
- electric potential
- positive hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 239000002184 metal Substances 0.000 abstract description 3
- 230000005855 radiation Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 7
- 238000007689 inspection Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Dicing (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は文字の読取装置に利用される半導体集積回路(
イメージセンサ)製造方法に関する。
イメージセンサ)製造方法に関する。
本発明は、フォトトランジスタ、アレイを含む半導体集
積回路の製造工程において、チップとチップの間のスク
ライプライン領域に1〜20μmの深さで基板と反対導
電型の不純物領域を設け、検査工程にて、スクライプラ
イン領域に照射された光により誘起される電子、正孔に
よる特性変動を防止するようにしたものである。
積回路の製造工程において、チップとチップの間のスク
ライプライン領域に1〜20μmの深さで基板と反対導
電型の不純物領域を設け、検査工程にて、スクライプラ
イン領域に照射された光により誘起される電子、正孔に
よる特性変動を防止するようにしたものである。
従来、第2図に示すように、スクライブライン令頁域4
にはCMOSトランジスタのソース、ドレインの各々の
不純物が導入された構造になっている。スクライプライ
ン領域は金属配線により電源電位と接続されてないのが
一般的である。
にはCMOSトランジスタのソース、ドレインの各々の
不純物が導入された構造になっている。スクライプライ
ン領域は金属配線により電源電位と接続されてないのが
一般的である。
従来の構造では、スクライブライン領域4に光が照射さ
れた場合、スクライプライン4直下のSi基板1に発生
した電子、正孔は拡散により移動し正孔がフォトトラン
ジスタのヘース領域に注入されると、フォトトランジス
タが容易にON状態になり、同一チップ上の他bitと
受光特性が変化するという欠点があった。
れた場合、スクライプライン4直下のSi基板1に発生
した電子、正孔は拡散により移動し正孔がフォトトラン
ジスタのヘース領域に注入されると、フォトトランジス
タが容易にON状態になり、同一チップ上の他bitと
受光特性が変化するという欠点があった。
そこで本発明は、従来のこのような欠点を解決するため
、光により誘起される電子、正孔の影響を受けにくい構
造を得ることを目的としている。
、光により誘起される電子、正孔の影響を受けにくい構
造を得ることを目的としている。
上記問題点を解決するために、スクライブライン領域に
、1〜20μmの深さで、基板1と反対導電型の不純物
領域を設け、該領域10を金属配線により電位制御用の
電極端子を設ける。
、1〜20μmの深さで、基板1と反対導電型の不純物
領域を設け、該領域10を金属配線により電位制御用の
電極端子を設ける。
上記のような構造で製造されたSiウェハを検査工程で
受光特性を検査する時、照射された光により誘起された
正孔は、スクライブライン領域の不純物層10の電位を
Vss電位とすることにより、電源に吸収することが可
能となり、フォトトランジスタのベース領域7に達せず
、その結果受光特性の変動もない。
受光特性を検査する時、照射された光により誘起された
正孔は、スクライブライン領域の不純物層10の電位を
Vss電位とすることにより、電源に吸収することが可
能となり、フォトトランジスタのベース領域7に達せず
、その結果受光特性の変動もない。
以下に本発明を図面に基づいて説明する。第1図tal
において、半導体基板1に反対導電型の不純物を1〜2
0μmの深さに拡散する。拡散を行う領域はNMO3)
ランジスタを形成する領域とスクライブライン領域であ
る。第1図(blにおいて、選択酸化膜12を形成後、
フォトトランジスタのペース領域7の拡散を行う。第1
図telにおいて、公知の方法でPo1yS+のゲート
電極形成後、PMO3トランジスタのソース、ドレイン
領域2の拡散を行う。この時、同時に領域10にも同じ
拡散を行う。
において、半導体基板1に反対導電型の不純物を1〜2
0μmの深さに拡散する。拡散を行う領域はNMO3)
ランジスタを形成する領域とスクライブライン領域であ
る。第1図(blにおいて、選択酸化膜12を形成後、
フォトトランジスタのペース領域7の拡散を行う。第1
図telにおいて、公知の方法でPo1yS+のゲート
電極形成後、PMO3トランジスタのソース、ドレイン
領域2の拡散を行う。この時、同時に領域10にも同じ
拡散を行う。
第1図td+において、NMOSトランジスタのソース
・ドレイン拡散を行う。同時にフォトトランジスタのエ
ミッタ拡散を行う。第1図[elにおいて、公知の方法
により絶縁膜3を形成し、コンタクトホール形成後、公
知の技術によりへβ配線を形成する。
・ドレイン拡散を行う。同時にフォトトランジスタのエ
ミッタ拡散を行う。第1図[elにおいて、公知の方法
により絶縁膜3を形成し、コンタクトホール形成後、公
知の技術によりへβ配線を形成する。
本発明は、以上説明したようにフォトトランジスタを含
む集積回路において、受光特性を安定した条件で検査可
能とする効果がある。
む集積回路において、受光特性を安定した条件で検査可
能とする効果がある。
第1図は(δ)〜te+は本発明の実施例を示す製造工
程順の断面図であり、第2図は従来構造の断面図である
。 1・・・・・半導体基板 2.3・・・ソース・ドレイン 4・・・・・スクライプライン領域 5.6・・・チップエツジ 7・・・・・ベース領域 8・ ・ ・ ・ ・エミッタ 9・・・・・MO3Trゲート電極 10・・・・・スクライブライン領域拡散層11・・・
・・拡散層 12・・・・・酸化膜 13・・・・・絶縁膜 14・・・・・Aβ 以上 出願人 セイコー電子工業株式会社
程順の断面図であり、第2図は従来構造の断面図である
。 1・・・・・半導体基板 2.3・・・ソース・ドレイン 4・・・・・スクライプライン領域 5.6・・・チップエツジ 7・・・・・ベース領域 8・ ・ ・ ・ ・エミッタ 9・・・・・MO3Trゲート電極 10・・・・・スクライブライン領域拡散層11・・・
・・拡散層 12・・・・・酸化膜 13・・・・・絶縁膜 14・・・・・Aβ 以上 出願人 セイコー電子工業株式会社
Claims (1)
- シリコンウェハ上に多数の集積回路を同時に製造する
工程において、各集積回路間の領域に1〜20μmの深
さでシリコン基板と反対導電形の不純物領域を形成する
工程と不純物領域の電位を制御する電極を各集積回路内
に設けることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63015137A JPH01189933A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63015137A JPH01189933A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01189933A true JPH01189933A (ja) | 1989-07-31 |
Family
ID=11880432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63015137A Pending JPH01189933A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01189933A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04196146A (ja) * | 1990-11-26 | 1992-07-15 | Seiko Instr Inc | リニアイメージセンサーの検査方法 |
EP0689086B1 (en) * | 1994-06-20 | 2001-08-22 | Canon Kabushiki Kaisha | Display unit |
EP1208859A1 (en) | 2000-11-16 | 2002-05-29 | JMS Co., Ltd. | Safety syringe |
JP4527311B2 (ja) * | 2001-04-23 | 2010-08-18 | セイコーインスツル株式会社 | 光センサ及びその検査方法 |
JPWO2016114377A1 (ja) * | 2015-01-16 | 2017-04-27 | 雫石 誠 | 半導体素子とその製造方法 |
-
1988
- 1988-01-26 JP JP63015137A patent/JPH01189933A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04196146A (ja) * | 1990-11-26 | 1992-07-15 | Seiko Instr Inc | リニアイメージセンサーの検査方法 |
EP0689086B1 (en) * | 1994-06-20 | 2001-08-22 | Canon Kabushiki Kaisha | Display unit |
EP1208859A1 (en) | 2000-11-16 | 2002-05-29 | JMS Co., Ltd. | Safety syringe |
JP4527311B2 (ja) * | 2001-04-23 | 2010-08-18 | セイコーインスツル株式会社 | 光センサ及びその検査方法 |
JPWO2016114377A1 (ja) * | 2015-01-16 | 2017-04-27 | 雫石 誠 | 半導体素子とその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3414782A (en) | Semiconductor structure particularly for performing unipolar transistor functions in integrated circuits | |
KR900003029B1 (ko) | 칩을 갖는 집적회로 장치 | |
JPS63301545A (ja) | 半導体集積回路装置の製造方法 | |
JPH01189933A (ja) | 半導体装置の製造方法 | |
US5198880A (en) | Semiconductor integrated circuit and method of making the same | |
US3412295A (en) | Monolithic structure with three-region complementary transistors | |
US5260228A (en) | Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors | |
JPH06151780A (ja) | 半導体装置 | |
US4014718A (en) | Method of making integrated circuits free from the formation of a parasitic PNPN thyristor | |
JPS601861A (ja) | 半導体集積回路装置 | |
KR100268634B1 (ko) | 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 | |
JPH0438140B2 (ja) | ||
KR940005897B1 (ko) | 반도체 기억 장치 | |
US3590342A (en) | Mos integrated circuit with regions of ground potential interconnected through the semiconductor substrate | |
JPH02209735A (ja) | 半導体装置 | |
JPS6230363A (ja) | 半導体装置 | |
JPS6120147B2 (ja) | ||
JPH0653423A (ja) | 半導体装置およびその製造方法 | |
EP0404180A2 (en) | Semiconductor integrated circuit and method of making the same | |
JPS61220454A (ja) | 半導体集積回路装置の製造方法 | |
JP2883108B2 (ja) | 半導体装置 | |
JPH0212965A (ja) | 半導体装置 | |
JPH0563149A (ja) | 半導体装置 | |
JPS6356956A (ja) | 半導体装置の製造方法 | |
JPS6062151A (ja) | Mos型半導体集積回路装置とその製造方法 |