KR100268634B1 - 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 - Google Patents
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Abstract
소프트에러가 발생하기 어려운 SOI(Silicon On Insulator)구조의 반도체장치에 관한 것으로서, 미세화 및 고속동작화를 실현하기 위해서, 전기적 절연성 기판; 절연성 기판상에 형성되고 주표면을 갖는 반도체층으로서, 적어도 2개의 동질의 PN접합부를 형성하기 위해 서로 접합되도록 규정된 여러개의 반도체영역을 그의 내부에 갖고, 접합부가 절연성 기판에 대해 수직인 제1 방향으로 연장해서 반도체층의 주표면에서 끝나고, 여러개의 반도체영역이 주표면을 구성하고, 여러개의 반도체영역의 각각이 절연성 기판과 평행한 제2 방향에 폭을 갖고, 제1 반도체영역이 반도체층의 주표면에 확장영역을 갖고, 제1 반도체영역의 주표면 확장영역의 폭이 제1 반도체영역의 확장영역 하측의 폭보다 크고, 제2 반도체영역이 제1 반도체영역에 접합되고 반도체층의 한쪽 끝부를 구성하는 끝면을 갖는 반도체층; 그들 사이의 전기적 접속을 위해 반도체층의 주표면에서 제1 반도체영역과 접촉하는 제1 리이드도체로서, 적어도 제1 도체층 및 제2 도체층을 구비하고, 제1 도체층이 제1 반도체영역의 확장영역과 물리적, 전기적으로 접촉하면서 확장영역에서 수직으로 연장되어 있고, 제1 도체층과 제1 반도체영역의 확장영역과의 접촉부면적이 반도체층의 주표면 확장영역의 면적보다 작고, 제2 도체층이 제1 반도체영역 이외의 반도체영역 중의 적어도 1개를 규정하는 반도체층의 일부 상으로 연장하는 제1 리이드도체; 한쪽 끝부에서 제2 반도체영역과 접촉하는 제2 리이드도체 및; 제2 반도체영역 상에 마련되고 그의 끝부가 제2 반도체영역의 끝면과 정합되는 부분을 갖고, 제1 리이드도체와 제2 리이드도체를 분리하는 절연막을 포함하는 구성으로 하였다.
이것에 의해, 트랜지스터의 전극의 패턴치수의 제한에 제약을 받는 일없이 트랜지스터의 활성영역을 미세화할 수 있으므로 고속이고 소프트에러가 발생하기 어려운 트랜지스터를 형성할 수 있고, 또 저농도 컬렉터영역의 패턴을 크게 설정하는 것에 의해서 고내압의 트랜지스터를 용이하게 구성할 수 있다는 효과가 있다.
Description
본 발명은 소프트에러가 발생하기 어려운 SOI(Silicon On Insulator)구조의 반도체장치에 관한 것이다.
종래 반도체장치의 1예로서는 일본국 특허공개공보 평성2-90535호(1990년 3월 30일 공개)에 기재된 것이 있다. 그 공보에 개시되어 있는 바이폴라 트랜지스터는 SOI구조의 횡형(lateral) 바이폴라트랜지스터로서, 도 1에 도시된 바와 같은 단면구조를 갖는다. 즉, 절연성 기판(100)상에 n형 이미터영역(311), p형 베이스영역(312), n형 컬렉터영역(313) 및 고농도 n형 컬렉터 리이드영역(314)를 마련해서 기생용량을 저감하고 고속화를 도모하고 있다. 이 트랜지스터 구조에서는 영역(311), (312), (313) 및 (314)를 구비하는 섬을 형성하고, 이들 섬을 절연성 기판상에 서로 이간(분리)시켜 배치하여 소자간 분리를 용이하게 실현할 수 있다.
그러나, 도 1에 도시된 장치에서는 이미터전극(301), 베이스전극(302) 및 컬렉터전극(303)을 각각 n형 이미터영역(311), p형 베이스영역(312) 및 고농도 n형 컬렉터 리이드영역(314) 상에 마련된 실리콘산화막(150)의 개구부를 피복하도록 형성한다. 따라서, 각 영역과 개구부의 마스크맞춤여유 및 개구부와 전극의 마스크맞춤여유가 필요하고 또 전극가공치수(선폭 및 간격)에 의한 영향도 받게 된다. 그 결과, 상기 전극패턴((301), (302), (303)) 등의 미세패터닝을 실행할 수 없었다. 따라서, 트랜지스터의 미세화(소형화)가 곤란하였다. 또한, 마찬가지 이유에 의해 n형 이미터영역(311), n형 컬렉터영역(313) 및 고농도 n형 컬렉터 리이드영역(314)의 폭을 축소하는 것이 곤란하고 고속동작화도 곤란하였다.
본 발명의 목적은 미세구조로 형성할 수 있고 고속동작이 가능한 반도체 장치를 제공하는 것이다.
제1도는 종래의 반도체장치의 1예를 도시한 단면도.
제2a도는 본 발명의 실시예1에 의한 반도체장치의 단면도로서, 제2b도에 있어서의 선ⅡA-ⅡA에 의한 단면을 도시한 도면.
제2b도는 제2a도에 도시된 장치의 평면도.
제3도 내지 제5도는 실시예1에 의한 반도체장치의 제조공정의 각 제조단계 에서의 장치의 단면도.
제6도는 본 발명의 실시예2에 의한 반도체장치의 단면도.
제7도는 본 발명의 실시예3에 의한 반도체장치의 단면도.
제8도는 본 발명의 실시예4에 의한 반도체장치의 단면도.
제9도는 본 발명의 실시예5에 의한 반도체장치의 단면도.
제10도는 본 발명의 실시예6에 의한 반도체장치의 단면도.
제11도는 본 발명의 실시예7에 의한 반도체장치의 평면도.
제12도는 본 발명의 실시예8에 의한 반도체장치의 평면도.
제13a도는 본 발명의 실시예9에 의한 반도체장치의 단면도로서, 제13b도에 있어서의 선XⅢA-XⅢA에 따른 단면을 도시한 도면.
제13b도는 제13a도에 도시된 장치의 평면도.
제14도는 본 발명의 실시예10을 설명하는 계산기의 블럭도.
본 발명의 하나의 특징에 따른 반도체장치는 전기적 절연성 기판 및 이 절연성 기판상에 형성되고 또한 여러개의 반도체기판이 서로 적합되도록 규정되어 적어도 2개의 동질의 PN접합을 형성하는 반도체층을 갖고, 상기 접합부는 절연성 기판에 대해 거의 수직인 방향으로 연장해서 반도체층의 주표면에서 끝나고, 상기 여러개의 반도체영역은 반도체층의 주표면을 구성하고, 리이드도체는 그들 사이의 전기적 접속을 위해서 상기 반도체층의 주표면의 반도체영역 중의 하나와 접촉하고 있고 또한 상기 반도체영역 이외의 반도체영역 중의 적어도 하나를 규정하는 반도체층 부분 상으로 연장하도록 마련되어 있다.
상기 본 발명의 하나의 특징에 따르면, 1개의 반도체영역에 접속된 리이드도체는 주로 다른 반도체영역의 일부상으로 연장해서 형성된다. 따라서, 그 리이드도체의 치수는 상기 다른 반도체영역의 치수 및 형상에 제한받지 않고 자유로운 치수를 갖는 리이드도체로서 마련할 수 있다. 그 결과, 반도체장치를 미세구조로 형성할 수 있다. 또한, 각 반도체영역의 폭을 작게 설정할 수 있으므로, 반도체장치의 고속동작화가 가능하다. 또한, 이들 반도체영역의 폭을 크게 설정하면, 트랜지스터의 고내압화가 가능하다. 또한, 이들 폭을 자유롭게 설정할 수 있으므로, 집적회로 중에서의 필요에 따른 특성이 다른 각종 트랜지스터를 용이하게 동일칩 상에 혼재해서 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예1에 의한 반도체장치의 단면도 및 평면도이다. 본 실시예에서는 바이폴라 트랜지스터의 1예를 설명한다. 절연막(100) 상에 단결정 반도체영역(310), (220), (10), (50)을 규정하는 단결정 반도체 층이 형성되어 있다. 또, 반도체영역(220)에 있어서 반도체층의 표면부 확장영역 즉 사전에 불순물이 첨가된 다결정 반도체층(202)로부터의 확산에 의해 형성된 고불순물 농도의 p형 영역(210)이 마련되어 있다. 고불순물 농도의 p형 영역(210)을 거쳐서 다결정 반도체층(202), (200), (201)에 의해 p형 단결정 반도체영역(220)의 리이드전극을 형성하고 있다. 또한, 고불순물 농도의 n형 단결정 반도체영역(50)은 n형 단결정 반도체영역(10)에 접하는 영역(50)의 일부가 고불순물 농도의 컬렉터영역으로서 기능(동작)한다. 도 2a에 있어서 다결정 반도체층(201)의 하측에 있는 고불순물 농도의 n형 단결정 반도체영역(50)의 일부와 그것보다 좌측에 위치한 반도체영역(50)의 다른 부분은 컬렉터영역용 리이드영역(리이드도체)을 형성한다. 또한, 고불순물 농도의 n형 단결정 반도체영역(310)의 측면에는 다결정 반도체층(300)이 접속되고, 이것은 영역(310)의 리이드영역(리이드도체)을 형성한다.
본 실시예에서는 다결정 반도체층(202), (200), (201)의 주요부분은 단결정 반도체영역(10) 및 (50) 상으로 연장해서 마련되어 있다. 따라서, 단결정 반도체영역(220)의 폭을 작게 형성해도 영역(220)의 전극인출 상의 제약으로는 되지 않는다. 또한, 상술한 바와 같이 다결정 반도체층(300)이 고불순물 농도의 n형 단결정 반도체영역(310)의 측면에 접속되어 있으므로, 단결정 반도체영역(310)의 폭을 작게 형성해도 영역(310)의 전극인출 상의 제약으로는 되지 않는다.
따라서, 트랜지스터의 활성영역으로 되는 단결정 반도체영역(310), (220), (210), (10) 이외의 영역은 모두 배선영역으로서 기능하므로, 실효적인 트랜지스터 면적을 미세구조로 형성할 수 있다는 효과가 있다. 1예로서 최소로 필요한 이미터영역(310)의 폭, 진성 베이스영역(220)의 폭, 저불순물 농도의 컬렉터영역(10)의 폭 및 최저한 필요한 고불순물 농도의 컬렉터영역(50)의 폭이 각각 0. 05㎛, 0. 05㎛, 0.1㎛, 0. 1㎛라고 하면, 실효적인 트랜지스터 면적의 폭은 0. 3㎛로 미세화할 수 있다. 이 때, 트랜지스터의 깊이방향의 길이를 약3㎛로 하면, 실효적인 트랜지스터 면적은 약1㎛2로 미세화할 수 있다.
또한, 본 발명의 하나의 특징에서는 후술하는 바와 같이 저불순물 농도의 컬렉터영역(10)의 폭을 평면패턴치수에 따라서 개개의 트랜지스터마다 자유롭게 설정할 수 있다. 이것에 의해, 영역(10)의 폭을 크게 하면, 고내압 트랜지스터를 용이하게 형성할 수 있다는 효과가 있다. 따라서, 집적회로 중에서의 필요에 따라서 고속이고 또한 내압이 낮은 트랜지스터나 중속(中速)이고 또한 내압이 높은 트랜지스터 등 특수한 공정을 사용하지 않으면 종래에는 적용할 수 없었던 각종 트랜지스터를 일체로(공존해서) 형성할 수 있다. 또한, 트랜지스터의 활성영역이 미세화된 것에 의해서선 등의 방사선이 조사되었을 때에 수집되는 잡음전하량이 적어져 소프트에러가 발생하기 어려운 바이폴라 트랜지스터를 실현할 수 있다.
도 3 내지 도 5는 도 2a 및 도 2b에 도시된 실시예1의 제조공정을 도시한 단면도이다. 이하, 제조공정을 도면번호에 따라서 설명한다.
도 3: 그의 표면에 실리콘산화막(100)이 형성된 n형 실리콘(Si)기판(10S)를 실리콘산화막(100)이 Si지지기판(1)의 표면과 접촉하도록 소위 직접 접합에 의해 Si지지기판(1)에 접합한다. 그 후, n형 Si기판(10S)를 예를 들면 3㎛두께로 되도록 박층화(연마)한다. 다음에, 기판(10S)에 열산화를 실시하여 기판(10S)의 전면에 실리콘산화막(101)을 형성하고, 컬렉터 리이드영역으로서 기능하게 되며 또한 기판(10S)의 적어도 일부 상에 존재하는 실리콘산화막(101)을 제거한다. 그 후, 기판(10S)를 다시 열산화하여 산화막(101)보다 얇은 실리콘산화막(102)를 형성한다. 그 후, 실리콘산화막(101) 및 (102) 상에 다결정 실리콘층(200)을 퇴적시키고, 이 층(200)에 p형 불순물을 첨가(예를 들면 붕소이온을 주입)한 후, 층(200) 상에 실리콘산화막(110)을 퇴적시킨다. 그 후, 층(110) 및 (200)에 패터닝을 실시하여, 기판(10S)의 컬렉터 리이드영역으로서 기능하게 되는 부분과 컬렉터 영역으로서 기능하게 되는 부분의 적어도 일부 상에 존재하는 부분을 제거한다. 즉, 산화막(102) 및 (101)의 각각의 일부와 그들간의 단차부는 막(101) 및 (200)에 의해 피복된다. 그 후, 포토레지스트와 2층막(110) 및 (200)을 마스크로서 사용하여 n형 불순물을 첨가(예를 들면 인(P)이온 또는 비소(As)이온을 주입)해서, 컬렉터 리이드영역으로서 기능하는 고농도의 n형 영역(50)을 형성한다.
도 4: 포토레지스트와 2층막(110) 및 (200)을 마스크로서 사용하여 2층막(110) 및 (200) 하부 이외의 실리콘산화막(101)을 제거한다. 상기에서 얻어진 기판(10S)의 노출면부를 포함하는 구조의 전면에 다결정 실리콘층을 퇴적시키고, 이 다결정 실리콘층에 p형 불순물을 첨가(예를 들면 붕소이온을 주입)한다. 그 후, 포토리도그래피 공정 및 이방성에칭에 의해 패터닝을 실시하여 도면에 도시된 바와 같은 p형 다결정 실리콘층(201) 및 (202)를 형성한다. 여기서, p형 다결정 실리콘층(202)는 그의 측면에서 p형 다결정 실리콘층(200)에 전기적으로 접속되고, 또 그의 하부에서 n형 단결정 실리콘기판(10S)에 전기적으로 접속되어 있다. 다결정 실리콘층(202)와 n형 단결정 실리콘기판(10S)사이의 접속영역의 폭(도면에서 횡방향 거리)은 퇴적된 다결정 실리콘층(202)의 막두께d1에 의해 결정(조절)된다. 다결정 실리콘층(201)은 마찬가지로 다결정 실리콘층(200)에 전기적으로 접속되어 있다.
도 5: 다결정 실리콘층(201) 및 (202)를 피복하도록 열산화에 의해 실리콘 산화막(112)및 (111)을 형성한다. 이 때, 다결정 실리콘층(202)는 열산화에 의해 두께가 다소 박막화된다. 또한, 막(112) 및 (111)과 동시에 상기 열산화공정에서 형성된 n형 단결정 실리콘기판(10S) 상의 얇은 실리콘산화막을 선택적으로 제거한 후, 실리콘산화막을 마스크로서 사용하여 n형 단결정 실리콘기판(10S)의 불필요한 부분을 에칭 제거한다. 이것에 의해, 베이스영역용 리이드전극인 다결정 실리콘층(202)와 n형 단결정 실리콘기판(10S)의 노출된 끝면(端面) 사이의 거리(도면에서 횡방향 거리)는 실리콘산화막(111)의 막두께d2에 의해 결정된다. 그 후, 노출된 n형 단결정 실리콘기판(10S)의 끝면으로부터 예를 들면 붕소를 확산시켜 진성 베이스영역(220)을 형성한다.
그 결과, 저농도의 컬렉터영역으로서 기능하는 n형 단결정 실리콘층(10)의 폭은 도 3에 도시된 바와 같은 패터닝에 의해 형성된 2층(110) 및 (200)의 폭(도면에서 횡방향 거리)과 다결정 실리콘층(202)의 막두께d1및 실리콘산화막(111)의 막두께d2의 합에서 고농도의 n형 영역(50)의 횡방향 확산길이, p형 진성 베이스영역(220)을 형성하는 횡방향 확산갈이 및 열산화에 의한 다결정 실리콘층(202)의 막두께의 감소부분의 합을 빼는 것에 의해서 얻어진다. 따라서, 2층(110) 및 (200)의 패터닝에 의한 폭이 결정되면, 저농도의 컬렉터영역으로서 기능하는 n형 단결정 실리콘층(10)의 다른 폭은 제어가능한 공정조건에 따라서 결정되므로 자유롭게 변형가능하다. p형 외부 베이스영역(210)은 예를 들면 n형 불순물(예를 들면 붕소)이 사전에 첨가된 다결정 실리콘층(202)로부터 900℃에서 10분간의 확산에 의해 형성되고, p형 진성 베이스영역(220)은 이 p형 외부 베이스영역(210)을 거쳐서 다결정 실리콘층(202), (200), (201)에서 인출(리이드)된다. 영역(210)은 예를 들면 1×1019cm-3의 불순물농도와 30Ω/□의 시이트저항을 갖는다.
그 후, 상기에서 얻어진 구조의 전면에 다결정 실리콘층을 퇴적시키고, n형 불순물을 첨가(예를 들면 인이온을 주입)하며, 패터닝을 실시하여 이미터영역의 리이드전극으로서 기능하는 다결정 실리콘층(300)(도 2a)을 형성한다. 예를 들면 층(300)에 첨가된 n형 불순물(예를 들면 비소)을 1000℃에서 30초간 기판(10S)로 확산시키는 것에 의해 고농도의 n형 이미터영역(310)을 형성한 후, 다결정 실리콘층(300)에 패터닝을 실시하는 것에 의해서 도 2a에 도시된 바와 같은 트랜지스터를 형성할 수 있다. 영역(310)은 예를 들면 5×1020cm-3의 불순물농도와 30Ω/□의 시이트저항을 갖는다.
이상, 실시예1에 의한 반도체장치 및 그 제조방법에 대해 설명하였다. 그러한 제조공정에 따르면 1회만의 포토리도그래피 공정에 의해 트랜지스터의 활성영역 전체를 자기정합적으로 형성할 수 있고, 또 배선 도체층도 자기정합적으로 트랜지스터의 활성영역과 접속할 수 있어 미세구조의 트랜지스터를 형성할 수 있다.
도 6은 본 발명의 실시예2에 의한 반도체장치의 단면도이다. 고불순물 농도의 n형 영역(50), p형 다결정 실리콘층(200) 및 (201), n형 다결정 실리콘층(300)의 각각의 표면에 금속화합물(WSi2, TiSi2등)(55), (205), (206), (305)를 마련한다. 이러한 구조로 하는 것에 의해서, 각 전극의 리이드저항을 저감할 수 있고 리이드를 원하는 대로 연장시킬 수 있으며 또 직렬저항에 기인하는 시정수를 짧게 할 수가 있다. 그 결과, 소자레이아웃의 자유도가 향상되어 고속동작화를 실현할 수 있다. 또한, 본 실시예에 의하면 본 도면에 도시된 바와 같이 컬렉터, 베이스 및 이미터용의 각 리이드 도체층을 적층화할 수 있고, 도체 설치의 자유도도 높고 효율좋게 배선 도체층을 마련할 수 있게 된다. 또한, 본 실시예에서는 고불순물 농도의 n형 영역(50), p형 다결정 실리콘층(200), (201) 및 n형 다결정 실리콘층(300)의 표면에만 금속화합물이 마련되지만, 그들 모든 영역 및 층을 모두 금속화합물 또는 금속으로 치환해도 좋다.
도 7은 본 발명의 실시예3에 의한 반도체장치의 단면도이다.
트랜지스터A의 이미터 리이드도체를 형성하는 n형 다결정 실리콘층(300) 및 금속화합물층(305)와 동일한 절연성 기판상에 있는 인접한 트랜지스터B의 컬렉터 리이드도체를 형성하는 고불순물 농도의 n형 영역(50) 및 금속화합물층(55)를 접속하는 것에 의해서, 트랜지스터A의 이미터와 트랜지스터B의 컬렉터를 서로 직접 접속하고 있다. 이러한 구조를 취하는 것에 의해서, 종래의 장치에서는 필요하였던 콘택트홀과 알루미늄전극 배선층을 삭제할 수 있어 고집적화를 도모할 수 있다.
도 8은 본 발명의 실시예4에 의한 반도체장치의 단면도이다. 트랜지스터A의 컬렉터 리이드도체를 형성하는 고불순물 농도의 n형 영역(50) 및 금속화합물(55)와 동일한 절연성 기판상에 있는 인접한 트랜지스터B의 베이스 리이드도체를 형성하는 p형 다결정 실리콘층(201) 및 금속화합물층(206)을 접속하는 것에 의해서, 트랜지스터A의 컬렉터와 트랜지스터B의 베이스를 서로 직접 접속하고 있다. 이러한 구조를 취하는 것에 의해, 상기 실시예3과 마찬가지로 종래 장치에서는 필요하였던 콘택트홀과 알루미늄전극 배선층을 삭제할 수 있어 고집적화를 도모할 수 있다. 또한, (11)은 절연층(실리콘산화층)을 나타낸다.
도 9는 본 발명의 실시예5에 의한 반도체장치의 단면도이다. 트랜지스터A의 이미터 리이드도체를 형성하는 n형 다결정 실리콘층(300) 및 금속화합물(305)와 동일한 절연성 기판상에 있는 인접한 트랜지스터B의 베이스 리이드도체를 형성하는 p형 다결정 실리콘층(201) 및 금속화합물(206)을 접속하는 것에 의해서, 트랜지스터A의 이미터와 트랜지스터B의 베이스를 서로 직접 접속하고 있다. 이러한 구조를 취하는 것에 의해서, 상기 실시예3 및 실실예4와 마찬가지로 종래 장치에서는 필요하였던 콘택트홀과 알루미늄전극 배선 도체층을 삭제할 수 있어 고집적화를 도모할 수 있다.
또한, 이 실시예에서는 트랜지스터A의 컬렉터 리이드도체인 금속화합물층(55)를 도중에서 분할 또는 절단해서, 그의 표면에 금속화합물층(55)가 없는 고불순물 농도의 n형 영역(50)을 트랜지스터A의 컬렉터에 접속한 저항영역으로서 형성하고 있다. 이러한 구조에 의해서, 독립된 저항영역을 마련할 필요가 없고 또 접속을 위한 콘택트홀 및 알루미늄전극 배선 도체층을 불필요하게 할 수 있으므로 고집적화를 도모할 수 있다. 또한, 여기에서는 컬렉터영역에 대한 저항의 직접 접속만을 설명했지만, 베이스영역 및 이미터영역에 대해서도 마찬가지 방법에 의해 저항의 직접 접속이 가능하여 고집적화를 도모할 수 있다.
도 10은 본 발명의 실시예6에 의한 반도체장치의 단면도이다. 본 실시예에서는 컬렉터영역의 고불순물 농도의 n형 단결정 반도체층(50)을 금속(예를 들면 텅스텐) 또는 금속화합물(예를 들면 텅스텐실리사이드)(410)에 의해 트랜지스터 영역의 하부로부터 인출(리이드)하고 있다. 이러한 구조에서는 평면적으로 보아 컬렉터 리이드도체 영역이 트랜지스터영역과 중복되기 때문에 장치를 미세화할 수 있다. 또한, 지지기판측에 컬렉터 리이드도체 영역을 마련하는 것에 의해서 실리콘산화막(401)을 두껍게 하여, 컬렉터 리이드도체부의 기생용량을 저감할 수 있고 장치의 동작속도를 고속화할 수가 있다. 또한, 이 경우의 적층(lamination)은 직접 접합에 의해 다결정 실리콘층(450)과 실리콘산화막(100) 사이에서 이루어지고, 표면에 실리콘산화막(100)이 마련된 지지기판(1)에 미리 실리콘산화막(401),(402), 금속 또는 금속화합물(410) 및 표면을 평탄화한 다결정 실리콘층(450)을 형성한 웨이퍼를 접합하는(붙이는) 것에 의해서 장치를 형성할 수 있다.
도 11은 본 발명의 실시예7에 의한 반도체장치의 평면도이다. 본 실시예에서는 트랜지스터를 평면적으로 보하 원형으로 형성하고, 그러한 평면구조를 취하는 것에 의해 환형의 베이스영역(220)은 환형의 이미터영역의 외측과 인접하게 된다. 따라서, 이미터영역(310)에서 베이스영역(220)으로 주입된 전자밀도가 급속하게 저하하는 것에 의해서 동작속도가 가속되고, 베이스영역에서의 주행시간이 단축되어 트랜지스터의 동작속도를 고속화할 수가 있다. 또한, 트랜지스터의 컬렉터전극의 축적용량을 동일하게 한 경우, 트랜지스터를 원형으로 형성하는 것에 의해서 직선적으로 조사되는 방사선의 궤적의 길이를 단축할 수 있다. 따라서, 그곳에서 발생된 전하량이 저감되어 소프트에러의 발생을 억제할 수 있다. 이 장치의 단면구조는 예를 들면 도 2a에 도시된 바와 같은 것이라도 좋다.
도 12는 본 발명의 실시예8에 의한 반도체장치의 평면도이다. 본 실시예에서는 각각 1/4원호형상을 갖는 트랜지스터(1001), (1002), (1003), (1004)를 평면적으로 보아 동심원형상으로 배치하고, 그의 중앙에는 트랜지스터(1010)을 배치하고 있다. 트랜지스터(1001), (1002), (1003), (1004)의 이미터는 트랜지스터(1010)의 컬렉터에 상기 실시예3에서 설명한 방법에 의해 배선층을 거치지 않고 직접 접속되어 있다. 또한, 각 트랜지스터를 예를 들면 도 2a에 도시된 바와 같은 단면구조와 동일하게 형성할 수도 있다. 이러한 구조에 의해서, 예를 들면 트랜지스터(1001), (1002), (1003)을 입력트랜지스터로서, 트랜지스터(1004)를 참조트랜지스터로서, 트랜지스터(1010)을 전류원트랜지스터로서 각각 구비하는 ECL회로를 고집적도로 형성할 수가 있다. 또한, 본 실시예에서는 회로의 동작속도 및 신뢰성을 결정하는 이들 트랜지스터(1001), (1002), (1003)은 상기 실시예7에서 설명한 바와 같이 고속이고 또한 소프트에러가 발생하기 어려운 구조로 되어 있다.
도 13a 및 도 13b는 본 발명의 실시예9에 의한 반도체장치의 단면도 및 평면도이다. 본 실시예에서는 바이폴라트랜지스터a 및 MOS트랜지스터b가 공존하고 있다. MOS트랜지스터는 n채널 MOS트랜지스터이고, 소오스/드레인영역은 p형 영역(305)의 양끝과 접촉하는 고불순물 농도의 n형 영역(360s) 및 (360d)로 형성되어 있다. 가공치수의 축소에 의해서 MOS트랜지스터를 미세화할 수 있고, 이것에 의해 고집적 밀도를 실현할 수가 있다. 또한, 본 실시예에 기재된 n채널 MOS트랜지스터와 마찬가지 구조에서 소오스/드레인영역에 p형 확산을 실시하여 p채널 MOS트랜지스터를 형성하고, CMOS회로를 사용하는 것에 의해서 저소비전력의 집적회로를 형성하는 것이 가능하다. 따라서, 본 발명에 의해 미세화된 바이폴라 트랜지스터와 MOS트랜지스터를 공존시키는 것에 의해서, 고속이고 고집적이며 또한 저소비전력의 집적회로를 실현할 수가 있다. 또한, MOS트랜지스터의 소오스/드레인영역으로서 기능하는 고불순물 농도의 n형 영역(360s) 및 (360d)와 게이트전극으로서 기능하는 다결정 실리콘층(380)의 각각의 표면에 금속화합물(365) 및 (385)를 마련하고 있다. 그러나, 이것은 본 발명의 본질은 아니며, MOS트랜지스터의 구조는 필요로 하는 성능이 얻어지는 것이면 특별히 제한되는 것은 아니다. 또한, 게이트전극으로서 기능하는 다결정 실리콘층과 금속화합물을 도 10에 도시된 실싱예6에서 설명한 것과 마찬가지 방법에 의해 지지기판측에 마련해도 좋다. 또한, (370)은 게이트절연막이고, (390) 및 (395)는 실리콘산화물 등으로 이루어지는 절연층이다.
다음에, 실시예10을 도 14에 도시된 계산기 블럭도에 따라 설명한다. 본 실시예는 본 발명을 실시한 실리콘 반도체 집적회로를 명령이나 연산을 처리하는 프로세서(500)이 여러개 서로 병렬로 접속된 고속 대형 컴퓨터에 적용한 예이다. 본 실시예에서는 본 발명을 실시한 고속 실리콘 반도체 집적회로의 집적도가 높기 때문에, 명령이나 연산을 처리하는 프로세서(500), 기억제어장치(501), 주기억장치(502) 등을 1변이 약 10mm 내지 30mm인 실리콘 반도체칩의 형상으로 구성할 수 있다. 이들 명령이나 연산을 처리하는 프로세서(500), 기억제어장치(501) 및 화합물 집적회로로 이루어지는 데이타통신 인터페이스(503)을 1개의 세라믹기판(506) 상에 실장하고 있다. 또한, 데이타통신 인터페이스(503) 및 데이타통신 제어장치(504)를 1개의 세라믹기판(507) 상에 실장한다. 이들 세라믹 기판(506) 및 (507)과 주기억장치(502)가 실장된 세라믹기판을 1변의 크기가 50cm정도 또는 그 이하인 기판에 실장하여 대형 계산기의 중앙처리장치(508)을 형성한다. 이 중앙처리장치(508)내의 데이타통신, 여러개의 중앙처리장치간 데이타통신 또는 데이타통신 인터페이스(503)과 입출력프로세서(505)가 실장된 기판(509)사이의 데이타통신은 도면중의 양끝 화살표로 나타낸 광섬유(510)을 거쳐서 실행된다. 이 계산기에서는 명령이나 연산을 처리하는 프로세서(500), 기억제어장치(501), 주기억장치(502) 등의 실리콘 반도체 집적회로가 병렬로 고속되어 동작되고, 또 데이타의 통신을 광을 매체로 해서 실행하기 때문에 1초당의 명령처리 회수를 대폭으로 증가시킬 수 있다.
이상의 각 실시예1 내지 실시예10의 설명에서 그들중의 몇 개 또는 그들 모두의 조합을 사용할 수 있다. 또한, 각 실시예에 있어서 p형 및 n형을 반대로 해서 실행할 수 있는 것도 물론이다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
본 발명에 의하면, 트랜지스터의 전극의 패턴치수의 제한에 제약을 받는 일없이 트랜지스터의 활성영역을 미세화할 수 있다는 효과가 있다. 이 때문에, 고속이고 소프트에러가 발생하기 어려운 트랜지스터를 형성할 수 있다. 또, 저농도 컬렉터영역의 패턴을 크게 설정하는 것에 의해서 고내압의 트랜지스터를 용이하게 구성할 수가 있다.
이상에 의해, 고집적, 고속동작이며 또한 소프트에러가 발생하기 어려운 바이폴라 트랜지스터, 고내압의 트랜지스터 및 이들을 혼재한 집적회로를 용이하게 제공할 수 있다는 효과가 있다.
Claims (22)
- 전기적 절연성 기판; 상기 절연성 기판상에 형성되고 주표면을 갖는 반도체층으로서, 상기 반도체층은 상기 반도체층에 있어서 적어도 2개의 동질의 PN접합부를 형성하기 위해 서로 접합되도록 규정된 여러개의 반도체영역을 그의 내부에 갖고, 상기 접합부는 상기 절연성 기판에 대해 수직인 제1 방향으로 연장해서 상기 반도체층의 주표면에서 끝났고, 상기 여러개의 반도체영역은 상기 주표면을 구성하고, 상기 여러개의 반도체영역의 각각은 상기 절연성 기판과 평행한 제2 방향에 폭을 갖고, 상기 여러개의 반도체영역 중의 제1 반도체영역은 상기 반도체층의 주표면에 확장영역을 갖고, 상기 제1 반도체영역의 상기 주표면 확장영역의 폭은 상기 제1 반도체영역의 상기 확장영역 하측의 폭보다 크고, 상기 여러개의 반도체영역 중의 제2 반도체영역은 상기 제1 반도체영역에 접합되고 상기 반도체층의 한쪽 끝부를 구성하는 끝면을 갖는 반도체층; 그들 사이의 전기적 접속을 위해 상기 반도체층의 주표면에서 상기 제1 반도체영역과 접촉하는 제1 리이드도체로서, 상기 제1 리이드도체는 적어도 제1 도체층 및 제2 도체층을 구비하고, 상기 제1 도체층은 상기 제1 반도체영역의 확장영역과 물리적, 전기적으로 접촉하면서 상기 확장영역에서 수직으로 연장되어 있고, 상기 제1 도체층과 상기 제1 반도체영역의 확장영역과의 접촉부 면적은 상기 반도체층의 주표면 확장영역의 면적보다 작고, 상기 제2 도체층은 상기 제1 반도체영역 이외의 상기 반도체영역 중의 적어도 1개를 규정하는 상기 반도체층의 일부 상으로 연장하는 제1 리이드도체; 상기 한쪽 끝부분에서 상기 제2 반도체영역과 접촉하는 제2 리이드도체 및; 상기 제2 반도체영역 상에 마련된 부분을 갖고, 제1 리이드도체와 상기 제2 리이드도체를 분리하며, 상기 부분이 상기 제2 반도체영역의 상기 끝면과 정합되는 끝면을 갖는 절연막을 포함하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1 및 제2 리이드도체의 각각은 도프된 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 여러개의 반도체영역 중의 제3 반도체영역은 상기 반도체층의 상기 한쪽 끝부의 반대측에 있는 제2 끝부를 구성하고, 이 제3 반도체영역과 접합되어 있는 제4 반도체영역에 대해 제3 리이드도체로서 기능하는 것을 특징으로 하는 반도체장치.
- 제3항에 있어서, 상기 제3 반도체영역과 상기 제1 및 제2 리이드도체의 각각의 적어도 일부에 금속층이 형성되는 것을 특징으로 하는 반도체장치.
- 제4항에 있어서, 상기 제3 반도체영역의 일부가 상기 금속층에 의해 피복되지 않도록 상기 제3 반도체영역 상에 형성된 금속층이 분할되어 있고, 상기 제3 반도체영역의 상기 일부는 상기 제4 반도체영역에 전기적으로 접속된 저항으로서 기능하는 것을 특징으로 하는 반도체장치.
- 제3항에 있어서, 상기 제1, 제2, 제4 반도체영역은 각각 바이폴라 트랜지스터의 베이스, 이미터 및 컬렉터 영역인 것을 특징으로 하는 반도체장치.
- 전기적 절연성 기판; 상기 절연성 기판상에 형성되고 그들 사이에 절연층이 개재되어 있는 반도체층으로서, 상기 반도체층은 주표면을 갖고 또한 상기 반도체층에 있어서 적어도 2개의 동질의 PN접합부를 형성하기 위해 서로 접합되도록 규정된 여러개의 반도체영역을 갖고, 상기 접합부는 상기 절연성 기판에 대해 수직인 방향으로 연장해서 상기 반도체층의 주표면에서 끝나고, 상기 여러개의 반도체영역은 상기 주표면을 구성하는 반도체층; 그들 사이의 전기적 접속을 위해 상기 반도체층의 주표면에서 상기 여러개의 반도체영역 중의 제1 반도체영역과 접촉하고, 상기 제1 반도체영역 이외의 상기 반도체영역 중의 적어도 1개를 규정하는 상기 반도체층의 일부 상으로 연장하는 제1 리이드도체를 포함하고, 상기 제1 반도체영역은 그것에 접합되어 있는 반도체영역과 2개의 동질의 PN접합을 형성하도록 기능하고, 상기 여러개의 반도체영역 중의 제2 반도체영역은 상기 반도체층의 한쪽 끝부를 구성하고, 또 상기 여러개의 반도체영역 중의 제3 반도체영역은 상기 반도체층의 한쪽 끝부의 반대측에 있는 제2 끝부를 구성하고 이 제3 반도체영역과 접합되어 있는 상기 여러개의 반도체영역 중의 제4 반도체영역에 대해 제3 리이드도체로서 가능하며, 상기 절연층에 형성되고 그들 사이의 전기적 접속을 위해 상기 주표면의 반대측에 있는 상기 반도체층의 표면에서 상기 제3 반도체영역과 접촉하는 배선도체를 더 포함하는 것을 특징으로 하는 반도체장치.
- 전기적 절연성 기판; 상기 절연성 기판상에 형성되고 주표면을 갖는 제1 반도체섬으로서, 상기 제1 반도체섬은 상기 제1 반도체섬에 있어서 동질의 PN접합부를 형성하기 위해 서로 접합되도록 규정된 제1, 제2, 제3, 제4 반도체영역을 그의 내부에 갖고, 상기 접합부는 상기 절연성 기판에 대해 수직인 방향으로 연장해서 상기 제1 반도체섬의 주표면에서 끝나고, 상기 반도체영역은 상기 주표면을 구성하고, 상기 제1, 제2, 제3, 제4 반도체영역의 각각은 상기 절연성 기판과 평행한 제2 방향에 폭을 갖고, 상기 제1, 제2, 제3, 제4 반도체영역 중의 제1 반도체영역은 상기 제1 반도체섬의 주표면에 확장영역을 갖고, 상기 제1 반도체영역의 주표면 확장영역의 폭은 상기 제1 반도체영역의 확장영역 하측의 폭보다 크고, 상기 제2 및 제3 반도체영역은 각각 상기 제1 반도체섬의 제1 및 제2 끝부를 구성하는 제1 반도체섬; 그들 사이의 전기적 접속을 위해 상기 제1 반도체섬의 주표면에서 상기 제1 반도체영역과 접촉하는 제1 리이드도체로서, 상기 제1 리이드도체는 적어도 제1 도체층 및 제2 도체층을 구비하고, 상기 제1 도체층은 상기 제1 반도체영역의 확장영역과 물리적, 전기적으로 접촉하면서 상기 확장영역에서 수직으로 연장되어 있고, 상기 제1 도체층과 상기 제1 반도체영역의 확장영역과의 접촉부 면적은 상기 제1 반도체섬의 주표면 확장영역의 면적보다 작고, 상기 제2 도체층은 상기 제2, 제3, 제4 반도체영역 중의 적어도 1개를 규정하는 상기 제1 반도체섬의 일부상으로 연장하는 제1 리이드도체; 상기 제2 반도체영역과의 전기적 접속을 위해 상기 제1 반도체섬의 제1 끝부와 접촉하는 제2 리이드도체; 상기 제2 반도체영역 상에 마련된 부분을 갖고, 상기 제1 리이드도체와 상기 제2 리이드도체를 분리하여, 상기 부분이 상기 제2 반도체영역의 상기 끝면과 정합되는 부분을 갖는 절연막; 상기 절연성 기판상에 형성되고 주표면을 갖는 제2 반도체섬으로서, 상기 제2 반도체섬은 제2 반도체섬에 있어서 그들 사이에 채널영역을 규정하도록 서로 떨어져서 배치된 제5 및 제6 반도체영역을 갖고, 상기 제5 및 제6 반도체영역은 상기 제2 반도체섬의 주표면을 구성하고, 상기 제5 및 제6 반도체영역은 각각 상기 제2 반도체섬의 제1 및 제2 끝부를 구성하는 제2 반도체섬 및; 상기 제5 및 제6 반도체영역 사이의 상기 제2 반도체섬의 주표면 상에 형성되고, 상기 제2 반도체섬의 주표면과의 사이에 개재되는 제어전극용 절연막을 갖는 제어전극층을 포함하는 것을 특징으로 하는 반도체장치.
- 그의 한쪽 표면 상에 절연층을 갖는 반도체기판을 마련하는 공정; 상기 반도체기판의 다른쪽 표면 상에 단차부를 갖고 서로 인접해 있는 비교적 얇은 막두께의 제1 막부 및 비교적 두꺼운 막두께의 제2 막부를 구비하는 계단모양의 절연막을 형성하는 공정; 상기 단차부 및 상기 제1 막부의 일부와 상기 제2 막부의 일부를 피복하도록 제1 도체막을 형성하는 공정; 적어도 상기 제1 도체막을 마스크로서 사용하여 제1 도전형의 제1 불순물을 상기 계단모양 절연막의 제1 막부를 거쳐 상기 반도체기판의 다른쪽 면으로 도입해서, 상기 반도체기판에 제3 반도체영역을 형성하는 공정; 상기 제1 도체막에 의해 피복되지 않은 상기 계단모양 절연막의 제2 막부의 일부를 제거해서, 상기 반도체기판의 상기 다른쪽 표면을 부분적으로 노출시키는 공정; 상기 제1 도체막 및 상기 반도체기판의 다른쪽 표면의 노출부와 접촉하도록 제2 도체막을 형성하는 공정; 열산화에 의해서 상기 제2 도체막 상에 상기 반도체기판의 다른쪽 표면의 노출부의 일부도 피복하는 산화막을 형성하는 공정; 상기 산화막 형성공정에서 형성된 반도체기판의 노출부를 제거해서, 상기 반도체기판의 한쪽 끝부를 규정하고 또한 상기 절연층을 부분적으로 노출시키는 공정; 상기 제3 반도체영역에 인접하는 제4 반도체영역을 규정하도록, 제1 소정 거리에 대해 제2 도전형의 제2 불순물을 상기 반도체기판의 한쪽 끝부로 도입하는 공정; 상기 제2 불순물이 도입된 상기 반도체기판의 한쪽 끝부와 접촉하고 또한 제1 도전형의 제3 불순물이 도프된 다결정 실리콘막을 형성하는 공정 및; 상기 반도체기판의 상기 한쪽 끝부에 상기 제1 도전형의 제2 반도체영역을 규정하고 또한 상기 제4 및 제2 반도체영역 사이에 제2 도전형의 제1 반도체영역을 규정하도록, 상기 제1 소정거리보다 짧은 제2 소정거리에 대해 상기 제3 불순물을 상기 다결정 실리콘막에서 상기 반도체기판의 한쪽 끝부로 도입하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 절연성 기판; 상기 기판의 표면 상에 마련된 제1 도전형의 단결정 반도체층으로 이루어지고, 제1 및 제2 측면을 갖는 제1 영역; 상기 기판의 표면 상에 마련된 제1 도전형과는 반대인 제2 도전형의 단결정 반도체층으로 이루어지는 제2 영역으로서, 상기 제1 영역의 제1 측면과 접촉하고, 그의 상면에 확장영역을 갖고, 상기 제2 영역의 확장영역의 대향변 사이의 폭은 상기 제2 영역의 확장영역 하측의 폭보다 큰 제2 영역; 상기 기판의 표면 상에 마련된 제1 도전형의 단결정 반도체층으로 이루어지고, 상기 제2 영역의 1변과 접촉하는 제3 영역; 상기 기판의 표면 상에 마련된 제1 도전형의 단결정 반도체층으로 이루어지고, 상기 제3 영역의 1변과 접촉하는 제4 영역; 상기 제2 영역에 접속된 단결정 반도체층 또는 다결정 반도체층으로 이루어지는 제1 전극리이드영역으로서, 상기 제1 전극 리이드영역의 제1 부분은 상기 제2 영역의 확장영역과 물리적, 전기적으로 접촉하면서 상기 확장영역에서 수직으로 연장되어 있고, 상기 제1 부분과 상기 확장영역 사이의 접촉부 면적은 상기 확장영역의 면적보다 작고, 상기 제1 전극리이드영역의 제2 부분은 절연층을 거쳐서 상기 제3 영역 상으로 연장되어 있는 제1 전극리이드영역; 상기 제1 영역의 제2 측면에 접속된 제2 전극리이드영역 및; 상기 제1 영역 상에 마련된 부분을 갖고, 상기 제1 전극리이드영역과 상기 제2 전극리이드영역을 분리하며, 상기 부분이 상기 제1 영역의 제2 측면과 정합되는 끝면을 갖는 절연막을 포함하는 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 상기 제1 영역에 접속된 제1 도전형의 단결정 반도체층 또는 다결정 반도체층으로 이루어진 제2 전극리이드영역이 마련되고, 상기 제2 전극리이드영역은 상기 제1 영역의 측면에서 상기 제1 영역에 접속되는 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 제4 영역의 각각의 상면은 하나의 평면을 형성하는 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 상기 기판의 표면 상에 상기 제1 전극리이드영역에 접속된 제2 도전형의 단결정 반도체층 또는 다결정 반도체층으로 이루어지는 제5 영역이 마련되는 것을 특징으로 하는 반도체장치.
- 제13항에 있어서, 상기 제5 영역의 표면의 적어도 일부에 금속 또는 금속화합물이 마련되는 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 이미터 영역으로서 기능하는 상기 제1 영역, 베이스 영역으로서 기능하는 상기 제2 영역, 컬렉터 영역으로서 기능하는 상기 제3 영역, 베이스리이드전극으로서 기능하는 상기 제1 전극리이드영역으로 바이폴라 트랜지스터가 구성되는 것을 특징으로 하는 반도체장치.
- 적어도 상부 주표면이 전기적 절연성을 갖는 기판; 상기 기판의 상부 주표면상에 마련된 반도체층으로서, 상기 반도체층은 제1 도전형의 이미터영역, 상기 상부 주표면과 평행한 제1 방향으로 상기 이미터영역에 인접해서 마련되고 또한 상기 제1 도전형과는 반대인 제2 도전형의 베이스영역 및 상기 제1 방향의 상기 베이스영역에 인접해서 마련된 제1 도전형의 컬렉터영역을 갖고, 상기 베이스영역과 상기 이미터영역의 접합부 및 상기 베이스영역과 상기 컬렉터영역의 접합부는 상기 기판의 상부 주표면에서 상기 반도체층의 상면을 향해 상기 기판의 상부 주표면에 대해 수직인 제2 방향으로 연장하고, 상기 베이스영역은 상기 반도체층의 상면에 확장영역을 갖고, 상기 베이스영역의 확장영역의 제1 방향 폭은 상기 베이스영역의 확장영역 하측의 제1 방향 폭보다 크고, 상기 이미터영역은 상기 반도체층의 한쪽 끝부를 구성하는 측면을 갖는 반도체층; 상기 베이스영역과 전기적으로 접촉하는 베이스리이드도체로서, 상기 상면의 확장영역과 물리적, 전기적으로 접촉하고 상기 확장영역으로부터 상기 기판의 상부 주표면에 대해 수직인 제2 방향으로 연장하며 상기 제1 방향의 폭이 상기 확장영역의 폭보다 좁은 제1 부분 및 상기 제1 부분과 한쪽 끝부에서 물리적, 전기적으로 접촉하고 상기 베이스영역을 초월해서 상기 반도체층의 상면과 평행하게 연장하며 절연층에 의해 상기 반도체층과 분리되어 있는 제2 부분을 구비하는 베이스리이드도체; 상기 이미터영역의 측면과 물리적, 전기적으로 접촉하는 이미터리이드도체; 상기 컬렉터영역과 물리적, 전기적으로 접촉하는 컬렉터리이드도체 및; 상기 이미터영역 상에 마련된 부분을 갖고, 상기 이미터리이드도체와 상기 베이스리이드도체를 분리하며, 상기 부분이 상기 이미터영역의 측면과 정합되는 끝면을 갖는 절연막을 포함하는 것을 특징으로 하는 SOI(Silicon on insulator) 바이폴라 트랜지스터.
- 제16항에 있어서, 상기 이미터영역과 상기 이미터리이드도체와의 접촉영역은 상기 기판의 상부 주표면에 대해 수직인 상기 제2 방향으로 연장하는 것을 특징으로 하는 SOI 바이폴라 트랜지스터.
- 제16항에 있어서, 상기 컬렉터리이드도체는 상기 제1 방향에 있어서 상기 컬렉터영역과 인접해서 마련된 상기 반도체층의 일부를 포함하는 것을 특징으로 하는 SOI 바이폴라 트랜지스터.
- 제18항에 있어서, 상기 이미터리이드도체와 상기 베이스리이드도체는 다결정실리콘을 함유하는 것을 특징으로 하는 SOI 바이폴라 트랜지스터.
- 제18항에 있어서, 상기 베이스리이드도체의 제2 부분은 상기 컬렉터영역 및 상기 컬렉터리이드도체의 일부 상으로 연장하는 것을 특징으로 하는 SOI 바이폴라 트랜지스터.
- 전기적 절연성 기판; 상기 절연성 기판 상에 형성되고 주표면을 갖는 반도체층으로서, 상기 반도체층은 상기 반도체층에 있어서 적어도 2개의 동질의 PN접합부를 형성하기 위해 서로 접합되도록 규정된 제1, 제2, 제3 반도체영역을 적어도 그의 내부에 갖고, 상기 접합부는 상기 절연성 기판에 대해 수직인 제1 방향으로 연장해서 상기 반도체층의 주표면에서 끝나고, 상기 제1, 제2, 제3 반도체영역은 상기 주표면을 구성하고, 상기 제2 반도체영역은 상기 반도체층의 한쪽 끝부를 구성하는 측면을 갖는 반도체층; 그들 사이의 전기적 접속을 위해 상기 반도체층의 주표면에서 상기 제1 반도체영역과 접촉하는 제1 리이드도체로서, 상기 제1 리이드도체는 적어도 제1 도체층 및 제2 도체층을 구비하고, 상기 제1 도체층은 상기 제1 반도체영역과 물리적, 전기적으로 접촉하면서 상기 제1 반도체영역으로부터 상기 제1 방향으로 연장되어 있고, 상기 제2 도체층은 상기 제1 반도체영역 이외의 상기 반도체영역 중의 적어도 1개를 규정하는 상기 반도체층의 일부 상으로 연장하는 제1 리이드도체; 상기 제2 반도체영역과 상기 한쪽 끝부에서 접촉하는 제2 리이드도체 및; 상기 제2 반도체영역 상에 마련된 부분을 갖고, 상기 제1 리이드도체와 상기 제2 리이드도체를 분리하며, 상기 부분이 상기 제2 반도체영역의 끝면과 정합되는 끝면을 갖는 절연막을 포함하는 것을 특징으로 하는 반도체장치.
- 중앙처리장치 및 주변장비를 포함하는 전자계산기로서, 상기 중앙처리장치는 주기억장치, 상기 주기억장치에 결합되고 기억제어장치의 제어하에서 동작할 수 있는 데이타프로세서를 구비하고, 상기 데이타프로세서 및 상기 기억제어장치는 각각 특허청구의 범위 21항에 기재된 반도체장치를 구비하는 것을 특징으로 하는 전자계산기.
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