KR940005897B1 - 반도체 기억 장치 - Google Patents

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KR940005897B1
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유다까 다나까
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Abstract

내용 없음.

Description

반도체 기억 장치
제 1도는 본 발명에 관한 반도체 장치를 도시한 단면도.
제 2도 및 제 3도는 본 발명에 관한 반도체 장치의 메모리 셀 패턴을 도시한 평면도.
제 4도는 종래 기술에 따른 반도체 장치의 메모리 셀 패턴을 도시한 평면도.
제 5도는 본 발명에 따른 반도체 장치를 도시한 평면도.
* 도면의 주요부분에 대한 간단한 설명
1 : P형 반도체 기판 2 : 필드 산화막
3 : 소스 4 : 드레인
5 : 채널 영역 3', 4' : 콘텍트 홀
6 : 게이트전극 7 : 절연 산화막
7a, 7b : 메모리 셀 트랜지스터 8 : 제1 Al배선
8' : 제2 Al배선 9 : 층간 절연막
10 : 제3 Al배선 11 : 비활성화 막
본 발명은 다층 배선 기술을 이용한 반도체 기억 장치에 관한 것으로, 특히 장치 제조 공정 중에 데이타가 만들어져 들어가는 반도체 기억 장치에 관한 것이다.
장치 제조 공정중에 데이타가 만들어져 들어가는 반도체 기억 장치로서 마스크 ROM(Mask ROM)등이 이용되고 있으나, 종래 마스크 ROM 칩상에 데이타를 만들어 넣은 방법에 주로 다음의 3가지 방법, 즉
(1) 복수의 메모리 셀 트랜지스터를 이른바 NAND형(직렬)으로 접속한 메모리 셀 트랜지스터군으로 구성되는 기억 장치에 있어서, 메모리 셀 트랜지스터의 채널 영역 형성시에 불순물 이온 주입량을 조정하여 증가형(enhancement type) 또는 공핍형(depletion type)의 메모리 셀 트랜지스터를 실현함으로서 데이타를 만들어 넣는 방법.
(2) 복수의 메모리 셀 트랜지스터를 이른바 NOR형(병렬)으로 접속한 메모리 셀 트랜지스터군으로 구성되는 기억 장치에 있어서, 어느 부분에 메모리 셀 트랜지스터를 만들어 넣느냐 않느냐의 여부에 의해 데이타를 만들어 넣는 방법.
(3) 복수의 메모리 셀 트랜지스터를 이른바 NOR형(병렬)으로 접속한 메모리 셀 트랜지스터군으로 기억장치에 있어서, 메모리 셀 트랜지스터의 소스측 또는 드레인측에 콘택트홀을 형성하느냐 않느냐의 여부에 따른 데이타를 만들어 넣는 방법이 이용되고 있다.
그러나, 위와 같은 방법으로 제조되는 반도체 장치에서는 다음과 같은 문제가 있다.
(1) 또는 (2)의 방법으로 제조되는 반도체 기억 장치에 있어서는 데이타를 만들어 넣는 공정(주로 불순물 이온 주입 공정)이 게이트 전극 재료를 형성하는 공정 이전에 행해진다. 즉, 칩 제조 공정의 초기단계에서 데이타가 만들어져 들어간다. 따라서 어느 단계까지 제조한 칩을 준비해 두고 주문을 받은 후부터 사용자의 요구에 따라 데이타를 만들어 넣을 수는 없다. 따라서 만들어야할 데이타를 사용자가 확정하고 부터 제품을 입수하기 까지의 기간이 길다.
또 불순물 이온 주입 공정을 끝낸 후 데이타의 변경이 있었을 경우에, 데이타를 바꿔쓸 수 없기 때문에, 도중까지 제작한 제품을 모두 폐기 해야만 한다.
(3)의 방법으로 제조되는 반도체 기억 장치에 있어서는, 메모리 셀 트랜지스터의 소스측 혹은 드레인 측으로 콘택트 홀을 형성하느냐 않느냐의 여부로, 데이타를 만들어 넣으므로 어느단계까지 제조한 칩을 준비해 두고 수주기 있은 후 부터 사용자의 요구에 따른 데이타를 만들어 넣을 수 있으나, 콘택트 홀을 형성하기 위한 영역을 설치할 필요가 있기 때문에 칩 사이즈가 커져 버린다. 결국 고집적화에 적합하지 않다.
이와 같이 종래에는 장치 제조 공정중에 데이타가 만들어져 들어가는 반도체 기억 장치에 있어서, 칩 사이즈의 확대를 초래치 않고, 사용자가 데이타를 확정하고 부터 제품을 입수하기 까지의 기간을 단축하기가 곤란했다.
따라서, 본 발명의 목적은 사용자가 데이타를 확정하고 부터 제품을 입수하기 까지의 기간이 비교적 짧고, 또한 고 집적화에 적합한 반도체 장치를 실현하는데 있다.
전술한 목적을 달성하기 위해, 본 발명에 따른 반도체 기억 장치는, MOS(Metal Oxide Semiconductor)형 메모리 셀 트랜지스터를 적어도 2개 이상 직렬로 접속한 메모리 셀 트랜지스터군을 갖고 있고, 상기 메모리 셀 트랜지스터군을 구성하는 MOS 메모리 셀 트랜지스터중 적어도 한 개의 MOS형 메모리 셀 트랜지스터의 소스 및 드레인을 단락하는 배선층을 갖고 있는 것을 특징으로 한다.
상기 반도체 장치에 있어서는 메모리 셀 트랜지스터의 전극 형성후에 있어서도, 금속 배선을 이용해서 원하는 메모리 셀 트랜지스터의 소스와 드레인을 단락함으로써 그 메모리 셀의 동작을 공핍형 트랜지스터와 동등하게 할 수 있다. 즉 데이타의 변경이 가능해진다.
이하, 도면을 참조해서 본 발명에 따른 실시예를 설명한다.
제 1도는 본 발명의 한 실시예에 관한 반도체 장치의 단면을 나타내고 있다. P형 반도체 기판(1) 상에 형성된 필드 산화막(2)에 의해 소자 영역이 형성되고, 이 소자 영역에는 N+형 확산층인 소스(3), 드레인(4) 및 채널 영역(5)가 형성되어 있다. 채널 영역(5)상에는, 게이트 전극(6)이 형성뵈고 또 전면(全面)에는 절연 산화막(7)이 형성되어 있다. 이 절연 산화막의 일부에 소스(3), 드레인(4)와 콘택트를 취하기 위해 개공부(3', 4')가 설치되고, 이들의 개공부(3', 4')와 절연 산화막(7)상에 만들어 넣어야할 데이타에 기초한 패턴으로 Al을 증착하여 메모리 셀 트랜지스터(7a)와 메모리 셀 트랜지스터(7b)와를 접속하는 제1 Al배선(8)을 형성하고 있고, 메모리 셀 트랜지스터(7b)에서는 제2 Al배선(8')를 형성함으로써 트랜지스터(7b)의 소스와 드레인을 단락하고 있다. 또 이 Al배선상에 층간 절연막(9)가 형성되고 그 위에는 제3 Al배선(10)이 형성되어, Al배선(10)을 덮도록 비활성화(Passivation)막(1)이 형성되어 있다.
제 2도에 본 발명의 반도체 장치의 패턴도의 한 예를 도시한다. 비트선(21) 아래에 형성된 확산층(도시하지 않음)과 비트선(21)과를 콘택트 홀(22)로 접속하고, 워드선(23)과의 교차 부분에 트랜지스터를 구비하며, 몇 개의 트랜지스터를 직렬로 접속하여 NAND형의 ROM을 구성하고 있다. 어느 트랜지스터의 소스는 그의 인접한 트랜지스터의 드레인과 동일한 확산층으로 형성되어, 이 확산층과의 콘택트를 취하도록 콘택트홀(22)가 형성되어 있다. 그래서 1개의 트랜지스터의 양측에 형성된 콘택트홀(22a)와 콘택트홀(22b)와의 사이에 이 2개의 콘택트 홀을 단락하는 듯한 금속 배선(24)을 설치함으로써 데이타를 만들어 넣는다.
또 제 1도의 예는, 1개의 메모리 셀 트랜지스터의 소스와 그에 인접한 메모리 셀 트랜지스터의 드레인이 게이트 전극 상에 형성된 금속 배선으로 접속되는 경우를 나타내고 있는데 대해 제 2도에서는 1개의 메모리셀 트랜지스터의 소스와 그에 인접한 메모리 셀 트랜지스터의 드레인이 확산층에 의해 접속되는 경우를 나타내고 있다.
제 3도 및 제4도는 동일한 설계 기법으로 설계한 메모리 셀의 패턴의 일부를 동일 척도로 도시한 도면이다. 제 3도는 본 발명에 따른 메모리 셀의 패턴으로, 비트선(31), 워드선(32), 전원 배선(33), 전원 배선과 접속하기 위한 콘택트홀(34), 확산층과 비트선(31)을 접속하기 위한 콘택트홀(35)가 도시되어 있다. 제 4도는 종래의 기술(3)에 따른 메모리 셀의 패턴으로, 확산층(40), 비트선(41), 워드선(42), 전원 배선(43), 전원 배선과 접속하기 위한 콘택트홀(44), 확산층(40)과 비트선(41)을 유지하기 위한 콘택트홀(45)가 도시되어 있다.
제 3도와 제 4도를 비교해서 알 수 있는 것처럼, 본 발명을 이용한 메모리 셀 쪽이 배치 피치가 짧게 되어 있다.
여기서 MOS 트랜지스터가 증가형 트랜지스터로 되도록 채널 영역을 형성하는 불순물 이온 주입을 행하여, 게이트 전극을 형성 후, 전면에 절연 산화막을 형성한 경우를 생각한다. 종래의 반도체 장치에서는 전술한 것과 같은 공정후에는, 형성한 증가형 트랜지스터를 공핍형 트랜지스터로 변경할 수 없었기 때문에, 만들어 넣는 데이타의 내용을 변경할 수 없었다. 그러나, 본 발명의 반도체 장치에서는 형성한 증가형 트랜지스터의 소스와 드레인을 금속 배선으로 단락함으로써 한번 증가형 트랜지스터로 형성한 트랜지스터를 마치 공핍형 트랜지스터인 것 처럼 할 수 있다. 결국 데이타의 내용을 변경할 수 있다. 또 데이타에 변경이 생겨서 도중까지 제작한 칩을 폐기하는 일이 없어서 제품의 개발 경비도 절감할 수 있다.
또, 본 발명은 이하와 같이 이용할 수 있다.
사용자가 데이타를 확정할 수 없는 부분이 있는 경우에 미확정 부분 전부의 메모리 셀 트랜지스터가 증가형 트랜지스터로 되도록 채널 영역을 형성하고, 이들 트랜지스터의 게이트 전극을 덮는 듯한 절연 산화막을 퇴적시킨 상태의 웨이퍼를 준비해 둔다. 그래서 사용자의 프로그램이 확정된 시점에서 원하는 메모리 셀 트랜지스터의 소스와 드레인을 단락함으로서 데이타를 만들어 넣을 수 있다,
제 5도는 원 칩 마이크로컴퓨터를 도시한 것으로, 칩(51)상에 CPU(52)와 RAM(53)과, 마스크 ROM(54)가 형성되어 있다. 마스크 ROM(54)에 기입해야할 데이타에 미확정 부분이 있는 경우에는, 이미 확정된 데이타에 대해서는 증가형 트랜지스터와 공핍형 트랜지스터를 이용해서 제 1마스크 ROM영역(55)에 만들어 넣고, 미 확정 부분에 대해서는 제 2마스크 ROM영역(56)에 증가형 트랜지스터로서 만들어 넣어 둔다. 그래서 데이타가 확정된 시점에서 원하는 메모리 셀 트랜지스터의 소스와 드레인을 단락하면 좋다. 이와 같이 하면 사용자가 데이타를 확정하기 전에, 웨이퍼를 공정에 투입할 수 있게 되어, 사용자가 데이타를 확정하고 부터 제품을 입수하기 까지의 기간을 단축할 수 있다.
또, 마스크 ROM(54)를 전부 증가형 트랜지스터로서 만들어 두고, 데이타 모두가 확정된 시점에서 원하는 분분에 대해서만 Al배선을 하여 공핍화 해도 좋은 것은 명확하다.
이상 설명한 것처럼 본 발명의 반도체 기억장치는 사용자가 데이타를 확정하고 부터 제품을 입수하기 까지의 기간을 단축할 수 있다. 또, 메모리 셀의 배치 피치가 비교적 짧기 때문에 고 집적화에도 적합하다.

Claims (1)

  1. MOS형 메모리 셀 트랜지스터(7a, 7b)를 적어도 2개 이상 직렬로 접속한 메모리 셀 트랜지스터군을 구비하고, 상기 메모리 셀 트랜지스터군을 구성하는 MOS형 메모리 셀 트랜지스터 중 적어도 1개의 MOS형 메모리 셀 트랜지스터의 소스(3) 및 드레인(4)를 단락하는 배선층(8')을 갖는 것을 특징으로 하는 반도체 기억장치.
KR1019910004143A 1990-03-16 1991-03-15 반도체 기억 장치 KR940005897B1 (ko)

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