KR100267197B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

제1 도전형의 반도체 기판, 반도체 기판 상에 형성된 소자 분리 필드 산화막 및 필드 산화막에 의해 한정된 소자 영역에 형성된 MOS 트랜지스터를 구비하는 반도체 장치가 개시된다. MOS 트랜지스터는 게이트 전극과 반도체 기판의 도전형과 반대인 제2 도전형의 확산층을 포함하는 각각 소스 및 드레인 영역을 포함한다. 반도체 장치는 각각 필드 산화막과 게이트 전극 아래 제공되는 제1 도전형의 채널 스토퍼와 제1 도전형의 펀치 스루 스토퍼를 포함한다. 게다가, MOS 트랜지스터의 제2 도전형의 확산층은 채널 스토퍼와 펀치 스루 스토퍼에 접촉하지 않는다. 또한, 반도체 장치의 제조 방법이 첨부되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히, 전류 누설이 감소된 반도체 장치에 관한 것이다. 반도체 장치는 필드 산화막 아래의 채널 스토퍼와 MOS 트랜지스터의 게이트 전극 부근과 아래 영역의 펀치 스루 스토퍼를 갖는 MOS 트랜지스터를 포함한다.
반도체 기판 내에 형성되는 집적회로 장치의 소형화로, 집적회로의 구성 소자를 소형화하고 집적도의 증가가 요구된다. 상기의 요구를 수용하기 위해서, 소자들간의 거리, 다시 말해서, 소자 분리 영역인 필드 산화막의 폭도 역시 축소되어야 한다. 실제적으로, 0.5㎛ 미만의 폭을 갖는 필드 산화막이 요구된다. 그러나, 소자 분리 영역의 폭이 축소되면, 소자 분리 성능은 떨어진다. 따라서, 근접한 소자들 간에 펀치 스루의 현상이 발생하여 전류 누설을 초래한다. 이 문제를 해결하기 위해서, 필드 산화막 바로 아래 반도체 기판 부분에 가드링(a guard ring)이 제공되는 방법이 제안되고 있다. 가드링은 반도체 기판과 동일한 도전형이지만 부분적으로 불순물 농도가 증가된 불순물 영역을 형성함으로써 제공된다. 필드 산화막 바로 아래의 반도체 기판 부분뿐만 아니라 확산층과 게이트 전극 아래의 반도체 기판의 부분에 반도체 기판과 동일한 도전형을 갖는 불순물 영역을 형성하는 다른 방법이 공지되어 있다. 다시 말해서, 불순물 영역은 반도체 기판의 모든 표면에 형성될 수 있다.
상기의 기술을 사용하는 종래의 MOS 트랜지스터의 예가 도 4에 도시되어 있다. 이 도면은 MOS 트랜지스터와 MOS 캐패시터로 구성된 동적 RAM 셀의 예를 도시하는데, 여기서 각 소자 영역은 p형 반도체 기판(1) 상에 필드 산화막(2)을 형성함으로써 한정되고, 게이트 산화막(4)과 게이트 전극(5)은 소자 영역에 형성되고, 그리고 n형 확산 영역(6S와 6D)은 각각 소스와 드레인 영역으로 형성된다.
접촉홀은 층간 절연막(8)에 형성되고, 그리고 저장 전극(9)은 n+형 확산층(7)을 통해 드레인 영역(6D)과 접속되어 형성된다. MOS 캐패시터는 저장 전극의 상부 표면에 커패시턴스 절연막(10)과 평판 전극(11)을 제공하여 형성된다. 게다가, 채널 스토퍼(3A)는 p형 반도체 기판(1)의 필드 산화막(2) 바로 아래에 형성되고, 그리고 채널 스토퍼에 연속하는 펀치 스루 스토퍼(3B)는 MOS 트랜지스터 바로 아래에 형성된다.
도 5a와 도 5b는 도 4의 동적 RAM 셀의 단면도를 도시하는데, 이는 주요 제조 단계들을 포함한다. 우선, 도 5a에 도시한 바와 같이, p형 반도체 기판(1)의 소자 분리 영역이 되는 필드 산화막(2)은 LOCOS 방법 등에 의해 400㎚의 두께로 형성된다. 상기의 기술에 있어서, 소자 분리 영역만이 실리콘 질산막과 같은 반-산화 물질의 마스크를 사용하여 열적 산화에 노출된다. 즉, 근접한 소자간에 전류 누설을 방지하기 위한 구조인 펀치 스루 현상을 방지하기 위한 p+형 채널 스토퍼(3A)가, 소자 분리 영역 바로 아래에 형성된다. p+형 채널 스토퍼(3A)는 열적 산화에 의해 필드 산화막(2)을 형성하기 전에 영역을 마스킹하고 필드 산화막이 형성될 부분들에만 붕소 이온을 주입함으로써 형성될 수 있다. 그러나, 제조 단계수를 감소시키기 위해서, 필드 산화막(2)이 형성된 후 반도체 기판의 모든 표면으로 붕소 이온을 주입하여 채널 스토퍼(3)가 형성되는 하나의 방법이 사용된다. 다시 말해서, 소자 분리 영역에서, 필드 산화막(2) 바로 아래에 최고의 붕소 농도값을 갖는 영역을 형성하기 위해 붕소가 필드 산화막(2)을 침투하도록 주입 에너지를 조절하여 붕소가 주입된다. 소자 영역에서, 주입제는 반도체 기판의 표면으로부터 측정된 바와 같이 반도체 기판으로 좀더 깊게 확장하고, 그리고 종래 기술의 예에 있어서, 붕소 농도는 기판 표면 아래 약 400㎚에 위치한 곳에 극치값을 갖는다. 상기의 방법에 따르면, 고농도 p+ 영역은 소자 분리 영역 아래 영역에서 채널 스토퍼(3A)로써 작용하고, 그리고 고농도 p+ 영역은 트랜지스터의 게이트 아래 영역 내에 트랜지스터의 펀치 스루 스토퍼(3B)로써 작용한다. 다시 말해서, 상기의 두 효과가 단일 동작으로 얻어질 수 있다.
따라서, 도 5b에서 도시한 바와 같이, 게이트 산화막(4)이 필드 산화막(2)에 의해 한정된 소자 영역에 10-15㎚의 두께로 형성된 후, n+ 형 폴리실리콘막이 200㎚의 두께로 증착되고 게이트 전극(5)(워드라인)은 공지된 포토리소그래피 기술에 의해 n+형 폴리실리콘막을 에칭하여 형성된다. 다음에, n형 확산층(6S와 6D)은 마스크로서 게이트 전극(5)과 필드 산화막(2)을 사용하여 3×1013/㎠의 도즈양으로 인 이온을 주입하여 형성된다. n형 확산층들(6S와 6D)의 접합 깊이는 약0.3㎛이다. 상기의 n형 확산층들은 각각 MOS 트랜지스터의 소스와 드레인 영역이 된다. 다음에, 예를 들면, 실리콘 산화막인, 층간 절연막(8)이, 500㎚의 두께로 증착된다. 그 후, 접촉홀(13)은 n형 확산층(6D)을 노출하기 위해 포토리소그래피 기술(도시되지 않음)을 사용하여 형성된다. 다음에, 접촉 저항을 감소시키기 위해서, 인 이온이 접촉 부분으로 (약 1×1014/㎠의 도즈양으로) 다시 주입되며, n형 폴리실리콘막이 기판의 모든 표면 위에 증착되고, 그 후, 폴리실리콘막이 접촉 부분의 캐패시터의 저장 전극(9)을 형성하도록 패턴화된다. 그 후, 기판은 n형 폴리실리콘으로 형성된 저장 전극(9)으로부터의 불순물을 접촉홀을 통해 반도체 기판의 n형 확산층(6D)으로 열적으로 확산시키고, 저장 전극(9)의 접촉 부분으로 이온 주입된 불순물을 반도체 기판의 n형 확산층(6D)으로 열적으로 확산시키도록 열처리된다. 이는 확장된 n+형 확산층(7)을 형성한다. 선택적으로, 저장 전극(9)은 도핑되지 않은 폴리실리콘막을 증착하고, 그리고 패터닝하고 인과 같은 불순물을 내부에 확산시켜 n형 저장 전극으로 만들어 진다. 그와 같은 경우, 인의 확산과 동시에 n+확산층(7)을 형성할 수 있다.
그 후, 도4에 도시한 바와 같이, 3-5㎚의 막 두께를 갖는 커패시턴스 절연 실리콘 산화막(10)은 저장 전극(9)의 상부 및 측면에 형성되고, 그리고 평판 전극(11)은 200㎚ 두께의 n형 폴리실리콘막으로 형성된다. 따라서 동적 RAM 셀의 커패시턴스 부분이 얻어진다. n+확산층(7)의 최종 깊이는 약 0.4-0.5㎛이다. 동적 RAM 셀은 비트 라인으로 되는 배선(도시되지 않음)을 형성하여 완성된다. 다시 말해서, 저장 전극(9)에 저장된 전하는 MOS 트랜지스터의 게이트 전극(5)의 ON/OFF 동작에 의해 n+확산층(7)에서 n형 확산층(6S)으로 전송되어, 데이타가 입력/출력될 수 있다.
그러나, 도 4에서 도시된 구성에 있어서, n+형 확산층(7)은 소자를 소형화하기 위해 필드 산화막(2) 부근에 개방되어야 한다. 그러므로, n+형 확산층(7)은 p+형 채널 스토퍼(3A)와 펀치 스루 스토퍼(3B)를 접촉하게 되어, p+-n+접합(15)으로 된다. 도6은 p+-n+ 접합(15)의 불순물 농도의 프로파일, 특히, 펀치 스루 스토퍼(3B)에 대한 프로파일을 도시하고 있다. p+형 펀치 스루 스토퍼(3B)의 프로파일은 약 0.4㎛의 깊이에서 불순물 농도의 극치와 약 5×1017/㎤의 농도를 갖는다. 한편으로는, n+형 확산층(7)의 프로파일은 기판의 표면에서 불순물 농도 극치와 약 5×1018/㎤의 농도를 갖는다. 그러므로, p+ - n+ 접합(15)은 약 0.3㎛의 깊이에서 발생한다. 그러나 p+ - n+접합은 p+ - n+접합의 p+ 및 n+불순물 농도가 극치가 아닌 깊이에서 발생한다.
그 결과로써, 전위가 거기에 인가될 때, 공핍층이 p+ 및 n+ 측 모두로 실질적으로 확장한다. 특히, 공핍층이 n+측으로 확장할 때, n+형 확산층(7)내에 G-R 중심(불순물 농도에 관련된 발생-재결합 중심)이 저장된 전하가 누설 경로로 G-R 중심을 통해 기판 측으로 누설하는 것과 같이 공핍층으로 들어가는 문제가 있다. 게다가, 이와 같은 현상을 방지하기 위해, 저장 전극(9)으로부터의 불순물 확산량은 p+형 펀치 스루 스토퍼(3B)의 밀도를 보상하는데 충분한 값으로 증가된다. 그러나, n+형 확산층(7)은 깊이 방향으로 뿐만 아니라 횡방향으로 실질적으로 확장한다. 그 결과로써, 근접한 n+형 확산층에 대한 간격은 감소하고, n+ - n+영역간의 파괴전압은 감소될 수 있고 전하가 누설될 수 있다.
선택적으로, 전류 누설을 감소시키기 위해서, p+형 펀치 스루 스토퍼(3B)와 p+형 채널 스토퍼(3A)의 불순물 농도는 n+형 확산층(7)에 공핍층의 확장을 제한하도록 감소될 수 있다. 그러나, 스토퍼의 결과적인 성능은 불충분하고 전류 누설의 증가를 초래한다. 충분한 불순물 농도가 설정될 때, p+ - n+ 접합에서의 누설이 증가되어 상기에서 언급한 바와 같이, 전류 누설이 증가하게 된다. 그 결과, 동적 RAM인 경우, 저장된 전하는 누설하고, 그 전하 보유 특성은 상당히 감소되고 신뢰성은 감소된다.
일본 특허 출원 공개 제 No. S60-10769 공보는 도7에 도시된 바와 같이, 게이트 전극(5)과 필드 산화막(2) 아래에 각각 독립적으로 형성된 펀치 스루 스토퍼(3B)와 채널 스토퍼(3A)를 갖는 구조를 제안한다. 상기 구조에서 접촉 부분의 n+형 확산층(6D) 아래에 p+형 채널 스토퍼가 없다. 따라서, n+형 확산층(6D)의 바닥 표면으로부터 접합 누설을 감소하는 것이 가능하다. 그러나, n+형 확산층(6D)의 측 표면은 게이트 전극(5) 아래와 근처의 p+형 펀치 스루 스토퍼(3B) 뿐만 아니라 필드 산화막(2) 아래의 채널 스토퍼(3A)를 접촉한다. 그러므로, p+ - n+ 접합은 궁극적으로 n+형 확산층(6D)의 횡방향 표면 부분에 존재한다. 그 접합으로부터의 누설은 크고 상기 종래 기술의 예에서 언급한 바와 같은 문제를 야기한다.
따라서 본 발명의 목적은 MOS 트랜지스터의 소스와 드레인에 연결된 확산층으로부터의 누설이 실질적으로 감소되는 접촉 부분을 갖는 반도체 장치 및 반도체 소자의 제조 방법을 제공하는 것이다.
상기의 목적은 본 발명의 제1 특징에서 제1 도전형의 반도체 기판, 반도체 기판 상에 형성된 소자 분리 필드 산화막 및 필드 산화막에 의해 한정된 소자 영역에 형성된 MOS 트랜지스터를 구비하는 반도체 장치를 제공함으로써 달성되는데, 제1 도전형의 채널 스토퍼와 제1 도전형의 펀치 스루 스토퍼는 MOS 트랜지스터의 필드 산화막과 게이트 전극 아래에 각각 형성되고, 그리고 MOS 트랜지스터의 제2 도전형 확산층은 채널 스토퍼와 펀치 스루 스토퍼를 분리하지만 접촉하지 않는다.
상기의 목적은 본 발명의 제2 특징에서 또한 반도체 소자의 제조 방법을 제공하여 달성되고, 상기 방법은
(a) 제1 도전형의 반도체 기판을 제공하는 단계 ;
(b) 반도체 기판의 주 표면 상에 소자 분리 필드 산화막을 형성하는 단계 ;
(c) 상기 필드 산화막 아래에 채널 스토퍼와 후속 단계에서 형성되는 MOS 트랜지스터의 게이트 전극 아래에 펀치 스루 스토퍼를 제공하기 위해 상기 제1 도전형의 비접촉 불순물 영역을 형성하는 단계 ; 및
(d) 게이트 전극 및 상기 게이트 전극의 대향측에 상기 반도체 기판의 도전형에 반대인 제2 도전형의 소스와 드레인 확산층을 포함하여, 상기 필드 산화막에 의해 한정된 상기 반도체 기판의 소자 영역에 MOS 트랜지스터 형성하는 단계를 포함하되, 제2 도전형의 상기 확산층들 중 하나를 상기 채널 스토퍼와 상기 펀치 스루 스토퍼에 접촉하지 않는다.
바람직한 실시예에 있어서, 본 발명은 ;
(e) 상기 게이트 전극과 제2 도전형의 상기 확산층을 덮는 층간 절연막을 상기 반도체 기판의 주 표면 상에 형성하는 단계 ;
(f) 상기 소스와 드레인 확산층들 중 하나로 확장하는 상기 층간 절연막내에 접촉홀을 개방시키는 단계 ;
(g) 상기 접촉홀에 접촉 전극을 형성하는 단계 ; 및
(h) 상기 접촉홀 아래 제2 도전형의 고농도 불순물을 함유한 제2 확산층을 형성하는 단계를 더 포함한다.
도 1은 본 발명에 따른 MOS 트랜지스터 실시예의 단면도.
도 2a-2c는 도1에 도시된 MOS 트랜지스터의 제조 단계들을 도시한 단면도.
도 3은 도 1에서 도시된 n+형 확산층의 불순물 밀도 프로파일을 도시한 도.
도 4는 종래 기술의 MOS 트랜지스터의 단면도.
도 5a와 도 5b는 도 4의 제조 단계들을 도시하는 단면도.
도 6은 도4에 도시된 n+형 확산층의 불순물 밀도 프로파일을 도시한 도면.
도 7은 다른 종래 기술의 MOS 트랜지스터를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : p형 반도체 기판
2 : 필드 산화막
3A : 채널 스토퍼
3B : 펀치 스루 스토퍼
4 : 게이트 산화막
5 : 게이트 전극
6S, D : n형 확산층
7 : n+ 확산층
8 : 층간 절연막
9 : 축적 전극
10 : 용량 절연막
11 : 저장 전극
12 : p - n+ 전극
본 발명의 실시예가 다음과 같이 도면을 참고로 설명된다. 도 1은 본 발명의 실시예의 단면도로, 동적 RAM 셀은 MOS 캐패시터와 MOS 트랜지스터로 구성된다. 도면에서, 소자 형성 영역은 p형 반도체 기판(1)에 형성된 필드 산화막(2)에 의해 한정되고 p+형 채널 스토퍼(3A)는 필드 산화막(2) 바로 아래에 형성된다. 게다가, 게이트 산화막(4)과 게이트 전극(5)은 소자 영역에 형성된다. 게이트 전극(5)의 양측은, n형 확산층들(6S와 6D)이 소스와 드레인 영역으로 각각 형성되고, n+형 확산층(7)은 드레인 영역(6D)내에 형성된다. 층간 절연막(8)의 접촉홀에 제공된 저장 전극(9)은 n+형 확산층(7)에 연결되고, 그리고 커패시턴스 절연막(10)과 평판 전극(11)은 저장 전극(9)위에 형성된다. 게다가, 트랜지스터의 펀치 스루 스토퍼(3B)는, 이 경우, 게이트 전극(5)과 n형 확산층(6S) 아래에 약 400㎚로, 기판의 약간 깊은 부분에 형성된다. 추가적으로, 채널 스토퍼(3A)와 펀치 스루 스토퍼(3B)는 상호 그리고 n형 확산층(6D)과 p+형 확산층(7)으로부터 각각 분리된다.
전류 누설은 MOS 트랜지스터의 소스/드레인 영역을 위한 확산층이 소자 분리 채널 스토퍼와 펀치 스루 스토퍼에 접촉할 때 pn접합내 공핍층의 확장으로 인해 확산층내부에서 발생한다. 채널 스토퍼(3A)와 펀치 스루 스토퍼(3B)는 확산층 영역을 매스크함으로써 형성된다. MOS 트랜지스터의 확산층(6D)은 채널 스토퍼(3A) 또는 펀치 스루 스토퍼(3B)와 접촉하지 않고, pn접합 내에 공핍층의 확장으로 인한 확산층에서의 전류 누설은 제한된다. 특히, 확산층(7)에서의 전류 누설을 제한하고, 그리고 캐패시터의 전하 보유 특성을 향상시킬 수 있다. 이는 MOS 캐패시터의 저장 전극(9)에 접촉하는 고농도 확산층(7)을 고농도 확산층이 형성될 때 스토퍼(3A와 3B)에 접촉하지 않게 함으로써 달성된다.
도 1에서 도시된 구조를 갖는 동적 RAM의 제조 방법은 다음과 같이 설명된다. 도 2a-2c는 본 발명 기술의 단면도와 주요 제조 단계들을 도시하고 있다. 우선, 도 2a에서 도시한 바와 같이, 필드 산화막(2)은 LOCOS 방법에 의해 400㎚의 두께로 반도체 기판(1)위에 형성된다. 그 후, 포토레지스트 마스크(12)가 선택 영역 위에만, 다시 말해서, n+확산층(7)이 다음 단계에서 형성되는 영역 위에만 형성된다. 본 발명의 목적은 n+ 확산층으로부터 전류 누설을 방지하기 위한 것이다. 붕소 이온이 포토레지스트 마스크(12)를 통해 150keV의 에너지와 3E13/㎠의 도즈양으로 이온 주입된다. 이와 같이, p+형 채널 스토퍼(3A)와 펀치 스루 스토퍼(3B)는 필드 산화막(2) 바로 아래와 단일 단계로, 포토레지스트(12)에 의해 덮이지 않은 소자 분리 영역의 표면 아래에 약 400㎚로 각각 형성된다.
다음에, 포토레지스트(12)가 제거된 후, 게이트 산화막(4)은 필드 산화막(2)에 의해 한정된 소자 영역에 10-15㎚의 두께로 형성된다. 그 다음, n+형 폴리실리콘 200㎚ 두께 막이 기판에 증착되고, 게이트 전극(5)(워드라인)은 도 2b에서 도시된 바와 같이, 공지된 포토리소그래픽 기술을 사용하여 n+형 폴리실리콘막을 식각하여 패턴화된다. 게다가, n형 확산층(6S와 6D)은 마스크로서 게이트 전극(5)과 필드 산화막(2)을 사용하여 3×1013/㎠의 도즈로 인 이온을 주입하여 형성된다. 각 n형 확산층(6S와 6D)의 접합 깊이는 약 0.3㎛이다. 상기의 n형 확산층들은 MOS 트랜지스터의 각각 소스와 드레인 영역으로 된다.
다음에, 도 2c에서 도시한 바와 같이, 예를 들어 실리콘 산화막이, 층간 절연막(8)으로 500㎚의 두께로 증착된 후, 포토레지스트 마스크(도시하지 않음)를 사용하여 n형 확산층(6D)을 노출시키기 위해 접촉홀(13)이 개방된다. 다음에, 접촉 저항을 감소시키기 위해서, 인 이온은 다시 접촉 부분 내에 (1x1014/㎠승의 도즈로) 주입된다. 그 이후, n형 폴리실리콘막은 웨이퍼 기판의 모든 표면 위에 증착되고, 폴리실리콘막은 접촉 부분에 캐패시터 저장 전극(9)을 형성하도록 패턴화된다. 다음에, n형 폴리실리콘으로 형성된 저장 전극(9)으로부터의 불순물이 접촉홀(13)을 통해 반도체 기판의 n형 확산층(6D)으로 열적으로 확산하고, 저장 전극(9)의 접촉 부분으로 주입된 불순물이 반도체 기판의 n형 확산층(6D)으로 열적으로 확산하도록 기판이 열처리된다. 이는 확장된 n+형 확산층(7)을 형성한다. 선택적으로, 저장 전극(9)은 도핑되지 않은 폴리실리콘막을 증착하고, 이를 패터닝하고 인등과 같은 불순물을 내부에 확산시켜 n형 저장 전극으로 만들어진다. 이와 같은 경우, 인 이온의 확산과 동시에 n+확산층(7)을 형성하는 것이 가능하다.
그 후, 도 1에 도시한 바와 같이, 3-5㎚ 막 두께를 갖는 커패시턴스 절연 실리콘 산화막(10)은 저장 전극(9)의 상부와 측면에 형성되고, 평판 전극(11)이 200㎚ 두께의 n형 폴리실리콘막으로 형성된다. 따라서, 동적 RAM 셀의 커패시턴스 부분이 얻어진다. n+ 확산층(7)의 최종 깊이는 약 0.4-0.5㎛이다. 동적 RAM 셀은 비트 라인으로 되는 배선(도시되지 않음)을 형성함으로써 완성된다.
도 3은 깊이 방향으로 n+형 확산층(7)과 p형 반도체 기판(1)의 불순물 농도의 프로파일을 도시하고 있다. n+형 확산층(7)의 프로파일은 기판의 표면에서 농도 극치와 약 5x1018/㎤의 불순물 농도를 갖는다. 일반적으로, n+형 불순물 농도는 약 1018-1020/㎤이다. 또한, n+형 확산층(7)이 펀치 스루 스토퍼(3A) 또는 채널 스토퍼(3B)에 접촉하지 않기 때문에, p-n+접합은 약 0.4㎛에 깊이에 발생하고 p형측은 기판과 동일한 불순물 농도를 갖는다. 일반적으로, 기판은 약 1014-1016/㎠의 불순물 농도를 갖는다. 그 결과, p-n+ 접합(14)(도 1을 참조)에서 p와 n+간의 불순물 농도 차이는 1000배 이상이고, 전위가 거기에 인가될 때, 공핍층은 n+측으로 실질적으로 확장하지 않는 반면에 접합의 p측으로 확장한다. 그러므로, 전류 누설은 n+형 확산층(7)의 G-R 중심을 통해 발생하지 않고, 적은 전류 누설로 저장 전극(9)과의 양호한 접촉이 얻어진다. 이는 특히, n+형 확산층(7)은 접촉홀(13)을 통해 메모리 셀의 저장 전극(9)에 연결되는 동적 RAM인 경우에 적용된다. 결과적으로, 우수한 전하 보유 특성이 얻어지고 신뢰성이 높은 동적 RAM이 실현될 수 있다. 또한, 상기의 구성에서, 확산층을 통한 전류 누설은 종래의 장치에서 나타나는 것의 약 3분의 1로 감소된다. 따라서, 캐패시터의 전하 보유 특성은 3배로 개선된다.
비록 본 발명이 동적 RAM 셀의 캐패시터 측의 접촉 부분에 적용하여 언급하였지만, 본 발명을 그 비트 라인의 접촉 부분도 역시 적용할 수 있다.
상기 언급한 바와 같이, 본 발명에서 MOS 트랜지스터의 소스와 드레인 확산층은 펀치 스루 스토퍼와 채널 스토퍼에 접촉하지 않는다. 그 결과, pn접합의 공핍층은 확산층 측으로 확장하지 않으며, G-R 중심을 통한 전류 누설이 없고, 누설이 감소한 확산층을 형성할 수 있다. 그러므로, 접촉 전극을 위한 고농도 확산층이 형성될 때조차도 접촉 전극으로부터 전류 누설을 제한할 수 있다. 특히, 본 발명이 동적 RAM에 응용될 때, 캐패시터의 전하 보유 특성은 3배 이상으로 개선되고, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능하다. 게다가, 채널 스토퍼와 펀치 스루 스토퍼의 불순물 농도가 증가될 때조차도 확산층(7)으로부터 전류 누설을 제한할 수 있다. 이는 확산층(7)이 채널 스토퍼(3A)와 펀치 스루 스토퍼(3B)에 접촉하지 않기 때문이다. 다시 말해서, 확산층(7)으로부터의 미세한 전류 누설과 펀치 스루와 채널 스토퍼(3A), (3B)의 특성은 독립적으로 제어된다. 따라서, 상기의 구조는 전하 저장 특성을 개선한다. 부수적인 이점은 확산층(7)으로부터의 미소한 전류 누설이 채널 스토퍼와 펀치 스루 스토퍼에 의해 증가되지 않는다는 것이다. 상기 도시되고 서술된 바와 같이 발명의 형태와 설명에 있어 다양한 변형이 가능하다는 것은 기술 분야의 숙련된 자에게는 명확할 것이다. 그와 같은 변형은 첨부된 청구 범위의 사상과 범위 내에 포함되는 것으로 간주된다.

Claims (30)

  1. 반도체 장치에 있어서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 형성된 소자 분리 필드 산화막; 및
    상기 필드 산화막에 의해 한정된 소자 영역에 형성된 MOS 트랜지스터
    를 포함하며,
    제1 도전형의 채널 스토퍼와 제1 도전형의 펀치 스루 스토퍼가 상기 필드 산화막과 상기 MOS 트랜지스터의 게이트 전극 아래에 각각 형성되고,
    상기 MOS 트랜지스터의 제2 도전형의 확산층이 상기 채널 스토퍼와 상기 펀치 스루 스토퍼 사이에 삽입되지만, 상기 채널 스토퍼 및 상기 펀치 스루 스토퍼와 접촉하지 않으며,
    상기 제1 도전형의 채널 스토퍼와 상기 제1 도전형의 펀치 스루 스토퍼는 상기 제1 도전형의 반도체 기판 내에 형성되는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 도전형의 확산층은,
    상기 MOS 트랜지스터의 드레인 및 소스 영역 중 적어도 하나; 및
    제2 도전형의 고농도 불순물을 함유하며, 상기 드레인 및 소스 영역 중 상기 적어도 하나에 일체로 형성된 제2 확산층
    을 포함하며,
    상기 제2 확산층은 상기 채널 스토퍼와 상기 펀치 스루 스토퍼 사이에 삽입되지만, 상기 채널 스토퍼 및 상기 펀치 스루 스토퍼와 접촉하지 않는 반도체 장치.
  3. 제2항에 있어서, 상기 제2 확산층은 저장 전극 또는 MOS 캐패시터를 배선하는(wiring) 전극을 상기 MOS 트랜지스터의 상기 확산층에 접속시키기 위한 접촉 확산층인 반도체 장치.
  4. 반도체 장치의 제조 방법에 있어서,
    (a) 제1 도전형의 반도체 기판을 제공하는 단계;
    (b) 상기 반도체 기판의 주표면 상에 소자 분리 필드 산화막을 형성하는 단계;
    (c) 제1 도전형의 비접촉 불순물 영역을 형성하여 상기 필드 산화막 아래에 채널 스토퍼를 제공하고 후속 단계에서 형성되는 MOS 트랜지스터의 게이트 전극 아래에 펀치 스루 스토퍼를 제공하는 단계; 및
    (d) 상기 필드 산화막에 의해 한정된 상기 반도체 기판의 소자 영역에, 게이트 전극과 상기 반도체 기판의 도전형에 반대인 제2 도전형의 소스와 드레인 확산층을 포함하는 MOS 트랜지스터를 형성하는 단계 -상기 제2 도전형의 확산층들 중 하나는 상기 채널 스토퍼와 상기 펀치 스루 스토퍼를 분리시키지만 접촉하지 않음-
    를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 비접촉 불순물 영역을 동시에 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 단계(d)는 게이트 전극을 형성한 후, 상기 게이트 전극과 필드 산화막을 마스크로서 사용하여, 상기 제2 도전형의 불순물을 주입하여 상기 소스 및 드레인 확산층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서, 단계(c)는 상기 소스 또는 드레인 영역 상에 포토레지스트 마스크를 형성한 후, 상기 제1 도전형의 불순물을 주입하여 상기 비접촉 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    (e) 상기 반도체 기판의 주표면 상에 상기 게이트 전극과 상기 제2 도전형의 확산층을 덮는 층간 절연막을 형성하는 단계;
    (f) 상기 소스 및 드레인 확산층들 중 하나로 확장하는 상기 층간 절연막에 접촉홀을 개방시키는 단계;
    (g) 상기 접촉홀에 접촉 전극을 형성하는 단계; 및
    (h) 상기 접촉홀 아래에 제2 도전형의 고농도 불순물을 함유한 제2 확산층을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 단계(g)와 (h)는 상기 접촉홀에 제2 도전형의 불순물을 주입한 후, 상기 접촉홀 내에 접촉 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 단계(g)와 (h)는 상기 접촉홀 내에 폴리실리콘을 증착시킨 후, 제2 도전형의 불순물을 상기 폴리실리콘 내로 확산시키는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 단계(g)는 상기 반도체 기판의 전 표면 상에 폴리실리콘막을 증착하고, 포토리소그래픽 기술을 사용하여 상기 폴리실리콘막을 패터닝하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 제2 도전형의 고농도 불순물을 함유한 상기 제2 확산층은 상기 드레인 및 소스 확산층 중 적어도 하나에 일체로 형성되고, 상기 제2 확산층은 상기 채널 스토퍼와 상기 펀치 스루 스토퍼를 분리시키지만 접촉하지 않는 반도체 장치의 제조 방법.
  13. 반도체 장치에서 전류 누설을 감소시키는 방법에 있어서,
    (a) 제1 도전형의 반도체 기판, 및 상기 반도체 기판 상에 형성된 소자 분리 필드 산화막을 제공하는 단계;
    (b) 상기 제1 도전형의 비접촉 불순물 영역을 형성하여 상기 필드 산화막 아래에 채널 스토퍼를 제공하고, 후속 단계에서 형성되는 MOS 트랜지스터의 게이트 전극 아래에 펀치 스루 스토퍼를 제공하는 단계; 및
    (c) 상기 필드 산화막에 의해 한정된 소자 영역에 형성되고, 게이트 전극과 상기 반도체 기판의 도전형에 반대인 제2 도전형의 소스 및 드레인 확산층을 포함하는 MOS 트랜지스터를 제공하는 단계
    를 포함하며, 상기 제2 도전형의 확산층들 중 하나는 상기 채널 스토퍼와 상기 펀치 스루 스토퍼를 분리시키지만 접촉하지 않는 반도체 장치에서의 전류 누설 감소 방법.
  14. 반도체 장치에 있어서,
    제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 형성된 소자 분리 필드 산화막; 및
    상기 필드 산화막에 의해 한정된 소자 영역에 형성된 MOS 트랜지스터
    를 포함하며,
    상기 MOS 트랜지스터는,
    게이트 전극; 및
    상기 반도체 기판의 도전형에 반대인 제2 도전형의 소스 및 드레인 영역
    을 포함하고,
    상기 반도체 장치는,
    상기 필드 산화막과 상기 게이트 전극 아래에 각각 제공된 제1 도전형의 채널 스토퍼와 제1 도전형의 펀치 스루 스토퍼; 및
    상기 채널 스토퍼 및 상기 펀치 스루 스토퍼에 접촉하지 않는 상기 MOS 트랜지스터의 제2 도전형의 확산층 -상기 확산층의 바닥부는 상기 채널 스토퍼 및 상기 펀치 스루 스토퍼 중 적어도 하나의 상부보다 깊음-
    을 더 포함하며,
    상기 제1 도전형의 채널 스토퍼와 상기 제1 도전형의 펀치 스루 스토퍼는 상기 제1 도전형의 반도체 기판 내에 형성되는 반도체 장치.
  15. 제14항에 있어서, 상기 제2 도전형의 확산층은 상기 채널 스토퍼와 상기 펀치 스루 스토퍼를 분리시키지만, 상기 채널 스토퍼 및 상기 펀치 스루 스토퍼와 접촉하지 않는 반도체 장치.
  16. 제14항에 있어서,
    상기 제2 도전형의 확산층은 상기 드레인 및 소스 영역 중 하나의 영역에 일체로 형성되고, 상기 채널 스토퍼와 상기 펀치 스루 스토퍼를 분리시키지만 접촉하지 않으며, 상기 제2 확산층은 상기 드레인 및 소스 영역보다 높은 불순물 농도를 갖는 반도체 장치.
  17. 제14항에 있어서,
    상기 제2 도전형의 확산층은 상기 드레인 및 소스 영역 중 하나의 영역에 일체로 형성되고, 상기 채널 스토퍼와 상기 펀치 스루 스토퍼를 분리하지만 접촉하지 않으며,
    상기 확산층은 상기 드레인 및 소스 영역보다 높은 불순물 농도를 가지며,
    상기 반도체 장치는, 상기 확산층에 접속된 제1 종단부를 갖는 저장 전극, 상기 저장 전극의 제2 종단부에 제공된 커패시턴스 절연막, 및 상기 커패시턴스 절연막 상에 형성된 평판 전극을 포함하는 캐패시터를 더 구비하는 반도체 장치.
  18. 제1항에 있어서, 상기 펀치 스루 스토퍼는 상기 반도체 기판 내에서 상기 채널 스토퍼보다 깊게 배치되는 반도체 장치.
  19. 제1항에 있어서, 상기 확산층의 적어도 일부는 상기 반도체 기판 내에서 상기 채널 스토퍼의 적어도 일부만큼 깊게 배치되는 반도체 장치.
  20. 제19항에 있어서, 상기 확산층의 적어도 일부는 상기 반도체 기판 내에서 상기 펀치 스루 스토퍼의 적어도 일부만큼 깊게 배치되는 반도체 장치.
  21. 제20항에 있어서, 상기 펀치 스루 스토퍼는 상기 반도체 기판 내에서 상기 채널 스토퍼보다 깊게 배치되는 반도체 장치.
  22. 제21항에 있어서, 상기 채널 스토퍼와 상기 채널 스루 스토퍼는 접촉하지 않는 반도체 장치.
  23. 제1항에 있어서, 상기 채널 스토퍼와 상기 펀치 스루 스토퍼는 상기 제1 도전형의 높은 불순물 농도를 가지며, 상기 반도체 기판은 상기 제1 도전형의 실질적으로 더 낮은 불순물 농도를 갖는 반도체 장치.
  24. 제1항에 있어서, 상기 채널 스토퍼와 상기 채널 스루 스토퍼는 접촉하지 않는 반도체 장치.
  25. 제14항에 있어서, 상기 펀치 스루 스토퍼는 상기 반도체 기판 내에서 상기 채널 스토퍼보다 깊게 배치되는 반도체 장치.
  26. 제14항에 있어서, 상기 확산층의 적어도 일부는 상기 반도체 기판 내에서 상기 채널 스토퍼의 적어도 일부만큼 깊게 배치되는 반도체 장치.
  27. 제26항에 있어서, 상기 확산층의 적어도 일부는 상기 반도체 기판 내에서 상기 펀치 스루 스토퍼의 적어도 일부만큼 깊게 배치되는 반도체 장치.
  28. 제27항에 있어서, 상기 펀치 스루 스토퍼는 상기 반도체 기판 내에서 상기 채널 스토퍼보다 깊게 배치되는 반도체 장치.
  29. 제14항에 있어서, 상기 채널 스토퍼와 상기 펀치 스루 스토퍼는 상기 제1 도전형의 높은 불순물 농도를 가지며, 상기 반도체 기판은 상기 제1 도전형의 실질적으로 더 낮은 불순물 농도를 갖는 반도체 장치.
  30. 제14항에 있어서, 상기 채널 스토퍼와 상기 채널 스루 스토퍼는 접촉하지 않는 반도체 장치.
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