JPS6230363A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6230363A JPS6230363A JP60169115A JP16911585A JPS6230363A JP S6230363 A JPS6230363 A JP S6230363A JP 60169115 A JP60169115 A JP 60169115A JP 16911585 A JP16911585 A JP 16911585A JP S6230363 A JPS6230363 A JP S6230363A
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- Japan
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- type
- well
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に微細化の可能な半導体
装置に関する。
装置に関する。
潤費電力の小さいトランジスタとして相補型ＭＯ８（Ｃ
−ＭＯＳ）Ｉ−ランジスタが多用されている。このＣ−
Ｍ ＯＳ ｌ−ランジスタのうＩう、ｎ−ウェルを有す
るものの断面構造を第２図を参照して説明づ−る。
−ＭＯＳ）Ｉ−ランジスタが多用されている。このＣ−
Ｍ ＯＳ ｌ−ランジスタのうＩう、ｎ−ウェルを有す
るものの断面構造を第２図を参照して説明づ−る。
これによれば、ｐ型シリコン阜板１内に「〕型ウェル領
域２が形成されており、ｎ型領域とｎ型領域の境界部に
は素子分離のためのフィールド酸化膜３が形成されてｎ
′ｆ−ヤネル１ヘランジスタ形成領域（ｐ主情性領域）
とｐチ↑・ネルトランジスタ形底領域（ｎ型活性領域）
とが分離されている。ｎウェル２内のｐ ｆ−ｐネル１
〜ランジスタ形成領域にはヂｔ・ネル領域を隔ててｐ型
不純物が高ｉ！ｉ５度に拡散されたｐ゛領域６および７
がそれぞれソース領域Ｊ３よびドレイン領域として設（
）られ、チ１ノネル領域上にはゲート酸化膜４を介して
多結晶シリコンからなるグー１〜電極５が形成されてい
てこれらがｐヂＶネルＭＯ８ＦＥＴを構成している。ま
た、ｐ型シリコン基板１のｒ）ブー１７ネルトランジス
タ形成領域にはブレネル領域を隔てて「］゛領域６′Ｊ
３よび７′がそれぞれソース領域およびドレイン領域と
して設けられ、チャネル領域上にはゲート酸化膜４を介
して多結晶シリコンからなるゲート″ｔｔｉ極５′が形
成されていてこれらがｎチャネルＭＯ８ＦＥＴを構成し
てい□る。さらに、ｎウェル２内のｐ“領域６に隣接し
てｎ′領域９が形成されてｒ）ウェル２とコンタクトが
とられており、同様にｎ”領域６′に隣接してｐ゛領ｌ
１ｉ８が形成されて基板１とコンタクトがとられている
。
域２が形成されており、ｎ型領域とｎ型領域の境界部に
は素子分離のためのフィールド酸化膜３が形成されてｎ
′ｆ−ヤネル１ヘランジスタ形成領域（ｐ主情性領域）
とｐチ↑・ネルトランジスタ形底領域（ｎ型活性領域）
とが分離されている。ｎウェル２内のｐ ｆ−ｐネル１
〜ランジスタ形成領域にはヂｔ・ネル領域を隔ててｐ型
不純物が高ｉ！ｉ５度に拡散されたｐ゛領域６および７
がそれぞれソース領域Ｊ３よびドレイン領域として設（
）られ、チ１ノネル領域上にはゲート酸化膜４を介して
多結晶シリコンからなるグー１〜電極５が形成されてい
てこれらがｐヂＶネルＭＯ８ＦＥＴを構成している。ま
た、ｐ型シリコン基板１のｒ）ブー１７ネルトランジス
タ形成領域にはブレネル領域を隔てて「］゛領域６′Ｊ
３よび７′がそれぞれソース領域およびドレイン領域と
して設けられ、チャネル領域上にはゲート酸化膜４を介
して多結晶シリコンからなるゲート″ｔｔｉ極５′が形
成されていてこれらがｎチャネルＭＯ８ＦＥＴを構成し
てい□る。さらに、ｎウェル２内のｐ“領域６に隣接し
てｎ′領域９が形成されてｒ）ウェル２とコンタクトが
とられており、同様にｎ”領域６′に隣接してｐ゛領ｌ
１ｉ８が形成されて基板１とコンタクトがとられている
。
このよう＜ｔ Ｃ−Ｍ ＯＳ Ｆ Ｅ Ｔを用いてイ
ンバータ回路を構成Ｊ−るに（よ第２図に示り°ように
ｐチャネルＭＯ８ＦＥＴのソース６とｎつ１ルのコンタ
クト９を電源Ｖ。０に、ｐチ１？ネルＭＯ８Ｆ Ｅ Ｔ
のゲート５とｎチャネルＭＯ３ＦＥ’ｌ−のゲート５′
を入力Ｄｉｎに、ｐチャネルＭＯ８ＦＥＴのドレイン７
とｎチＶネルＭＯ８ＦＥＴのドレイン７′を出力Ｄ
に、ｐチトネルＯｕ［ ＭＯＳ ＦＥＴのソース６′と基板１のコンタクト８
を電源■８８にそれぞれ接続する。このＪ：う４ヱイン
バ一タ回路は単一導電型トランジスタを用いて構成した
インバータ回路にりも消′Ｐ！電力が小さく高速である
というすぐれた特徴を有している。
ンバータ回路を構成Ｊ−るに（よ第２図に示り°ように
ｐチャネルＭＯ８ＦＥＴのソース６とｎつ１ルのコンタ
クト９を電源Ｖ。０に、ｐチ１？ネルＭＯ８Ｆ Ｅ Ｔ
のゲート５とｎチャネルＭＯ３ＦＥ’ｌ−のゲート５′
を入力Ｄｉｎに、ｐチャネルＭＯ８ＦＥＴのドレイン７
とｎチＶネルＭＯ８ＦＥＴのドレイン７′を出力Ｄ
に、ｐチトネルＯｕ［ ＭＯＳ ＦＥＴのソース６′と基板１のコンタクト８
を電源■８８にそれぞれ接続する。このＪ：う４ヱイン
バ一タ回路は単一導電型トランジスタを用いて構成した
インバータ回路にりも消′Ｐ！電力が小さく高速である
というすぐれた特徴を有している。
〔背ｍ技術の問題点）
しかしながら、このようなＣ−ＭＯＳ ｌ−ランリスク
回路では第２図に承りようにｐチシネルＭＯ８ＦＥＴの
４領域６、ｎウェル２、ｐ型基板１がＰＮＰ型の寄生
トランジスタＴｒ１を、ｎウェル２、ｐ型基板１、ｎチ
セネルトランジスクがＮＰＮ型の奇生トランジスタを形
成することになり、その等価回路は第３図の回路図に示
１Ｊ：うなちのとなる。すなわら、寄生１−ランジスタ
Ｔｒ１のエミッタは電源ＶＤＤに接続され、そのベース
はウール抵抗Ｒを介して■。０に接続されると共に阿 寄生トランジスタＴｒ２の］レクタに接続され、寄生［
−ランリスク］−ｒ２のエミッタは電源Ｖ３３に接続さ
れ、イのベース【よ寄生トランジスター’−ｒｌのコレ
クタに接続されると共にＩＪ板低抵抗＜８を介して電源
Ｖｓｓに接続された構成となっでいる。したかってこれ
らの奇生（ヘランジスタＴｒ１．Ｔｒ２はｐｎｐｎ構造
のサイリスクを構成りる。
回路では第２図に承りようにｐチシネルＭＯ８ＦＥＴの
４領域６、ｎウェル２、ｐ型基板１がＰＮＰ型の寄生
トランジスタＴｒ１を、ｎウェル２、ｐ型基板１、ｎチ
セネルトランジスクがＮＰＮ型の奇生トランジスタを形
成することになり、その等価回路は第３図の回路図に示
１Ｊ：うなちのとなる。すなわら、寄生１−ランジスタ
Ｔｒ１のエミッタは電源ＶＤＤに接続され、そのベース
はウール抵抗Ｒを介して■。０に接続されると共に阿 寄生トランジスタＴｒ２の］レクタに接続され、寄生［
−ランリスク］−ｒ２のエミッタは電源Ｖ３３に接続さ
れ、イのベース【よ寄生トランジスター’−ｒｌのコレ
クタに接続されると共にＩＪ板低抵抗＜８を介して電源
Ｖｓｓに接続された構成となっでいる。したかってこれ
らの奇生（ヘランジスタＴｒ１．Ｔｒ２はｐｎｐｎ構造
のサイリスクを構成りる。
この奇／ｌ： １ナイリスタはＣ−Ｍ ＯＳ Ｆ ［
Ｅ Ｔの通常のｆ）を作状態で・はｆｉノ作しないが、
例えばパルス状の外部刹１１ニー等に起因ザる電流が流
れると、ウール抵抗において電圧が発生して奇生１〜ラ
ンジスクｌｒ１のベースに印加されることから奇生］−
ランジスタＴｒｌがＡンどなり、これにＪ：って基板抵
抗Ｒ８に電圧が発生して奇生ｌ−ランリスク１−ｒ２の
ベースに印加されることから一’、ｉ １．１１”ラン
ジスタ王ｒ２もＡンどなって、ｖＤＤとｖｓｓ間に、ｌ
ｉ： ：常人電流が流れるラッチアップ現象が起こる。
Ｅ Ｔの通常のｆ）を作状態で・はｆｉノ作しないが、
例えばパルス状の外部刹１１ニー等に起因ザる電流が流
れると、ウール抵抗において電圧が発生して奇生１〜ラ
ンジスクｌｒ１のベースに印加されることから奇生］−
ランジスタＴｒｌがＡンどなり、これにＪ：って基板抵
抗Ｒ８に電圧が発生して奇生ｌ−ランリスク１−ｒ２の
ベースに印加されることから一’、ｉ １．１１”ラン
ジスタ王ｒ２もＡンどなって、ｖＤＤとｖｓｓ間に、ｌ
ｉ： ：常人電流が流れるラッチアップ現象が起こる。
このラッチアップ現象は回路の誤動作や破壊をひぎ起す
ため、フィールド酸化膜３の下にヂャネルストツパを設
ける等の対策をとって防止づる必要があるが十分ではな
く、また、半導体装置の微細化に伴ってラッチアップ現
象が起りＡ５すいため、微細化の障害となっている。
ため、フィールド酸化膜３の下にヂャネルストツパを設
ける等の対策をとって防止づる必要があるが十分ではな
く、また、半導体装置の微細化に伴ってラッチアップ現
象が起りＡ５すいため、微細化の障害となっている。
（発明の目的）
本発明はこのような問題を解決するため＜ｒされたもの
で、ラッチアップ現象を効果的に防止でさ、微細化が可
能なＣ−ＭＯ３半導体装置を提供することを目的とする
。
で、ラッチアップ現象を効果的に防止でさ、微細化が可
能なＣ−ＭＯ３半導体装置を提供することを目的とする
。
上記目的達成のため、本発明にかかる半導体装置におい
では、一導電型半導体基板中に形成された通導ｍ型ＭＯ
８トランジスタと、そのトランジスタ領域の下方に形成
されたーパ７電４（２不純物の高濃度押込拡散層と、一
導電型半導体基板中に設【ｊられた逆導電型不純物拡散
領域中に形成されたー導電ＭＯＳトランジスタと、その
一導電型ＭＯＳトランジスタ領域の下方に形成された逆
導電望不純物の高ｃＪＩσ押込拡散層とを値１えてＪｊ
す、寄生ｌ・ランジスクにおけるつＩル抵抗Ｊ３よび基
板抵抗の抵抗値を下げることによりラッチアップ現采を
生じにくいという特徴を有覆る。
では、一導電型半導体基板中に形成された通導ｍ型ＭＯ
８トランジスタと、そのトランジスタ領域の下方に形成
されたーパ７電４（２不純物の高濃度押込拡散層と、一
導電型半導体基板中に設【ｊられた逆導電型不純物拡散
領域中に形成されたー導電ＭＯＳトランジスタと、その
一導電型ＭＯＳトランジスタ領域の下方に形成された逆
導電望不純物の高ｃＪＩσ押込拡散層とを値１えてＪｊ
す、寄生ｌ・ランジスクにおけるつＩル抵抗Ｊ３よび基
板抵抗の抵抗値を下げることによりラッチアップ現采を
生じにくいという特徴を有覆る。
〔発明の実施例）
以下、図面を参照しながら本発明の一実施例を詳細に説
明する。
明する。
第１図は本発明にかかる半導体装置の＋３Ａ造工稈を示
づ工程別素子断面図であって、第１図（Ｃ）はその完成
状（尿を示している。
づ工程別素子断面図であって、第１図（Ｃ）はその完成
状（尿を示している。
これによれば、第２図に示した従来のＣ−ＭＯ８Ｏ８半
導体装量様にｐ型シリコン基根１内にｎ型つ１ル２が形
成され、このｎ型ウェル２内にソースＪ５よびドレイン
をなすｐ＋領域６ ａ３よび７、これらの間のヂｐネル
領域上にゲート酸化膜４を介してグーミル電ｌ４ｉ５が
形成されてｐｆ１１ネルＭＯ３ＦＥＴを構成し、基板１
のトランジスタ形成領域にはソースおよびドレインをな
１ｎ＋領域６および７、これらの間のチャネル領域上に
ゲート酸化膜４を介してゲート電・極５′が形成されて
ｎチ１７ネルＭＯ３ＦＥ’ｒを構成している。両導電型
トランリスタ形成領域の境界部には素子分離のためのフ
ィールド酸化膜３が形成されている他、ｎウェル２内の
ｐチャネルＭＯ８ＦＥＴの下方にはｎ型不純物が高濃度
に拡ｊ夕したｎ＋埋込層１０が、基板１のｎチャネルＭ
Ｏ３ＦＥＴｌ７）■ζ方にはｎ型不純物が高濃度に拡散
したｐ１埋込層１１がそれぞれ形成されている。
導体装量様にｐ型シリコン基根１内にｎ型つ１ル２が形
成され、このｎ型ウェル２内にソースＪ５よびドレイン
をなすｐ＋領域６ ａ３よび７、これらの間のヂｐネル
領域上にゲート酸化膜４を介してグーミル電ｌ４ｉ５が
形成されてｐｆ１１ネルＭＯ３ＦＥＴを構成し、基板１
のトランジスタ形成領域にはソースおよびドレインをな
１ｎ＋領域６および７、これらの間のチャネル領域上に
ゲート酸化膜４を介してゲート電・極５′が形成されて
ｎチ１７ネルＭＯ３ＦＥ’ｒを構成している。両導電型
トランリスタ形成領域の境界部には素子分離のためのフ
ィールド酸化膜３が形成されている他、ｎウェル２内の
ｐチャネルＭＯ８ＦＥＴの下方にはｎ型不純物が高濃度
に拡ｊ夕したｎ＋埋込層１０が、基板１のｎチャネルＭ
Ｏ３ＦＥＴｌ７）■ζ方にはｎ型不純物が高濃度に拡散
したｐ１埋込層１１がそれぞれ形成されている。
このにうな高濃度不純物拡散理込層１０および１１は低
い抵抗値を有しているため、第３図におけるウール抵抗
Ｒおよび基板抵抗Ｒ８は小さくなり、外部よりの雑＆電
流が流れてもこれらの抵抗における電圧降下は奇生サイ
リスタをターンオンさせるには至らない！こめラッチア
ップが起りにくい。言い換えればう・ツチアップに対す
る耐外部雑音電流（電圧）が数１０倍に向上りることに
なる。
い抵抗値を有しているため、第３図におけるウール抵抗
Ｒおよび基板抵抗Ｒ８は小さくなり、外部よりの雑＆電
流が流れてもこれらの抵抗における電圧降下は奇生サイ
リスタをターンオンさせるには至らない！こめラッチア
ップが起りにくい。言い換えればう・ツチアップに対す
る耐外部雑音電流（電圧）が数１０倍に向上りることに
なる。
このような半導体装置は第１図を参照して次のように製
迄される。
迄される。
まず、ｐ型シリコン基板１上のｎウェル形成領域外の部
分をマスキングしておき、リンを選択的にドーピングし
てｎウェル２を形成し、ざらにこのｎつＩル２内にリン
を例えば５００ｋｅＶ以−トの高加速エネルギーで高ド
ーズ吊にイオン注入を行うと、ｒｌつ■ル２内の表面か
ら約４μの深さ位置にｒｌ ”埋込拡散層１０が形成さ
れる。この埋込拡散層の深さはＭ ＯＳ ｌ−・ランリ
スタの空乏層と接触しない深さであることが必要で、一
般的には工、Ｌ板表面から２μ以上の深さに選１ｆ＜さ
れる。同様にｊｌ（板１のｎ ｆ−ｐネルＭＯ３ＦＥＴ
形成領域にス１して選択的に高加速エネルギー高ドーズ
吊のホウ素イオン注入を行うと［）”埋込拡散層とほぼ
同じ深さにｐｌ埋込拡拡散層１が形成される（第１図（
ａ））。
分をマスキングしておき、リンを選択的にドーピングし
てｎウェル２を形成し、ざらにこのｎつＩル２内にリン
を例えば５００ｋｅＶ以−トの高加速エネルギーで高ド
ーズ吊にイオン注入を行うと、ｒｌつ■ル２内の表面か
ら約４μの深さ位置にｒｌ ”埋込拡散層１０が形成さ
れる。この埋込拡散層の深さはＭ ＯＳ ｌ−・ランリ
スタの空乏層と接触しない深さであることが必要で、一
般的には工、Ｌ板表面から２μ以上の深さに選１ｆ＜さ
れる。同様にｊｌ（板１のｎ ｆ−ｐネルＭＯ３ＦＥＴ
形成領域にス１して選択的に高加速エネルギー高ドーズ
吊のホウ素イオン注入を行うと［）”埋込拡散層とほぼ
同じ深さにｐｌ埋込拡拡散層１が形成される（第１図（
ａ））。
次にシリコン窒化Ｉ１９等を用いた選択酸化法にＪ、−
）でＪツいフィールド酸化膜３を形成して「）つ１ル領
域２内のｐヂＶネルＭＯ８ＦＥＴ形成１れ域とその外側
のｎ ｆ−＋・ネルＭ ＯＳ ｌ＝ ＩＥ Ｔ形成領
域を分前する。さらにそれぞれの１〜ランジスタ形成領
域（話セＦ領域）上に熱酸化にＪ、るグー１−酸（ヒ膜
４Ｊ３よび４′を形成し、続いて多結晶シリコン膜を全
面に形成し、これを写真食刻法（ＰＥＰ）等によってバ
ターニングすることによりグー１〜電極５および５′並
びに配線（図示せず）を形成づる（第１図（ｂ））。
）でＪツいフィールド酸化膜３を形成して「）つ１ル領
域２内のｐヂＶネルＭＯ８ＦＥＴ形成１れ域とその外側
のｎ ｆ−＋・ネルＭ ＯＳ ｌ＝ ＩＥ Ｔ形成領
域を分前する。さらにそれぞれの１〜ランジスタ形成領
域（話セＦ領域）上に熱酸化にＪ、るグー１−酸（ヒ膜
４Ｊ３よび４′を形成し、続いて多結晶シリコン膜を全
面に形成し、これを写真食刻法（ＰＥＰ）等によってバ
ターニングすることによりグー１〜電極５および５′並
びに配線（図示せず）を形成づる（第１図（ｂ））。
次にｎチャネルＭＯ３ＦＥＴ形成領域を被うようにレジ
ストをＰＥＰ技術を用いてバターニングし、ｎウェル内
に形成されたゲート電極５をマスクとしてホウ素等のｎ
型不純物をイオン注入し、熱拡散を行うとソース領域お
よびトレイン領域となるｐ＋領域６および７が形成され
てｐチャネルＭＯ８ＦＥＴが形成される。次いでｎチ１
７ネルＭＯ８ＦＥＴ形成領域上のレジストを除去し、ｐ
ｆ−ｐネルＭＯ８ＦＥＴが形成されているｎウェル領
域２を被うようにＦ） Ｅ ｌＤ技（Ｊｊを用いてレジ
ストパターンを形成し、グー１〜電極５′をマスクとし
てリン等の［１型不純物をイオン注入して熱拡散を行う
とソース領域およびドレイン領域となるｎ゛領域６’Ｊ
５にび７′が形成されてｎヂＶネルＭＯ３ＦＥＴが形成
される（第１図（Ｃ））。
ストをＰＥＰ技術を用いてバターニングし、ｎウェル内
に形成されたゲート電極５をマスクとしてホウ素等のｎ
型不純物をイオン注入し、熱拡散を行うとソース領域お
よびトレイン領域となるｐ＋領域６および７が形成され
てｐチャネルＭＯ８ＦＥＴが形成される。次いでｎチ１
７ネルＭＯ８ＦＥＴ形成領域上のレジストを除去し、ｐ
ｆ−ｐネルＭＯ８ＦＥＴが形成されているｎウェル領
域２を被うようにＦ） Ｅ ｌＤ技（Ｊｊを用いてレジ
ストパターンを形成し、グー１〜電極５′をマスクとし
てリン等の［１型不純物をイオン注入して熱拡散を行う
とソース領域およびドレイン領域となるｎ゛領域６’Ｊ
５にび７′が形成されてｎヂＶネルＭＯ３ＦＥＴが形成
される（第１図（Ｃ））。
以上の実施例においてはｎウェルを右するＣ−Ｍ ＯＳ
ＩＭ Ｔｉどｆ、ｒつているが、本発明はｎウェルを
右するＣ−ＭＯ３Ｏ３半導体装置適用て゛きる。
ＩＭ Ｔｉどｆ、ｒつているが、本発明はｎウェルを
右するＣ−ＭＯ３Ｏ３半導体装置適用て゛きる。
また、本発明の中心をなす、抵抗（「１を下げるための
高濃度押込拡散層は、自活性領域で同じ深さに形成され
ていることが望ましいが、必らずしも絶対条例ではなく
、多少の高さの差はｒ［容される。
高濃度押込拡散層は、自活性領域で同じ深さに形成され
ていることが望ましいが、必らずしも絶対条例ではなく
、多少の高さの差はｒ［容される。
さらに、フィールド酸化膜はその下にヂｉ・ネルストッ
パとなる不純物拡散層を１１′うようにしでしよい。
パとなる不純物拡散層を１１′うようにしでしよい。
以上のＪ、うに、本発明によれば両導電ｘＭｏｓｉ・ラ
ンジスクのＴｈにそれぞれ逆の導電型の不純物の高濃度
押込拡散層を設りてＪ′３す、自活ＩＩＩ領域内での抵
抗値を低下さけている′ｌこめ、奇生りイリスタがター
ンオンしにくくなり、雑晶電流等によるラッチアップを
防止できて信頼性が向上りる他、微細化を達成すること
ができる。
ンジスクのＴｈにそれぞれ逆の導電型の不純物の高濃度
押込拡散層を設りてＪ′３す、自活ＩＩＩ領域内での抵
抗値を低下さけている′ｌこめ、奇生りイリスタがター
ンオンしにくくなり、雑晶電流等によるラッチアップを
防止できて信頼性が向上りる他、微細化を達成すること
ができる。
【図面の簡単な説明】
第１図は本発明にかかる半導体装置の構成および＋１４
Ｊ造工稈を示す工程別断面図、第２図は従来のＣ−ＭＯ
８半導体装置の構成を示す断面図、第３図は奇生サイリ
スタを示す回路図である。 １・・・ｐ型基板、２・・・ｎＳ７．Ｔル、３・・・フ
ィールド酸化膜、４，４′・・・ゲート酸化膜、５，５
′・・・ゲート電流、６，７・・・ｐ＋領領域６’ 、
７’ ・・・ｎ１領域、１０．１１・・・高濃度埋込拡
散層。 出願人代理人 佐 藤 −雄 （ｂン （Ｃ） 第１図 第２図 ｎｎ 第３図
Ｊ造工稈を示す工程別断面図、第２図は従来のＣ−ＭＯ
８半導体装置の構成を示す断面図、第３図は奇生サイリ
スタを示す回路図である。 １・・・ｐ型基板、２・・・ｎＳ７．Ｔル、３・・・フ
ィールド酸化膜、４，４′・・・ゲート酸化膜、５，５
′・・・ゲート電流、６，７・・・ｐ＋領領域６’ 、
７’ ・・・ｎ１領域、１０．１１・・・高濃度埋込拡
散層。 出願人代理人 佐 藤 −雄 （ｂン （Ｃ） 第１図 第２図 ｎｎ 第３図
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板中に形成された逆導電型ＭＯＳ
トランジスタと、 この逆導電型ＭＯＳトランジスタ領域の下方に形成され
た一導電型不純物の高濃度埋込拡散層と、前記一導電型
半導体基板中に設けられた逆導電型不純物拡散領域中に
形成された一導電型ＭＯＳトランジスタと、 この一導電型ＭＯＳトランジスタ領域の下方に形成され
た逆導電型不純物の高濃度埋込拡散層と、を備えた半導
体装置。 ２、一導電型不純物の高濃度埋込拡散層および逆導電型
不純物の高濃度埋込拡散層が高エネルギーによるイオン
注入で形成されたものである特許請求の範囲第１項記載
の半導体装置。 ３、一導電型不純物の高濃度埋込拡散層および逆導電型
不純物の高濃度埋込拡散層が半導体基板表面からほぼ同
じ深さに形成されたものである特許請求の範囲第１項ま
たは第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169115A JPS6230363A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169115A JPS6230363A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230363A true JPS6230363A (ja) | 1987-02-09 |
Family
ID=15880576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169115A Pending JPS6230363A (ja) | 1985-07-31 | 1985-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209756A (ja) * | 1988-02-17 | 1989-08-23 | Sony Corp | 半導体装置 |
| JPH01211962A (ja) * | 1988-02-18 | 1989-08-25 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓ型集積回路の製造方法 |
| US5068540A (en) * | 1989-08-04 | 1991-11-26 | Ricoh Company, Ltd. | Distance measuring apparatus having automatic gain control |
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| US7847480B2 (en) | 2002-05-17 | 2010-12-07 | Ccs, Inc. | Light emitting diode unit and method for manufacturing light emitting diode unit |
-
1985
- 1985-07-31 JP JP60169115A patent/JPS6230363A/ja active Pending
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