JP2551837B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2551837B2 JP2551837B2 JP1056259A JP5625989A JP2551837B2 JP 2551837 B2 JP2551837 B2 JP 2551837B2 JP 1056259 A JP1056259 A JP 1056259A JP 5625989 A JP5625989 A JP 5625989A JP 2551837 B2 JP2551837 B2 JP 2551837B2
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- wiring
- metal wiring
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、フローティング状態になりうる内部ノード
の電位を、フローティング時に一定に保つための半導体
装置に関する。
の電位を、フローティング時に一定に保つための半導体
装置に関する。
（従来の技術） 第２図はフローティング状態になりうる内部ノードを
備えた回路を示している。第２図において、１は制御信
号、２は制御信号１によってゲートされるＰチャネルMO
Sトランジスタ、３は内部ノード、４はコンデンサ、５
はCMOSインバータ、６は出力である。第３図は第２図の
回路を実現するための従来の半導体装置のパターン構成
を示している。第３図において、31は電源の金属配線、
32はグランドの金属配線、33はＮウエル領域、34は内部
ノード３（第２図）を形成している金属配線、35,37,39
は素子領域、36,38,40はポリシリコンゲートであって、
素子領域35とポリシリコンゲート36でＰチャネル型MOS
トランジスタ２（第２図）を構成し、素子領域37とポリ
シリコンゲート38でCMOSインバータ５（第２図）のＰチ
ャネル型MOSトランジスタを構成しており、また、素子
領域39とポリシリコンゲート40とでCMOSインバータ５
（第２図）のＮチャネル型トランジスタを構成してい
る。41は出力６（第２図）を形成する出力の金属配線、
42はポリシリコン電極で素子領域43とでコンデンサ４
（第２図）を構成している。44,45,46,47,48,49,50,51,
52は金属配線と素子を接続するコンタクト窓である。
備えた回路を示している。第２図において、１は制御信
号、２は制御信号１によってゲートされるＰチャネルMO
Sトランジスタ、３は内部ノード、４はコンデンサ、５
はCMOSインバータ、６は出力である。第３図は第２図の
回路を実現するための従来の半導体装置のパターン構成
を示している。第３図において、31は電源の金属配線、
32はグランドの金属配線、33はＮウエル領域、34は内部
ノード３（第２図）を形成している金属配線、35,37,39
は素子領域、36,38,40はポリシリコンゲートであって、
素子領域35とポリシリコンゲート36でＰチャネル型MOS
トランジスタ２（第２図）を構成し、素子領域37とポリ
シリコンゲート38でCMOSインバータ５（第２図）のＰチ
ャネル型MOSトランジスタを構成しており、また、素子
領域39とポリシリコンゲート40とでCMOSインバータ５
（第２図）のＮチャネル型トランジスタを構成してい
る。41は出力６（第２図）を形成する出力の金属配線、
42はポリシリコン電極で素子領域43とでコンデンサ４
（第２図）を構成している。44,45,46,47,48,49,50,51,
52は金属配線と素子を接続するコンタクト窓である。
次に上記構成からなる半導体装置の動作について説明
する。第２図に示す回路は、電源投入時および制御信号
１がローレベルになるまでは電源電位（位下、ハイレベ
ルと記す）を出力し、その後は制御信号１には関係なく
ローレベルを出力し続けることを目的とした回路であ
る。すなわち、電源を投入すると、内部ノード３にはコ
ンデンサ４の効果によりローレベルに保持しようとする
作用が働く。したがって、CMOSインバータ５の出力６は
電源投入直後にはただちにハイレベルを出力する。次に
制御信号１がローレベルになると、Ｐチャネル型MOSト
ランジスタ２はON状態になり、内部ノード３はハイレベ
ルに遷移し出力６はローレベルになる。ここで、制御信
号１がハイレベルになると、内部ノード３はハイレベル
を保持したままフローティング状態となり、出力６はロ
ーレベルに保持される。
する。第２図に示す回路は、電源投入時および制御信号
１がローレベルになるまでは電源電位（位下、ハイレベ
ルと記す）を出力し、その後は制御信号１には関係なく
ローレベルを出力し続けることを目的とした回路であ
る。すなわち、電源を投入すると、内部ノード３にはコ
ンデンサ４の効果によりローレベルに保持しようとする
作用が働く。したがって、CMOSインバータ５の出力６は
電源投入直後にはただちにハイレベルを出力する。次に
制御信号１がローレベルになると、Ｐチャネル型MOSト
ランジスタ２はON状態になり、内部ノード３はハイレベ
ルに遷移し出力６はローレベルになる。ここで、制御信
号１がハイレベルになると、内部ノード３はハイレベル
を保持したままフローティング状態となり、出力６はロ
ーレベルに保持される。
（発明が解決しようとする課題） しかしながら、上記従来のパータン構成では、内部ノ
ード３が形成する内部ノードの金属配線34に隣接してグ
ランドの金属配線32や出力６を形成する出力の金属配線
41が存在していたため、非常に長い時間制御信号１がハ
イレベルになる状態、すなわち内部ノード３のフローテ
ィング状態が続いた場合、上記金属配線（内部ノード，
グランド，出力）34,32,41間の微少な（同層）リークに
より内部ノード３の電位は次第に下がり、CMOSインバー
タ５に貫通電流が流れ始め、やがて出力６のレベルが反
転してしまうという不良を発生する問題点を有してい
た。
ード３が形成する内部ノードの金属配線34に隣接してグ
ランドの金属配線32や出力６を形成する出力の金属配線
41が存在していたため、非常に長い時間制御信号１がハ
イレベルになる状態、すなわち内部ノード３のフローテ
ィング状態が続いた場合、上記金属配線（内部ノード，
グランド，出力）34,32,41間の微少な（同層）リークに
より内部ノード３の電位は次第に下がり、CMOSインバー
タ５に貫通電流が流れ始め、やがて出力６のレベルが反
転してしまうという不良を発生する問題点を有してい
た。
本発明は上記従来の問題点を解決するものであり、フ
ローティングになりうる内部ノードの電位を、フローテ
ィング時に一定に保つことができる半導体装置を提供す
ることを目的とするものである。
ローティングになりうる内部ノードの電位を、フローテ
ィング時に一定に保つことができる半導体装置を提供す
ることを目的とするものである。
（課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、
電気的にフローティング状態で一定電位を保持すべき内
部リードを形成する第１の配線を、前記第１の配線と同
一配線層で形成され、前記一定電位と同電位の電源に接
続された第２の配線で囲んだ構成を有するものである。
電気的にフローティング状態で一定電位を保持すべき内
部リードを形成する第１の配線を、前記第１の配線と同
一配線層で形成され、前記一定電位と同電位の電源に接
続された第２の配線で囲んだ構成を有するものである。
（作 用） したがって本発明によれば、フローティング状態の内
部ノードのリーク径路先の電位がフローティング時に保
持すべき電位であるためリークを防ぐことができ、フロ
ーティング状態の内部ノードの電位を一定に保つことが
できる。
部ノードのリーク径路先の電位がフローティング時に保
持すべき電位であるためリークを防ぐことができ、フロ
ーティング状態の内部ノードの電位を一定に保つことが
できる。
（実施例） 第１図は本発明の一実施例における半導体装置のパタ
ーン構成を示したものであり、第１図に対応する回路は
第２図であって従来例と同一である。第１図において、
７は電源の金属配線、８はグランドの金属配線、９はＮ
ウエル領域、10は内部ノード３（第２図）を形成してい
る内部ノードの金属配線であり電源の金属配線７で囲ま
れている。11,13,15,19は素子領域、12,14,16はポリシ
リコン、17は出力の金属配線、18はポリシリコン電極、
20,21,22,23,24,25,26,27,28はコンタクト窓である。上
記パターン構成で従来例（第３図）のパターン構成と大
きく変っているのは、内部ノードの金属配線10の電源の
金属配線７で囲んでいる点であり、その他は従来例の構
成と略々同じである。
ーン構成を示したものであり、第１図に対応する回路は
第２図であって従来例と同一である。第１図において、
７は電源の金属配線、８はグランドの金属配線、９はＮ
ウエル領域、10は内部ノード３（第２図）を形成してい
る内部ノードの金属配線であり電源の金属配線７で囲ま
れている。11,13,15,19は素子領域、12,14,16はポリシ
リコン、17は出力の金属配線、18はポリシリコン電極、
20,21,22,23,24,25,26,27,28はコンタクト窓である。上
記パターン構成で従来例（第３図）のパターン構成と大
きく変っているのは、内部ノードの金属配線10の電源の
金属配線７で囲んでいる点であり、その他は従来例の構
成と略々同じである。
次に上記実施例の動作について説明する。第２図の回
路において電源を投入すると、内部ノード３にはコンデ
ンサ４の効果によりローレベルに保持しようとする作用
が働く。したがってCMOSインバータ５の出力６は電源投
入直後にはただちにハイレベルを出力する。次に制御信
号１がローレベルになると、Ｐチャネル型MOSトランジ
スタ２はON状態になり、内部ノード３はハイレベルに遷
移し出力６はローレベルになる。ここで、制御信号１が
ハイレベルになると、内部ノード３はハイレベルを保持
したままフローティング状態となり出力６はローレベル
に保持される。したがって内部ノード３を形成している
内部ノードの金属配線10の電位はハイレベルであり、そ
の周囲には同じ電位である電源の金属配線７が存在して
いる状態である。
路において電源を投入すると、内部ノード３にはコンデ
ンサ４の効果によりローレベルに保持しようとする作用
が働く。したがってCMOSインバータ５の出力６は電源投
入直後にはただちにハイレベルを出力する。次に制御信
号１がローレベルになると、Ｐチャネル型MOSトランジ
スタ２はON状態になり、内部ノード３はハイレベルに遷
移し出力６はローレベルになる。ここで、制御信号１が
ハイレベルになると、内部ノード３はハイレベルを保持
したままフローティング状態となり出力６はローレベル
に保持される。したがって内部ノード３を形成している
内部ノードの金属配線10の電位はハイレベルであり、そ
の周囲には同じ電位である電源の金属配線７が存在して
いる状態である。
上記のように本実施例によれば、ハイレベルを保持し
たままフローティング状態になった内部ノード３を形成
している内部ノードの金属配線10を、同じ電位である電
源の金属配線７で囲んでいることにより、金属配線間の
微少リークが存在し、内部ノード３のフローティング状
態が非常に長い時間続いたとしても、内部ノード３の電
位はハイレベルを保持し続けることができる。
たままフローティング状態になった内部ノード３を形成
している内部ノードの金属配線10を、同じ電位である電
源の金属配線７で囲んでいることにより、金属配線間の
微少リークが存在し、内部ノード３のフローティング状
態が非常に長い時間続いたとしても、内部ノード３の電
位はハイレベルを保持し続けることができる。
なお、本実施例では内部ノードの配線および電源の配
線を金属で構成したが、両方の配線は、導電性材質ある
いは拡散層であってもよい。
線を金属で構成したが、両方の配線は、導電性材質ある
いは拡散層であってもよい。
（発明の効果） 本発明は上記実施例から明らかなように、電気的にフ
ローティング状態で一定電位を保持すべき内部ノードを
形成する第１の配線を、その第１の配線と同一配線層で
形成され、前記一定電位と同電位の電源に接続された第
２の配線で囲むことにより、たとえ同一配線層間に微少
リークが存在しても、内部ノード配線がフローティング
状態で保持すべき電位を保持することができるという効
果を奏するものである。
ローティング状態で一定電位を保持すべき内部ノードを
形成する第１の配線を、その第１の配線と同一配線層で
形成され、前記一定電位と同電位の電源に接続された第
２の配線で囲むことにより、たとえ同一配線層間に微少
リークが存在しても、内部ノード配線がフローティング
状態で保持すべき電位を保持することができるという効
果を奏するものである。
第１図は本発明の一実施例における半導体装置のパター
ン構成図、第２図はフローティング状態になりうる内部
ノードを備えた回路図、第３図は従来の半導体装置のパ
ターン構成図である。 １……制御信号、２……Ｐチャネル型MOSトランジス
タ、３……内部ノード、４……コンデンサ、５……CMOS
インバータ、６……出力、7,31……電源の金属配線、8,
32……グランドの金属配線、9,33……Ｎウエル領域、1
0,34……内部ノードの金属配線、11,13,15,19,35,37,3
9,43……素子領域、12,14,16,36,38,40……ポリシリコ
ン電極、17,41……出力の金属配線、18,42……ポリシリ
コン電極、20,21,22,23,24,25,26,27,28,44,45,46,47,4
8,49,50,51,52……コンタクト窓。
ン構成図、第２図はフローティング状態になりうる内部
ノードを備えた回路図、第３図は従来の半導体装置のパ
ターン構成図である。 １……制御信号、２……Ｐチャネル型MOSトランジス
タ、３……内部ノード、４……コンデンサ、５……CMOS
インバータ、６……出力、7,31……電源の金属配線、8,
32……グランドの金属配線、9,33……Ｎウエル領域、1
0,34……内部ノードの金属配線、11,13,15,19,35,37,3
9,43……素子領域、12,14,16,36,38,40……ポリシリコ
ン電極、17,41……出力の金属配線、18,42……ポリシリ
コン電極、20,21,22,23,24,25,26,27,28,44,45,46,47,4
8,49,50,51,52……コンタクト窓。
Claims (1)
- 【請求項１】電気的にフローティング状態で一定電位を
保持すべき内部ノードを形成する第１の配線を、前記第
１の配線と同一配線層で形成され、前記一定電位と同電
位の電源に接続された第２の配線で囲んだことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056259A JP2551837B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056259A JP2551837B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237143A JPH02237143A (ja) | 1990-09-19 |
| JP2551837B2 true JP2551837B2 (ja) | 1996-11-06 |
Family
ID=13022085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056259A Expired - Fee Related JP2551837B2 (ja) | 1989-03-10 | 1989-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551837B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011021339A1 (ja) * | 2009-08-19 | 2011-02-24 | 日本電気株式会社 | 給電線構造及びそれを用いた回路基板、ｅｍｉノイズ低減方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052627U (ja) * | 1983-09-19 | 1985-04-13 | 日本電気株式会社 | 半導体集積回路 |
| JP2520106B2 (ja) * | 1985-11-13 | 1996-07-31 | 松下電子工業株式会社 | 半導体装置 |
| JPS6336554A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | 半導体装置 |
| JPS63175441A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | 半導体装置 |
-
1989
- 1989-03-10 JP JP1056259A patent/JP2551837B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237143A (ja) | 1990-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |