JPS63175441A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63175441A JPS63175441A JP710487A JP710487A JPS63175441A JP S63175441 A JPS63175441 A JP S63175441A JP 710487 A JP710487 A JP 710487A JP 710487 A JP710487 A JP 710487A JP S63175441 A JPS63175441 A JP S63175441A
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- Japan
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- elements
- wiring layer
- semiconductor device
- layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 16
- 230000008878 coupling Effects 0.000 abstract description 11
- 238000010168 coupling process Methods 0.000 abstract description 11
- 238000005859 coupling reaction Methods 0.000 abstract description 11
- 230000035945 sensitivity Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 abstract 12
- 239000011229 interlayer Substances 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にアナログ機能を有す
る半導体装置に関する。
る半導体装置に関する。
本発明は、回路を構成する素子と、素子間配線層とを含
む半導体装置において、 上記素子および上記素子間配線層の一部分あるいはすべ
ての領域を覆い上記素子間配線層の上層に設けられ、例
えば接地電位または電源電位などの所定電位に接続され
た金属配線層を設けることにより、 素子間および素子間配線間相互の結合容量による影響を
少なくし、高感度、高速でかつ安定に動作するようにし
たものである。
む半導体装置において、 上記素子および上記素子間配線層の一部分あるいはすべ
ての領域を覆い上記素子間配線層の上層に設けられ、例
えば接地電位または電源電位などの所定電位に接続され
た金属配線層を設けることにより、 素子間および素子間配線間相互の結合容量による影響を
少なくし、高感度、高速でかつ安定に動作するようにし
たものである。
従来、アナログ機能として、例えば演算増幅器、比較器
などを有する半導体装置においては、その構成は演算増
幅器などを構成するトランジスタなどの素子を金属配線
などを用いて結線することのみによってなされていた。
などを有する半導体装置においては、その構成は演算増
幅器などを構成するトランジスタなどの素子を金属配線
などを用いて結線することのみによってなされていた。
上述した従来の半導体装置は、例えば演算増幅器などに
おいては、チップの小形化、高速化などのため、トラン
ジスタなどの素子は微少化され、近接して配置せざるを
得ないため、必然的に素子間および金属配線間などの不
要な結合容量の増加をきたしている。
おいては、チップの小形化、高速化などのため、トラン
ジスタなどの素子は微少化され、近接して配置せざるを
得ないため、必然的に素子間および金属配線間などの不
要な結合容量の増加をきたしている。
このため、高感度、高速な演算増幅器などを実現しよう
とすると、上記の不要な結合容量の増加により、発振な
どの不安定動作を生じやすい欠点があった。
とすると、上記の不要な結合容量の増加により、発振な
どの不安定動作を生じやすい欠点があった。
本発明の目的は、上記の欠点を除去することにより、高
感度、高速でかつ安定に動作する半導体装置を提供する
ことにある。
感度、高速でかつ安定に動作する半導体装置を提供する
ことにある。
本発明は、回路を構成する素子と、素子間配線層とを含
む半導体装置において、上記素子および上記素子間配線
層の一部分にあるいはすべての領域を覆い上記素子間配
線層の上層に設けられ所定電位に接続された金属配線層
を有することを特徴とする。
む半導体装置において、上記素子および上記素子間配線
層の一部分にあるいはすべての領域を覆い上記素子間配
線層の上層に設けられ所定電位に接続された金属配線層
を有することを特徴とする。
また本発明は、所定電位は接地電位であることが好まし
い。
い。
また本発明は、所定電位は電源電位であることが好まし
い。
い。
また本発明は、金属配線層が任意の二つに分割され、一
方が接地電位に、他方が電源電位にそれぞれ接続される
ことが好ましい。
方が接地電位に、他方が電源電位にそれぞれ接続される
ことが好ましい。
素子間配線層の上層に設けられた金属配線層が例えば接
地電位に接続され、例えば各素子および素子間配線層の
全領域を覆うて設けられた場合を考えると、各素子およ
び素子間配線は、上記素子間配線層と上記全金属配線層
との間の眉間絶縁層を介して容量的にすべて接地電位に
接続されるので、素子間および素子間配線間の結合容量
はあっても回路上に及ぼす影響が小さくなる。これは、
上記金属配線層を電源電位に接続した場合にも同様であ
り、なお回路構成によっては領域の一部分だけ覆うよう
にしてもよい。さらに、上記金属配線層を二つに分け、
一方は接地電位に、他方は電源電位に接続することによ
り、一層効果的となる。
地電位に接続され、例えば各素子および素子間配線層の
全領域を覆うて設けられた場合を考えると、各素子およ
び素子間配線は、上記素子間配線層と上記全金属配線層
との間の眉間絶縁層を介して容量的にすべて接地電位に
接続されるので、素子間および素子間配線間の結合容量
はあっても回路上に及ぼす影響が小さくなる。これは、
上記金属配線層を電源電位に接続した場合にも同様であ
り、なお回路構成によっては領域の一部分だけ覆うよう
にしてもよい。さらに、上記金属配線層を二つに分け、
一方は接地電位に、他方は電源電位に接続することによ
り、一層効果的となる。
従って、不要な結合容量の影響の恐れなく、微少化を図
ることができ、高感度、高速でかつ安定に動作する半導
体装置を得ることが可能となる。
ることができ、高感度、高速でかつ安定に動作する半導
体装置を得ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的チップ上面図
である。第１図において、１および２は入力端子、３は
バイアス端子、５は電源端子、６は接地端子、１１．１
２．１３および１４はＮチャネルＭＯＳトランジスタ、
２１．２２および２３はＰチャネルＭＯ３）ランジスタ
である。これらの素子は同図に示すように、第一層アル
ミ配線（−で示す、）、第二層アルミ配線（＃で示す。
である。第１図において、１および２は入力端子、３は
バイアス端子、５は電源端子、６は接地端子、１１．１
２．１３および１４はＮチャネルＭＯＳトランジスタ、
２１．２２および２３はＰチャネルＭＯ３）ランジスタ
である。これらの素子は同図に示すように、第一層アル
ミ配線（−で示す、）、第二層アルミ配線（＃で示す。
）、コンタクト（・で示す。）およびピアホール（○で
示す。）により結線されている。なお、ここでは第一層
アルミ配線、コンタクトおよびピアホールはそれぞれシ
ンボル化して示しである。
示す。）により結線されている。なお、ここでは第一層
アルミ配線、コンタクトおよびピアホールはそれぞれシ
ンボル化して示しである。
この等価回路は第３図に示すように演算増幅器として良
く知られている。すなわち、ＮチャネルＭＯ３）ランジ
スタ１１および１２は差動段を、ＰチャネルＭＯＳトラ
ンジスタ２１および２２はそれらの負荷素子を、Ｐチャ
ネルＭＯ３）ランジスタ２３は出力段を、ＮチャネルＭ
ＯＳトランジスタ１３および１４はバイアス制御段をそ
れぞれ構成している。
く知られている。すなわち、ＮチャネルＭＯ３）ランジ
スタ１１および１２は差動段を、ＰチャネルＭＯＳトラ
ンジスタ２１および２２はそれらの負荷素子を、Ｐチャ
ネルＭＯ３）ランジスタ２３は出力段を、ＮチャネルＭ
ＯＳトランジスタ１３および１４はバイアス制御段をそ
れぞれ構成している。
本発明の特徴は、第１図において第二層アルミ配線３１
を設けたことにある。
を設けたことにある。
第１図において、第二層アルミ配線３１は演算増幅器を
構成する素子および素子間配線の大部分を覆うとともに
接地端子６に接続される。これにより、演算増幅器を構
成する素子間および素子間配線相互の不要な結合を充分
に取り除くことができる。
構成する素子および素子間配線の大部分を覆うとともに
接地端子６に接続される。これにより、演算増幅器を構
成する素子間および素子間配線相互の不要な結合を充分
に取り除くことができる。
よって、素子が微細化され近接して配置されることによ
る不要な結合容量の増加を除去でき安定で高感度、高速
な演算増幅器などが構成できる。
る不要な結合容量の増加を除去でき安定で高感度、高速
な演算増幅器などが構成できる。
第２図は本発明の第二実施例を示す模式的チップ上面図
である。第２図において、第二層アルミ配線３２および
３３を除いて他は第１図に示す第一実施例と全く同一で
ある。第二層アルミ３２は演算増幅器の下方の素子およ
び素子間配線を覆うとともに接地端子６に接続され、第
二層アルミ配線３３は演算増幅器の上方の素子および素
子間配線を覆うとともに電源端子５に接続される。
である。第２図において、第二層アルミ配線３２および
３３を除いて他は第１図に示す第一実施例と全く同一で
ある。第二層アルミ３２は演算増幅器の下方の素子およ
び素子間配線を覆うとともに接地端子６に接続され、第
二層アルミ配線３３は演算増幅器の上方の素子および素
子間配線を覆うとともに電源端子５に接続される。
本発明の特徴は、第２図において、第二層アルミ配線３
２および３３を設けたことにある。
２および３３を設けたことにある。
本実施例においては、演算増幅器の入力段と出力段の結
合を分離することができ、より安定に動作する効果が得
られる。
合を分離することができ、より安定に動作する効果が得
られる。
以上説明したように、本発明によれば、素子間および素
子間配線相互の結合容量による影響を少なくし、高感度
、高速でかつ安定に動作する半導体装置を実現でき、そ
の効果は大である。
子間配線相互の結合容量による影響を少なくし、高感度
、高速でかつ安定に動作する半導体装置を実現でき、そ
の効果は大である。
第１図は本発明の第一実施例を示す模式的チッ ゛
ブ上面図。 第２図は本発明の第二実施例を示す模式的チップ上面図
。 第３図は第一および第二実施例の等価回路を示す回路図
。 １．２・・・入力端子、３・・・バイアス端子、４・・
・出力端子、５・・・電源端子、６・・・接地端子、１
１−１４・・・ＮチャネルＭＯ３）ランジスタ、２１〜
２３・・・ＰチャネルＭＯ３）ランジスタ、３１〜３３
・・・第二層アルミ配線。 ゞ・、−４／ １．２ ： 入力鳴子 −： 第一層
アルミ勇退３ ： パイＴ久！ｍ＋ ・
： コンタクト４ ： 出力端子
ｏ：ｌ：’了ホール５ ： 電；ｌ！！堝子
ロ 二Ｘ服侵域６ ： ａ剋瑞子
口 二 才〈リシコン預服１１〜１４：Ｎ４−ｖ
ネルＭＯ５トランプスゲ ロ ： 力町二層アノＦ
ミ西已緬し２１〜２３ ： Ｐ＋ヤネルＭＯＳトラン
ジスタ３１ ： 、￥に層アルミ白滌 を 第−実施例 （＋ツブ上面図） 兜 １・図 ？、２ ： ）Ｘ７］堝子
−： Ｍ−４アルｓｒ＊３ ： バイアス端
子 ・ ： コンタクト４ ： 出力端
子 ０ ： に”子爪−ル５ 二 電
ａｍ子 口 ：、花数領域６ ：Ｊ
ｉｊｔ！！４＋ 口 ： ポリシコン
構成１１〜１４ ： Ｎ＋７ネルＭＯ５）ランシ又タ
ロ ’ Ｍ二１７ルミ白マ２１〜２３ ： Ｐヶ・
マ・ネルＭＯ５）ランジスタ３２．３３： 藁二Ｉア
ルミ配線 肩二大に例 （＋・ツブ土面口） 肩 ２ 口
ブ上面図。 第２図は本発明の第二実施例を示す模式的チップ上面図
。 第３図は第一および第二実施例の等価回路を示す回路図
。 １．２・・・入力端子、３・・・バイアス端子、４・・
・出力端子、５・・・電源端子、６・・・接地端子、１
１−１４・・・ＮチャネルＭＯ３）ランジスタ、２１〜
２３・・・ＰチャネルＭＯ３）ランジスタ、３１〜３３
・・・第二層アルミ配線。 ゞ・、−４／ １．２ ： 入力鳴子 −： 第一層
アルミ勇退３ ： パイＴ久！ｍ＋ ・
： コンタクト４ ： 出力端子
ｏ：ｌ：’了ホール５ ： 電；ｌ！！堝子
ロ 二Ｘ服侵域６ ： ａ剋瑞子
口 二 才〈リシコン預服１１〜１４：Ｎ４−ｖ
ネルＭＯ５トランプスゲ ロ ： 力町二層アノＦ
ミ西已緬し２１〜２３ ： Ｐ＋ヤネルＭＯＳトラン
ジスタ３１ ： 、￥に層アルミ白滌 を 第−実施例 （＋ツブ上面図） 兜 １・図 ？、２ ： ）Ｘ７］堝子
−： Ｍ−４アルｓｒ＊３ ： バイアス端
子 ・ ： コンタクト４ ： 出力端
子 ０ ： に”子爪−ル５ 二 電
ａｍ子 口 ：、花数領域６ ：Ｊ
ｉｊｔ！！４＋ 口 ： ポリシコン
構成１１〜１４ ： Ｎ＋７ネルＭＯ５）ランシ又タ
ロ ’ Ｍ二１７ルミ白マ２１〜２３ ： Ｐヶ・
マ・ネルＭＯ５）ランジスタ３２．３３： 藁二Ｉア
ルミ配線 肩二大に例 （＋・ツブ土面口） 肩 ２ 口
Claims (4)
- （１）回路を構成する素子と、素子間配線層とを含む半
導体装置において、 上記素子および上記素子間配線層の一部分にあるいはす
べての領域を覆い上記素子間配線層の上層に設けられ所
定電位に接続された金属配線層を有する ことを特徴とする半導体装置。 - （２）所定電位は接地電位である特許請求の範囲第（１
）項に記載の半導体装置。 - （３）所定電位は電源電位である特許請求の範囲第（１
）項に記載の半導体装置。 - （４）金属配線層が任意の二つに分割され、一方が接地
電位に、他方が電源電位にそれぞれ接続された特許請求
の範囲第（１）頂に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP710487A JPS63175441A (ja) | 1987-01-14 | 1987-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP710487A JPS63175441A (ja) | 1987-01-14 | 1987-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63175441A true JPS63175441A (ja) | 1988-07-19 |
Family
ID=11656779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP710487A Pending JPS63175441A (ja) | 1987-01-14 | 1987-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63175441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237143A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electron Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS605542A (ja) * | 1983-06-24 | 1985-01-12 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-01-14 JP JP710487A patent/JPS63175441A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS605542A (ja) * | 1983-06-24 | 1985-01-12 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237143A (ja) * | 1989-03-10 | 1990-09-19 | Matsushita Electron Corp | 半導体装置 |
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