JPH08264658A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08264658A JPH08264658A JP7093081A JP9308195A JPH08264658A JP H08264658 A JPH08264658 A JP H08264658A JP 7093081 A JP7093081 A JP 7093081A JP 9308195 A JP9308195 A JP 9308195A JP H08264658 A JPH08264658 A JP H08264658A
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- Japan
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- cell
- wiring
- analog
- standardized
- cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Abstract
(57)【要約】
【目的】 アナログ回路ブロックについて規格化したセ
ルを用いて設計効率及び面積効率を向上させた自動配置
配線に適した半導体集積回路を提供する。 【構成】 アナログセル１０は、セル高さｈが一定値に
固定され、電源配線１ａ，１ｂがセルの上下端に横方向
に走るように配置され、入出力配線２ａ，２ｂはセル内
を縦方向に走るように配置され、周囲を取り囲むように
ガードリング拡散層３と及びガードリング配線４が配置
されて規格化されたセルである。このように規格化され
たアナログセルをチップレイアウトして、アナログ回路
ブロックをもつＬＳＩが得られる。
ルを用いて設計効率及び面積効率を向上させた自動配置
配線に適した半導体集積回路を提供する。 【構成】 アナログセル１０は、セル高さｈが一定値に
固定され、電源配線１ａ，１ｂがセルの上下端に横方向
に走るように配置され、入出力配線２ａ，２ｂはセル内
を縦方向に走るように配置され、周囲を取り囲むように
ガードリング拡散層３と及びガードリング配線４が配置
されて規格化されたセルである。このように規格化され
たアナログセルをチップレイアウトして、アナログ回路
ブロックをもつＬＳＩが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ回路ブロッ
クを有し、自動配置配線により容易にチップレイアウト
される半導体集積回路に関する。
クを有し、自動配置配線により容易にチップレイアウト
される半導体集積回路に関する。
【０００２】
【従来の技術】従来より、大規模半導体集積回路（ＬＳ
Ｉ）の設計法として、ＣＡＤシステムを用いた自動配置
配線が知られている。自動配置配線を行うためには、予
め多数の基本論理回路（ディジタル回路ブロック）を、
それぞれ高さや電源配線の位置、入出力配線の位置等が
規格化されたスタンダード・セルとしてセル・ライブラ
リに登録しておく。そして論理回路設計に基づいて、所
定の規則にしたがってチップ上にスタンダード・セルを
自動配置配線する。
Ｉ）の設計法として、ＣＡＤシステムを用いた自動配置
配線が知られている。自動配置配線を行うためには、予
め多数の基本論理回路（ディジタル回路ブロック）を、
それぞれ高さや電源配線の位置、入出力配線の位置等が
規格化されたスタンダード・セルとしてセル・ライブラ
リに登録しておく。そして論理回路設計に基づいて、所
定の規則にしたがってチップ上にスタンダード・セルを
自動配置配線する。
【０００３】
【発明が解決しようとする課題】ディジタル／アナログ
混載ＬＳＩやアナログＬＳＩの場合、アナログ回路ブロ
ックについてはこれまで規格化されたセルがなく、従っ
てセル毎にサイズや入力端子位置、電源配線位置が異な
り、ＣＡＤを用いた自動配置配線によるチップ・レイア
ウトができず、マニュアル設計が行われていた。このた
め、セル配置やセル間配線等に制約が生じ易く、ＬＳＩ
の設計効率及び面積効率が悪いという問題があった。
混載ＬＳＩやアナログＬＳＩの場合、アナログ回路ブロ
ックについてはこれまで規格化されたセルがなく、従っ
てセル毎にサイズや入力端子位置、電源配線位置が異な
り、ＣＡＤを用いた自動配置配線によるチップ・レイア
ウトができず、マニュアル設計が行われていた。このた
め、セル配置やセル間配線等に制約が生じ易く、ＬＳＩ
の設計効率及び面積効率が悪いという問題があった。
【０００４】この発明は、アナログ回路ブロックについ
て規格化したセルを用いて設計効率及び面積効率を向上
させた自動配置配線に適した半導体集積回路を提供する
ことを目的としている。
て規格化したセルを用いて設計効率及び面積効率を向上
させた自動配置配線に適した半導体集積回路を提供する
ことを目的としている。
【０００５】
【課題を解決するための手段】この発明は、ブロック単
位で所定の機能を有するアナログ回路ブロックを含む半
導体集積回路において、前記アナログ回路ブロックは、
セル高さが一定で、電源配線がセルの上下端部において
横方向に走るように配置され、入出力配線がセル内を縦
方向に走るように配置された規格化されたアナログセル
を用いてチップレイアウトされていることを特徴として
いる。
位で所定の機能を有するアナログ回路ブロックを含む半
導体集積回路において、前記アナログ回路ブロックは、
セル高さが一定で、電源配線がセルの上下端部において
横方向に走るように配置され、入出力配線がセル内を縦
方向に走るように配置された規格化されたアナログセル
を用いてチップレイアウトされていることを特徴として
いる。
【０００６】この発明において好ましくは、前記アナロ
グセルが、前記入出力配線と平行に設けられたダミー配
線を有することを特徴としている。
グセルが、前記入出力配線と平行に設けられたダミー配
線を有することを特徴としている。
【０００７】
【作用】この発明によると、アナログ回路ブロックにつ
いて、規格化されたアナログセルを用いているので、Ｃ
ＡＤによる自動配置配線が容易となり、またマニュアル
設計を行ったとししても、アナログ回路を含むＬＳＩの
設計効率及び面積効率を高いものとすることができる。
いて、規格化されたアナログセルを用いているので、Ｃ
ＡＤによる自動配置配線が容易となり、またマニュアル
設計を行ったとししても、アナログ回路を含むＬＳＩの
設計効率及び面積効率を高いものとすることができる。
【０００８】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例によるアナログ
セル１０の平面図である。このアナログセル１０は、
セル高さ、電源配線、入出力配線、及びガードリ
ングが規格化されている。即ちセル高さｈとセル幅ｗの
うち、セル高さｈは他のアナログセルと同じ一定値に固
定されている。セル１０の上下端部には、電源配線１
ａ，１ｂが横方向に走るように配置されている。ここで
は、上部の電源配線１ａがＶDD線、下部の電源配線１ｂ
がＧＮＤ線（接地線）であり、これらの電源配線１ａ，
１ｂは第１層金属配線とする。
説明する。図１は、この発明の一実施例によるアナログ
セル１０の平面図である。このアナログセル１０は、
セル高さ、電源配線、入出力配線、及びガードリ
ングが規格化されている。即ちセル高さｈとセル幅ｗの
うち、セル高さｈは他のアナログセルと同じ一定値に固
定されている。セル１０の上下端部には、電源配線１
ａ，１ｂが横方向に走るように配置されている。ここで
は、上部の電源配線１ａがＶDD線、下部の電源配線１ｂ
がＧＮＤ線（接地線）であり、これらの電源配線１ａ，
１ｂは第１層金属配線とする。
【０００９】入出力配線２ａ，２ｂは、電源配線１ａ，
１ｂとは直交してセル１０内を縦方向に走るように配置
されて、上下に入出力端子が設けられる。これにより、
セル１０の上下端がセル間配線を行う配線領域に接する
ことになる。これらの入出力配線２ａ，２ｂは第２層金
属配線とする。具体的に例えば、アナログセル１０がＭ
ＯＳトランジスタを用いた演算増幅器セルであって、ト
ランジスタ幅５０μm ×４段で実現する場合を例にとれ
ば、電源配線１ａ，１ｂの幅を２０μm として、セル高
さｈは約２５０μm とすればよい。
１ｂとは直交してセル１０内を縦方向に走るように配置
されて、上下に入出力端子が設けられる。これにより、
セル１０の上下端がセル間配線を行う配線領域に接する
ことになる。これらの入出力配線２ａ，２ｂは第２層金
属配線とする。具体的に例えば、アナログセル１０がＭ
ＯＳトランジスタを用いた演算増幅器セルであって、ト
ランジスタ幅５０μm ×４段で実現する場合を例にとれ
ば、電源配線１ａ，１ｂの幅を２０μm として、セル高
さｈは約２５０μm とすればよい。
【００１０】セル１０の周囲にはこれを取り囲むよう
に、セル１０内の素子への外部ノイズの伝搬、又は外部
へのノイズ伝搬を阻止するための、破線で示すようなガ
ードリング拡散層３が配置される。このガードリング拡
散層３に重ねて、ガードリング拡散層３に所定間隔でコ
ンタクトさせるガードリング配線４が配設される。ガー
ドリング配線４は、この実施例では電源配線１ａ，１ｂ
と同じ第１層金属配線であり、且つＧＮＤ線と同様に接
地されるＧＮＤＢ線とする。従ってこのガードリング配
線４は、電源配線１ａ，１ｂと交差する部分は、切断さ
れている。
に、セル１０内の素子への外部ノイズの伝搬、又は外部
へのノイズ伝搬を阻止するための、破線で示すようなガ
ードリング拡散層３が配置される。このガードリング拡
散層３に重ねて、ガードリング拡散層３に所定間隔でコ
ンタクトさせるガードリング配線４が配設される。ガー
ドリング配線４は、この実施例では電源配線１ａ，１ｂ
と同じ第１層金属配線であり、且つＧＮＤ線と同様に接
地されるＧＮＤＢ線とする。従ってこのガードリング配
線４は、電源配線１ａ，１ｂと交差する部分は、切断さ
れている。
【００１１】以上のように規格化されたアナログセル１
０を用いて、ＣＡＤを用いて自動配置配線によりアナロ
グ回路ブロック２０をレイアウトした例を図２に示し、
図２をより具体化したレイアウトを図３に示す。図示の
ように、高さの揃った３つのアナログセルＡ，Ｂ，Ｃが
横一列に並べて配置されて、回路ブロック２０が構成さ
れる。ここで、電源配線１ａ，１ｂ、上下のガードリン
グ拡散層３及び配線４は各セル共通とする。また隣接す
るセルのガードリング層３及びガードリング配線４は、
セルを互いに重ねて共有させている。これらのセルの共
通化、共有化処理は、ＣＡＤを用いた自動配置処理の際
の条件設定により簡単にできる。
０を用いて、ＣＡＤを用いて自動配置配線によりアナロ
グ回路ブロック２０をレイアウトした例を図２に示し、
図２をより具体化したレイアウトを図３に示す。図示の
ように、高さの揃った３つのアナログセルＡ，Ｂ，Ｃが
横一列に並べて配置されて、回路ブロック２０が構成さ
れる。ここで、電源配線１ａ，１ｂ、上下のガードリン
グ拡散層３及び配線４は各セル共通とする。また隣接す
るセルのガードリング層３及びガードリング配線４は、
セルを互いに重ねて共有させている。これらのセルの共
通化、共有化処理は、ＣＡＤを用いた自動配置処理の際
の条件設定により簡単にできる。
【００１２】各セル間の配線は、やはりＣＡＤを用いた
自動配線により、セル列の上下の配線領域を利用して行
われる。ここでは、セルＡ〜Ｃからなる回路ブロック２
０の入力端子はセルＢの入力端子ＩＮＢであり、セルＢ
の出力端子ＯＵＴＢがセルＣの入力端子ＩＮＣにつなが
り、セルＣの出力端子ＯＵＴＣがセルＡの入力端子ＩＮ
Ａにつながり、セルＡの出力端子ＯＵＴＡが回路ブロッ
ク２０の出力端子となる場合の配線を示している。
自動配線により、セル列の上下の配線領域を利用して行
われる。ここでは、セルＡ〜Ｃからなる回路ブロック２
０の入力端子はセルＢの入力端子ＩＮＢであり、セルＢ
の出力端子ＯＵＴＢがセルＣの入力端子ＩＮＣにつなが
り、セルＣの出力端子ＯＵＴＣがセルＡの入力端子ＩＮ
Ａにつながり、セルＡの出力端子ＯＵＴＡが回路ブロッ
ク２０の出力端子となる場合の配線を示している。
【００１３】この発明が適用されるアナログ回路の例と
しては例えば、図４（ａ）に示すようなバンドギャップ
リファレンス回路、同図（ｂ）に示すようなボリューム
回路、同図（ｃ）に示すようなセレクタ回路等がある。
これらのアナログ回路を上述のように自動配置配線で実
現するためには、例えば演算増幅器、抵抗素子列、ダイ
オード列、トランスファゲート列等をそれぞれ図１で説
明したように規格化されたアナログセルとして用意すれ
ばよい。
しては例えば、図４（ａ）に示すようなバンドギャップ
リファレンス回路、同図（ｂ）に示すようなボリューム
回路、同図（ｃ）に示すようなセレクタ回路等がある。
これらのアナログ回路を上述のように自動配置配線で実
現するためには、例えば演算増幅器、抵抗素子列、ダイ
オード列、トランスファゲート列等をそれぞれ図１で説
明したように規格化されたアナログセルとして用意すれ
ばよい。
【００１４】ところで、図１に示すアナログセルが演算
増幅器セルであるとして、これをレイアウトした時に、
レイアウトの仕方によっては不都合が生じることがあ
る。図５（ａ）（ｂ）は演算増幅器セル５０を例えばバ
ッファとして配置配線した場合のレイアウトとその等価
回路である。ＰＩＮ，ＭＩＮとなる二つの入力配線５
２，５３と出力配線５４がセル内を縦方向に走る。一つ
の入力配線５３と出力配線５４の間が上部配線領域で配
線５５により接続され、また出力配線５４は下部配線領
域で配線５６に接続される。配線５６はセル５０の左右
の両方向にある２つのセルの入力に接続している。
増幅器セルであるとして、これをレイアウトした時に、
レイアウトの仕方によっては不都合が生じることがあ
る。図５（ａ）（ｂ）は演算増幅器セル５０を例えばバ
ッファとして配置配線した場合のレイアウトとその等価
回路である。ＰＩＮ，ＭＩＮとなる二つの入力配線５
２，５３と出力配線５４がセル内を縦方向に走る。一つ
の入力配線５３と出力配線５４の間が上部配線領域で配
線５５により接続され、また出力配線５４は下部配線領
域で配線５６に接続される。配線５６はセル５０の左右
の両方向にある２つのセルの入力に接続している。
【００１５】入力配線５２，５３及び出力配線５４の配
線抵抗を２ｒとすると、結線されたバッファの等価回路
上では図５（ｂ）に示すように配線抵抗が分布する。こ
のとき出力配線の中点Ｏ（演算増幅器の出力端子）から
下側の端子ｂを経て配線５６との接続点まで配線抵抗ｒ
（実際には出力配線５４の外部配線５６までの配線抵抗
も入るがこれは図では無視している）は、配線５６の左
右につながる回路にとって共通インピーダンスとなる。
従ってもし配線５６の右側につながる回路に変動があっ
てバッファからの供給電流が変化すると、共通インピー
ダンスの電圧変動はそのまま左側につながる回路にも伝
達される。即ち回路間の干渉が生じる。
線抵抗を２ｒとすると、結線されたバッファの等価回路
上では図５（ｂ）に示すように配線抵抗が分布する。こ
のとき出力配線の中点Ｏ（演算増幅器の出力端子）から
下側の端子ｂを経て配線５６との接続点まで配線抵抗ｒ
（実際には出力配線５４の外部配線５６までの配線抵抗
も入るがこれは図では無視している）は、配線５６の左
右につながる回路にとって共通インピーダンスとなる。
従ってもし配線５６の右側につながる回路に変動があっ
てバッファからの供給電流が変化すると、共通インピー
ダンスの電圧変動はそのまま左側につながる回路にも伝
達される。即ち回路間の干渉が生じる。
【００１６】図６（ａ）（ｂ）はこの様な問題を解決し
た実施例の演算増幅器セル６０のレイアウトと等価回路
である。この演算増幅器セル６０では、ＰＩＮ，ＭＩＮ
となる二つの入力配線６１，６２と出力配線６３の他
に、出力配線６３と平行してダミー配線６４が設けられ
ている。
た実施例の演算増幅器セル６０のレイアウトと等価回路
である。この演算増幅器セル６０では、ＰＩＮ，ＭＩＮ
となる二つの入力配線６１，６２と出力配線６３の他
に、出力配線６３と平行してダミー配線６４が設けられ
ている。
【００１７】図７（ａ）（ｂ）はこの演算増幅器セル６
０のバッファとしてのレイアウト例である。出力配線６
３の中点Ｏ１とダミー配線６４の中点Ｏ２を接続し、出
力配線６３の下端ｂ１は配線領域で左側の回路セルに接
続し、ダミー配線６４の下端ｂ２は同じく配線領域で右
側の回路セルに接続している。また、出力配線６３の上
端ａ１は演算増幅器セル６０の一つの入力配線６２と接
続し、ダミー配線６４の上端ａ２は右側の回路セルに接
続している。
０のバッファとしてのレイアウト例である。出力配線６
３の中点Ｏ１とダミー配線６４の中点Ｏ２を接続し、出
力配線６３の下端ｂ１は配線領域で左側の回路セルに接
続し、ダミー配線６４の下端ｂ２は同じく配線領域で右
側の回路セルに接続している。また、出力配線６３の上
端ａ１は演算増幅器セル６０の一つの入力配線６２と接
続し、ダミー配線６４の上端ａ２は右側の回路セルに接
続している。
【００１８】この様にダミー配線６４を出力配線６３と
共用して利用すれば、端子ｂ１の電位変動は直接には端
子ｂ２には伝わらず、同様に端子ｂ２の電位変動は直接
には端子ｂ１には伝わらないから、実質的に共通インピ
ーダンスが低減されたと等価になり、回路間の干渉が抑
制される。
共用して利用すれば、端子ｂ１の電位変動は直接には端
子ｂ２には伝わらず、同様に端子ｂ２の電位変動は直接
には端子ｂ１には伝わらないから、実質的に共通インピ
ーダンスが低減されたと等価になり、回路間の干渉が抑
制される。
【００１９】図８（ａ）（ｂ）は図６の演算増幅器セル
６０の別の使用例を示すレイアウトである。この実施例
では、ダミー配線６４は、出力配線６３と一端が共通接
続されて、演算増幅器セル６０の領域を横切って上下の
配線領域の配線間を接続するスルー配線として用いられ
ている。
６０の別の使用例を示すレイアウトである。この実施例
では、ダミー配線６４は、出力配線６３と一端が共通接
続されて、演算増幅器セル６０の領域を横切って上下の
配線領域の配線間を接続するスルー配線として用いられ
ている。
【００２０】なおこの実施例の演算増幅器セル６０を用
いる場合に、ダミー配線６４を使用しないときには、例
えば図９に示すように、ダミー配線６４とＶDD側の電源
配線６５の間をビアホール６７によって短絡する。ダミ
ー配線６４がフローティングのまま用いられると、帯電
等により回路動作にノイズを与えるおそれがあるが、図
９のようにダミー配線６４の電位を固定することによ
り、回路の誤動作を防止できる。ダミー配線６４をＧＮ
Ｄ側電源配線６６に対して同様にコンタクトさせてもよ
い。この実施例では、アナログ回路ブロック同士でセル
高さ、電源配線及び入出力配線の寸法や位置等を規格化
するようにしたが、ディジタル回路ブロックと合わせる
ようにすれば、混在ＬＳＩの自動配置配線が容易にな
り、面積効率等が向上する。
いる場合に、ダミー配線６４を使用しないときには、例
えば図９に示すように、ダミー配線６４とＶDD側の電源
配線６５の間をビアホール６７によって短絡する。ダミ
ー配線６４がフローティングのまま用いられると、帯電
等により回路動作にノイズを与えるおそれがあるが、図
９のようにダミー配線６４の電位を固定することによ
り、回路の誤動作を防止できる。ダミー配線６４をＧＮ
Ｄ側電源配線６６に対して同様にコンタクトさせてもよ
い。この実施例では、アナログ回路ブロック同士でセル
高さ、電源配線及び入出力配線の寸法や位置等を規格化
するようにしたが、ディジタル回路ブロックと合わせる
ようにすれば、混在ＬＳＩの自動配置配線が容易にな
り、面積効率等が向上する。
【００２１】
【発明の効果】以上述べたようにこの発明によれば、セ
ル高さが一定で、電源配線がセルの上下端に横方向に走
るように配置され、入出力配線がセル内を縦方向に走る
ように配置された規格化されたアナログセルを用いてい
るため、アナログ回路ブロックを持つ半導体集積回路の
設計効率及び面積効率の向上を図ることができる。
ル高さが一定で、電源配線がセルの上下端に横方向に走
るように配置され、入出力配線がセル内を縦方向に走る
ように配置された規格化されたアナログセルを用いてい
るため、アナログ回路ブロックを持つ半導体集積回路の
設計効率及び面積効率の向上を図ることができる。
【図１】 この発明の一実施例によるアナログセルのレ
イアウトを示す。
イアウトを示す。
【図２】 同実施例のアナログセルを自動配置配線した
例のレイアウトを等価回路で示す。
例のレイアウトを等価回路で示す。
【図３】 同レイアウトを示す。
【図４】 アナログ回路ブロックの例を示す。
【図５】 図１のアナログセルの問題点を説明するため
の図である。
の図である。
【図６】 他の実施例の演算増幅器セルを示す。
【図７】 同演算増幅器セルのレイアウト例を示す。
【図８】 同演算増幅器セルのレイアウトの他の例を示
す。
す。
【図９】 同演算増幅器のレイアウトの他の例を示す。
【符号の説明】 １０…アナログセル、２０…アナログ回路ブロック、
Ａ，Ｂ，Ｃ…アナログセル、１ａ，１ｂ…電源配線、２
ａ，２ｂ…入出力配線、３…ガードリング拡散層、４…
ガードリング配線。
Ａ，Ｂ，Ｃ…アナログセル、１ａ，１ｂ…電源配線、２
ａ，２ｂ…入出力配線、３…ガードリング拡散層、４…
ガードリング配線。
Claims (2)
- 【請求項１】 ブロック単位で所定機能を有するアナロ
グ回路ブロックを含む半導体集積回路において、 前記アナログ回路ブロックは、セル高さが一定で、電源
配線がセルの上下端部において横方向に走るように配置
され、入出力配線がセル内を縦方向に走るように配置さ
れた規格化されたアナログセルを用いてチップレイアウ
トされていることを特徴とする半導体集積回路。 - 【請求項２】 前記アナログセルは、前記入出力配線と
平行に設けられたダミー配線を有することを特徴とする
請求項１記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09308195A JP3180612B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体集積回路 |
| US08/622,084 US5801407A (en) | 1995-03-27 | 1996-03-26 | Semiconductor integrated circuit using standardized analog cells |
| TW085103629A TW353224B (en) | 1995-03-27 | 1996-03-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09308195A JP3180612B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264658A true JPH08264658A (ja) | 1996-10-11 |
| JP3180612B2 JP3180612B2 (ja) | 2001-06-25 |
Family
ID=14072580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09308195A Expired - Fee Related JP3180612B2 (ja) | 1995-03-27 | 1995-03-27 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5801407A (ja) |
| JP (1) | JP3180612B2 (ja) |
| TW (1) | TW353224B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| JP2000077609A (ja) | 1998-08-28 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| US6590448B1 (en) * | 2000-09-01 | 2003-07-08 | Texas Instruments Incorporated | Operational amplifier topology and method |
| JP4597441B2 (ja) * | 2001-09-14 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | アナログセルレイアウト設計装置 |
| US6744112B2 (en) * | 2002-10-01 | 2004-06-01 | International Business Machines Corporation | Multiple chip guard rings for integrated circuit and chip guard ring interconnect |
| JP4056348B2 (ja) * | 2002-10-07 | 2008-03-05 | 株式会社ルネサステクノロジ | 集積回路チップモジュールおよび携帯電話機 |
| JP2005027041A (ja) | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | 固体撮像装置 |
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