JP2010016258A - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP2010016258A
JP2010016258A JP2008176134A JP2008176134A JP2010016258A JP 2010016258 A JP2010016258 A JP 2010016258A JP 2008176134 A JP2008176134 A JP 2008176134A JP 2008176134 A JP2008176134 A JP 2008176134A JP 2010016258 A JP2010016258 A JP 2010016258A
Authority
JP
Japan
Prior art keywords
wiring
cell
metal
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008176134A
Other languages
English (en)
Inventor
Hidetoshi Nishimura
英敏 西村
Hiroyuki Shinpo
宏幸 新保
Tetsuro Tofusa
哲朗 當房
Hiroki Taniguchi
博樹 谷口
Toshiko Yoneda
寿子 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008176134A priority Critical patent/JP2010016258A/ja
Priority to CN200980000543.0A priority patent/CN101743633A/zh
Priority to PCT/JP2009/000799 priority patent/WO2010001506A1/ja
Priority to US12/524,998 priority patent/US8159013B2/en
Publication of JP2010016258A publication Critical patent/JP2010016258A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を防止可能な半導体集積回路のレイアウト構造を提供する。
【解決手段】第１の方向に延びるように配置された電源配線ｍ１および接地配線ｍ２に挟まれた領域に、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する第１および第２のセルが、第１の方向において隣接するように配置されている。第１および第２のセルの境界部に、第１の方向と直交する第２の方向に延びるメタル配線ｄ２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。
【選択図】図１

Description

本発明は、配線パターン寸法精度の向上に対して有効な半導体集積回路のレイアウト構造に関するものである。
微細化により配線幅の縮小化が進むに従い、光近接効果によって生じる配線幅の変動が無視できなくなっている。光近接効果とは、配線幅の仕上がり値が、近接する配線までの距離によって変動する現象である。光近接効果は、配線寸法精度の低下を招く。このため、配線間隔によっては、光近接効果の影響に起因して配線幅が規定値よりも縮小されてしまい、場合によっては断線する可能性がある。
そこで、ＯＰＣ（Optical Proximity effect Correction）による光近接効果の影響に対する補正が不可欠になっている。ＯＰＣとは、配線間隔によって生ずる配線幅の変動量を予測し、その変動量を相殺するように補正し、配線の仕上がり幅を一定に保持する技術である。
例えばポリシリコン配線の対策については、特許文献１に開示された技術が知られている。
特開平１０−３２２５３号公報
半導体集積回路の設計では、通常、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行っている。この場合、あるセルのセル境界線に最も近いメタル配線に関しては、近接する配線までの距離は、隣接配置されたセルのレイアウト構造によって、異なることになる。
したがって、セル境界線に最も近いメタル配線に関しては、セルを配置した後に、近接する配線までの距離を確定させてから、ＯＰＣ補正を行う必要がある。そうしないと、特に６５ｎｍ以細のプロセスにおいて、セル境界線に最も近いメタル配線に関して光近接効果に起因して細りが生じ、断線する可能性が高まる。一方、セル配置後にＯＰＣ補正を行う場合には、ＯＰＣ補正のデータ量が増大するとともに、ＯＰＣ補正処理時間も長くなってしまう、という問題が生じる。
前記の問題に鑑み、本発明は、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を未然に防ぐことを可能にする半導体集積回路のレイアウト構造を提供することを目的とする。
本発明は、半導体集積回路装置として、第１の方向に延びるように配置された電源配線および接地配線と、前記電源配線と前記接地配線とに挟まれた領域に、前記第１の方向において隣接するように配置されており、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する、第１および第２のセルとを備え、前記第１および第２のセルの境界部に、前記第１の方向と直交する第２の方向に延びるメタル配線が、前記電源配線と前記接地配線とを短絡しないように、配置されているものである。
本発明によると、隣接する第１および第２のセルの境界部に、メタル配線が、電源配線と接地配線とを短絡しないように、配置されている。このため、境界部に最も近いセル内配線に関して、近接する配線までの距離が、セル配置前に、当該セル内で確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができ、開発工数を短縮することができる。
以上のように本発明によると、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
以下、本発明の実施の形態について、図面に基づいて詳細に説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１では、電源配線ｍ１および接地配線ｍ２が、第１の方向（図では横方向）に延びるように配置されている。そして、電源配線ｍ１と接地配線ｍ２とに挟まれた領域に、第１の方向において隣接するように、第１のセルとしてのセルＡと第２のセルとしてのセルＢとが配置されている。
セルＡおよびセルＢは、それぞれ、回路機能を実現するトランジスタおよびセル内配線を有している。ここでは、セルＡは２入力ＮＡＮＤゲートを構成しており、セルＢはインバータを構成している。
すなわち、セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ３により電源電圧が供給される。一方、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインはメタル配線ｍ４によって接続されており、さらにＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ４はセルＡの出力を形成する。そして、ＮＭＯＳトランジスタＮ２のソースは接地配線ｍ２から引き出されたメタル配線ｍ５により接地電圧に固定される。
また、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースは、電源配線ｍ１から引き出されたメタル配線ｍ６により電源電圧が供給される。一方、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３のドレインはメタル配線ｍ８によって接続されている。このメタル配線ｍ８はセルＢの出力を形成する。そして、ＮＭＯＳトランジスタＮ３のソースは接地配線ｍ２から引き出された配線ｍ７により接地電圧に固定される。
電源配線ｍ１および接地配線ｍ２、並びに、セル内配線ｍ３〜ｍ８は、同一配線層に形成されている。
そして、図１の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。このメタル配線ｄ２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、このメタル配線ｄ２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８のいずれにも接続されておらず、フローティング状態にあるダミー配線である。また、メタル配線ｄ２の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
セルＡとセルＢとの境界部にメタル配線ｄ２が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく、定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ２を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内のメタル配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
また、図１の構成では、セルＡおよびセルＢについて、メタル配線ｄ２が配置された境界部とは反対側の境界部にも、メタル配線ｄ１，ｄ３がそれぞれ配置されている。このメタル配線ｄ１，ｄ３も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と同一配線層に形成されており、また、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８のいずれにも接続されておらず、フローティング状態にあるダミー配線である。また、メタル配線ｄ１，ｄ３の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
そして、セルＡでは、メタル配線ｄ１の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ３の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ２について上述したのと同様の効果が、メタル配線ｄ１，ｄ３によって得られる。
図２は図１のレイアウト構成を得るためのセルＡの構成を示す図である。図２に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ１，ｄ２が配置されている。図２のようなセルの場合、メタル配線ｄ１，ｄ２は、隣接するセルと共有されることになる。
図３は図１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図３に示すセルＡでは、図２におけるメタル配線ｄ１，ｄ２のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ４，ｄ５が配置されている。これらメタル配線ｄ４，ｄ５の配線幅はＷ／２である。図３のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
図４は図１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図４に示すセルＡでは、図２におけるメタル配線ｄ１が省かれており、メタル配線ｄ２のみが配置されている。図４のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
なお、セルの境界部に配置されたメタル配線は、一本の配線でなくてもよく、複数の小部分から構成されていてもかまわない。例えば、図５の例では、メタル配線ｄ１，ｄ２，ｄ３はそれぞれ、２つの部分から構成されている。また、図６の例では、メタル配線ｄ１，ｄ２，ｄ３はそれぞれ、３つの部分から構成されている。なお、各部分間の間隔は、光近接効果の面からみて実質的につながっているとみなすことができる程度に小さいことが好ましいが、それより大きくてもかまわない。また、図５および図６の例では、それぞれの境界部に配置されたメタル配線は、構成する小部分の個数は同じであり、隙間の位置もほぼ同じになっているが、これらは互いに異なっていてもかまわない。
（第２の実施形態）
図７は本発明の第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図７において、電源配線ｍ１および接地配線ｍ２、並びにセルＡおよびセルＢの構成については図１と同様であり、図１と共通の構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。
図７の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ８，ｄ９が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。すなわち、第１の配線としてのメタル配線ｄ８は、電源配線ｍ１から突出するように形成されており、また第２の配線としてのメタル配線ｄ９は、接地配線ｍ２から突出するように形成されている。そして、メタル配線ｄ８とメタル配線ｄ９とは接続されていない。このメタル配線ｄ８，ｄ９は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、メタル配線ｄ８，ｄ９の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
セルＡとセルＢとの境界部にメタル配線ｄ８，ｄ９が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく、定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ８，ｄ９を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内の配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、第１の実施形態と同様に、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
また、本実施形態では、セルの境界部に配置されたメタル配線ｄ８，ｄ９は電源配線ｍ１および接地配線ｍ２とそれぞれ接続されているため、その電位は固定されている。このため、メタル配線ｄ８，ｄ９はいわゆるシールドの役割を果たすことになり、これにより、隣接セルからのクロストークの影響を緩和することができる。
また、図７の構成では、セルＡおよびセルＢについて、メタル配線ｄ８，ｄ９が配置された境界部とは反対側の境界部にも、メタル配線ｄ６，ｄ７およびメタル配線ｄ１０，ｄ１１がそれぞれ配置されている。メタル配線ｄ６，ｄ１０は電源配線ｍ１から突出するように形成されており、メタル配線ｄ７，ｄ１１は接地配線ｍ２から突出するように形成されている。このメタル配線ｄ６，ｄ７，ｄ１０，ｄ１１も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、その配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
そして、セルＡでは、メタル配線ｄ６，ｄ７の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ１０，ｄ１１の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ８，ｄ９について上述したのと同様の効果が、メタル配線ｄ６，ｄ７およびメタル配線ｄ１０，ｄ１１によって得られる。
図８は図７のレイアウト構成を得るためのセルＡの構成を示す図である。図８に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ６，ｄ７およびメタル配線ｄ８，ｄ９が配置されている。図８のようなセルの場合、メタル配線ｄ６，ｄ７およびメタル配線ｄ８，ｄ９は、隣接するセルと共有されることになる。
図９は図７のレイアウト構成を得るためのセルＡの他の構成を示す図である。図９に示すセルＡでは、図８におけるメタル配線ｄ６，ｄ７およびメタル配線ｄ８，ｄ９のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ１２，ｄ１３およびメタル配線ｄ１４，ｄ１５が配置されている。これらメタル配線ｄ１２，ｄ１３，ｄ１４，ｄ１５の配線幅はＷ／２である。図９のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
図１０は図７のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１０に示すセルＡでは、図８におけるメタル配線ｄ６，ｄ７が省かれており、メタル配線ｄ８，ｄ９のみが配置されている。図１０のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
（第３の実施形態）
図１１は本発明の第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１１において、電源配線ｍ１および接地配線ｍ２、並びにセルＡおよびセルＢの構成については図１と同様であり、図１と共通の構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。
図１１の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ２２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。すなわち、メタル配線ｄ２２は、電源配線ｍ１から突出するように形成されており、接地配線ｍ２近傍まで延びているが、接地配線ｍ２には接続されていない。このメタル配線ｄ２２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、メタル配線ｄ２２の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
セルＡとセルＢとの境界部にメタル配線ｄ２２が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ２２を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内の配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、第１の実施形態と同様に、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
また、本実施形態では、セルの境界部に配置されたメタル配線ｄ２２は電源配線ｍ１と接続されているため、その電位は固定されている。このため、メタル配線ｄ２２はいわゆるシールドの役割を果たすことになり、これにより、隣接セルからのクロストークの影響を緩和することができる。
また、図１１の構成では、セルＡおよびセルＢについて、メタル配線ｄ２２が配置された境界部とは反対側の境界部にも、メタル配線ｄ２１およびメタル配線ｄ２３がそれぞれ配置されている。メタル配線ｄ２１，ｄ２３は電源配線ｍ１から突出するように形成されており、接地配線ｍ２近傍まで延びているが接地配線ｍ２とは接続されていない。このメタル配線ｄ２１，ｄ２３も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と同一配線層に形成されている。また、その配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
そして、セルＡでは、メタル配線ｄ２１の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ２３の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ２２について上述したのと同様の効果が、メタル配線ｄ２１，ｄ２３によって得られる。
図１２は図１１のレイアウト構成を得るためのセルＡの構成を示す図である。図１２に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ２１，ｄ２２が配置されている。図１２のようなセルの場合、メタル配線ｄ２１，ｄ２２は、隣接するセルと共有されることになる。
図１３は図１１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１３に示すセルＡでは、図１２におけるメタル配線ｄ２１，ｄ２２のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ２４，ｄ２５が配置されている。これらメタル配線ｄ２４，ｄ２５の配線幅はＷ／２である。図１３のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
図１４は図１１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１４に示すセルＡでは、図１２におけるメタル配線ｄ２１が省かれており、メタル配線ｄ２２のみが配置されている。図１４のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
（第４の実施形態）
図１５は本発明の第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１５において、電源配線ｍ１および接地配線ｍ２、並びにセルＡおよびセルＢの構成については図１と同様であり、図１と共通の構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。
図１５の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ３２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。すなわち、メタル配線ｄ３２は、接地配線ｍ２から突出するように形成されており、電源配線ｍ１近傍まで延びているが、電源配線ｍ１には接続されていない。このメタル配線ｄ３２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、メタル配線ｄ３２の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
セルＡとセルＢとの境界部にメタル配線ｄ３２が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ３２を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内の配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、第１の実施形態と同様に、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
また、本実施形態では、セルの境界部に配置されたメタル配線ｄ３２は接地配線ｍ２と接続されているため、その電位は固定されている。このため、メタル配線ｄ３２はいわゆるシールドの役割を果たすことになり、これにより、隣接セルからのクロストークの影響を緩和することができる。
また、図１５の構成では、セルＡおよびセルＢについて、メタル配線ｄ３２が配置された境界部とは反対側の境界部にも、メタル配線ｄ３１およびメタル配線ｄ３３がそれぞれ配置されている。メタル配線ｄ３１，ｄ３３は接地配線ｍ２から突出するように形成されており、電源配線ｍ１近傍まで延びているが電源配線ｍ１とは接続されていない。このメタル配線ｄ３１，ｄ３３も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と同一配線層に形成されている。また、その配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
そして、セルＡでは、メタル配線ｄ３１の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ３３の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ３２について上述したのと同様の効果が、メタル配線ｄ３１，ｄ３３によって得られる。
図１６は図１５のレイアウト構成を得るためのセルＡの構成を示す図である。図１６に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ３１，ｄ３２が配置されている。図１６のようなセルの場合、メタル配線ｄ３１，ｄ３２は、隣接するセルと共有されることになる。
図１７は図１５のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１７に示すセルＡでは、図１５におけるメタル配線ｄ３１，ｄ３２のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ３４，ｄ３５が配置されている。これらメタル配線ｄ３４，ｄ３５の配線幅はＷ／２である。図１７のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
図１８は図１５のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１８に示すセルＡでは、図１６におけるメタル配線ｄ３１が省かれており、メタル配線ｄ３２のみが配置されている。図１８のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
（変形例）
なお、第２〜第４の実施形態において、セルの境界部に配置されたメタル配線が、複数の小部分から構成されていてもかまわない。
例えば、図１９の例では、セルＡとセルＢとの境界部において、複数の小部分ｄ４１，ｄ４２，ｄ４３，ｄ４４から構成されているメタル配線が配置されている。小部分ｄ４１は電源配線ｍ１と接続されており、小部分ｄ４４は接地配線ｍ２と接続されている。小部分ｄ４２，ｄ４３はダミー配線である。
図２０の例では、セルＡとセルＢとの境界部において、複数の小部分ｄ４５，ｄ４６，ｄ４７，ｄ４８から構成されているメタル配線が配置されている。小部分ｄ４５は電源配線ｍ１と接続されている。小部分ｄ４６，ｄ４７，ｄ４８はダミー配線である。
図２１の例では、セルＡとセルＢとの境界部において、複数の小部分ｄ５１，ｄ５２，ｄ５３，ｄ５４から構成されているメタル配線が配置されている。小部分ｄ５４は接地配線ｍ２と接続されている。小部分ｄ５１，ｄ５２，ｄ５３はダミー配線である。
なお、各部分間の間隔は、光近接効果の面からみて実質的につながっているとみなすことができる程度に小さいことが好ましいが、それより大きくてもかまわない。また、図１９〜図２１の例では、それぞれの境界部に配置されたメタル配線は、構成する小部分の個数は同じであり、隙間の位置もほぼ同じになっているが、これらは互いに異なっていてもかまわない。
本発明では、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことが可能になるので、例えば、各種電子機器に搭載される半導体集積回路の歩留まり向上やコストダウン、開発期間短縮に有用である。
本発明の第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図１のレイアウトを得るための標準セルの構成を示す図である。 図１のレイアウトを得るための標準セルの他の構成を示す図である。 図１のレイアウトを得るための標準セルの他の構成を示す図である。 本発明の第１の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。 本発明の第１の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。 本発明の第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図７のレイアウトを得るための標準セルの構成を示す図である。 図７のレイアウトを得るための標準セルの他の構成を示す図である。 図７のレイアウトを得るための標準セルの他の構成を示す図である。 本発明の第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図１１のレイアウトを得るための標準セルの構成を示す図である。 図１１のレイアウトを得るための標準セルの他の構成を示す図である。 図１１のレイアウトを得るための標準セルの他の構成を示す図である。 本発明の第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。 図１５のレイアウトを得るための標準セルの構成を示す図である。 図１５のレイアウトを得るための標準セルの他の構成を示す図である。 図１５のレイアウトを得るための標準セルの他の構成を示す図である。 本発明の第２の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。 本発明の第３の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。 本発明の第４の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。
符号の説明
ｍ１ 電源配線
ｍ２ 接地配線
ｍ３〜ｍ８ セル内配線
Ｐ１〜Ｐ３ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
ｄ２，ｄ２２，ｄ３２ メタル配線
ｄ８ メタル配線（第１の配線）
ｄ９ メタル配線（第２の配線）
ｄ４１〜ｄ４４ メタル配線を構成する複数の小部分
ｄ４５〜ｄ４８ メタル配線を構成する複数の小部分
ｄ５１〜ｄ５４ メタル配線を構成する複数の小部分

Claims (8)

  1. 第１の方向に延びるように配置された電源配線および接地配線と、
    前記電源配線と前記接地配線とに挟まれた領域に、前記第１の方向において隣接するように配置されており、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する、第１および第２のセルとを備え、
    前記第１および第２のセルの境界部に、前記第１の方向と直交する第２の方向に延びるメタル配線が、前記電源配線と前記接地配線とを短絡しないように、配置されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記メタル配線は、前記電源配線および接地配線のいずれにも接続されておらず、フローティング状態にあるダミー配線である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記メタル配線は、前記電源配線から突出するように形成された第１の配線と、前記接地配線から突出するように形成され、前記第１の配線と接続されていない第２の配線とからなる
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記メタル配線は、前記電源配線から突出するように形成されており、前記接地配線に接続されていないものである
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記メタル配線は、前記接地配線から突出するように形成されており、前記電源配線に接続されていないものである
    ことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記メタル配線は、複数の小部分から構成されている
    ことを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記複数の小部分のうちの１つは、前記電源配線と接続されている
    ことを特徴とする半導体集積回路装置。
  8. 請求項６記載の半導体集積回路装置において、
    前記複数の小部分のうちの１つは、前記接地配線と接続されている
    ことを特徴とする半導体集積回路装置。
JP2008176134A 2008-07-04 2008-07-04 半導体集積回路装置 Pending JP2010016258A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008176134A JP2010016258A (ja) 2008-07-04 2008-07-04 半導体集積回路装置
CN200980000543.0A CN101743633A (zh) 2008-07-04 2009-02-24 半导体集成电路装置
PCT/JP2009/000799 WO2010001506A1 (ja) 2008-07-04 2009-02-24 半導体集積回路装置
US12/524,998 US8159013B2 (en) 2008-07-04 2009-02-24 Semiconductor integrated circuit device having a dummy metal wiring line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008176134A JP2010016258A (ja) 2008-07-04 2008-07-04 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JP2010016258A true JP2010016258A (ja) 2010-01-21

Family

ID=41465616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008176134A Pending JP2010016258A (ja) 2008-07-04 2008-07-04 半導体集積回路装置

Country Status (4)

Country Link
US (1) US8159013B2 (ja)
JP (1) JP2010016258A (ja)
CN (1) CN101743633A (ja)
WO (1) WO2010001506A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120125275A (ko) * 2010-02-03 2012-11-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2014112745A (ja) * 2014-03-27 2014-06-19 Renesas Electronics Corp 半導体装置
WO2015025441A1 (ja) * 2013-08-23 2015-02-26 パナソニック株式会社 半導体集積回路装置
WO2015029280A1 (ja) * 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置
WO2015033490A1 (ja) * 2013-09-04 2015-03-12 パナソニック株式会社 半導体装置
KR20180060951A (ko) * 2016-11-29 2018-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 표준 셀 레이아웃, 엔지니어링 변경 주문(eco) 셀들을 갖는 반도체 디바이스 및 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102124555B (zh) * 2009-10-19 2014-05-14 松下电器产业株式会社 半导体装置
JP2011242541A (ja) * 2010-05-17 2011-12-01 Panasonic Corp 半導体集積回路装置、および標準セルの端子構造
JP5531848B2 (ja) * 2010-08-06 2014-06-25 富士通セミコンダクター株式会社 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法
US8659126B2 (en) * 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US9831230B2 (en) * 2013-08-13 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell layout, semiconductor device having engineering change order (ECO) cells and method
US9865544B2 (en) 2015-10-05 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device layout having a power rail
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
CN109509747B (zh) 2017-09-15 2021-07-06 联华电子股份有限公司 具有标准单元的集成电路
CN109524394B (zh) 2017-09-18 2021-08-10 联华电子股份有限公司 具有虚置标准单元的集成电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032253A (ja) * 1996-07-15 1998-02-03 Toshiba Corp 半導体装置及びその製造方法、基本セルライブラリ及びその形成方法、マスク
JP2005347591A (ja) * 2004-06-04 2005-12-15 Matsushita Electric Ind Co Ltd スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3180612B2 (ja) * 1995-03-27 2001-06-25 ヤマハ株式会社 半導体集積回路
JP2004071903A (ja) * 2002-08-07 2004-03-04 Matsushita Electric Ind Co Ltd 半導体装置
JP2005268610A (ja) * 2004-03-19 2005-09-29 Matsushita Electric Ind Co Ltd スタンダードセルの設計方法及び半導体集積回路
JP2006073696A (ja) * 2004-09-01 2006-03-16 Matsushita Electric Ind Co Ltd スタンダードセルを用いた半導体集積回路とその設計方法
JP2007141971A (ja) * 2005-11-15 2007-06-07 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032253A (ja) * 1996-07-15 1998-02-03 Toshiba Corp 半導体装置及びその製造方法、基本セルライブラリ及びその形成方法、マスク
JP2005347591A (ja) * 2004-06-04 2005-12-15 Matsushita Electric Ind Co Ltd スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5513530B2 (ja) * 2010-02-03 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
KR101599100B1 (ko) * 2010-02-03 2016-03-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9397083B2 (en) 2010-02-03 2016-07-19 Renesas Electronics Corporation Semiconductor device including protruding power supply wirings with bent portions at ends thereof
KR20120125275A (ko) * 2010-02-03 2012-11-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9899381B2 (en) 2013-08-23 2018-02-20 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin
US11764217B2 (en) 2013-08-23 2023-09-19 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin and a dummy transistor
WO2015025441A1 (ja) * 2013-08-23 2015-02-26 パナソニック株式会社 半導体集積回路装置
US11362088B2 (en) 2013-08-23 2022-06-14 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin and a dummy transistor
US10833075B2 (en) 2013-08-23 2020-11-10 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin
US10181469B2 (en) 2013-08-23 2019-01-15 Socionext Inc. Semiconductor integrated circuit device having a standard cell which includes a fin
JPWO2015025441A1 (ja) * 2013-08-23 2017-03-02 株式会社ソシオネクスト 半導体集積回路装置
JP2018064124A (ja) * 2013-08-28 2018-04-19 株式会社ソシオネクスト 半導体集積回路装置
US10692849B2 (en) 2013-08-28 2020-06-23 Socionext Inc. Semiconductor device having a first cell row and a second cell row
US9941263B2 (en) 2013-08-28 2018-04-10 Socionext Inc. Semiconductor integrated circuit device
JPWO2015029280A1 (ja) * 2013-08-28 2017-03-02 株式会社ソシオネクスト 半導体集積回路装置
WO2015029280A1 (ja) * 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置
US11056477B2 (en) 2013-08-28 2021-07-06 Socionext Inc. Semiconductor device having a first cell row and a second cell row
US10236283B2 (en) 2013-08-28 2019-03-19 Socionext Inc. Semiconductor integrated circuit device having a first cell row and a second cell row
WO2015033490A1 (ja) * 2013-09-04 2015-03-12 パナソニック株式会社 半導体装置
US10651175B2 (en) 2013-09-04 2020-05-12 Socionext Inc. Semiconductor device comprising a standard cell including a non-active fin area
US10242985B2 (en) 2013-09-04 2019-03-26 Socionext Inc. Semiconductor device comprising a standard cell and a non-active transistor
US9871040B2 (en) 2013-09-04 2018-01-16 Socionext Inc. Semiconductor device comprising a standard cell
JPWO2015033490A1 (ja) * 2013-09-04 2017-03-02 株式会社ソシオネクスト 半導体装置
US11114437B2 (en) 2013-09-04 2021-09-07 Socionext Inc. Semiconductor device comprising first and second standard cells arranged adjacent to each other
JP2014112745A (ja) * 2014-03-27 2014-06-19 Renesas Electronics Corp 半導体装置
US10339250B2 (en) 2016-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method
US10565345B2 (en) 2016-11-29 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having engineering change order (ECO) cells
KR102105433B1 (ko) * 2016-11-29 2020-05-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 표준 셀 레이아웃, 엔지니어링 변경 주문(eco) 셀들을 갖는 반도체 디바이스 및 방법
US11030373B2 (en) 2016-11-29 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. System for generating standard cell layout having engineering change order (ECO) cells
KR20180060951A (ko) * 2016-11-29 2018-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 표준 셀 레이아웃, 엔지니어링 변경 주문(eco) 셀들을 갖는 반도체 디바이스 및 방법
US11817350B2 (en) 2016-11-29 2023-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing standard cell regions and engineering change order (ECO) cell regions

Also Published As

Publication number Publication date
US8159013B2 (en) 2012-04-17
CN101743633A (zh) 2010-06-16
US20100187699A1 (en) 2010-07-29
WO2010001506A1 (ja) 2010-01-07

Similar Documents

Publication Publication Date Title
WO2010001506A1 (ja) 半導体集積回路装置
JP7042261B2 (ja) 縦型トランジスタを有するデバイス・レイアウトのための方法およびコンピュータ可読プログラムならびに半導体デバイス
US7368767B2 (en) Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential
US7287237B2 (en) Aligned logic cell grid and interconnect routing architecture
JP5230251B2 (ja) 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造
KR101511436B1 (ko) 표준 셀을 갖는 집적 회로
US20080180132A1 (en) Semiconductor device and method of fabricating the same
JP2010258264A (ja) 半導体集積回路装置およびその設計方法
US20110221067A1 (en) Semiconductor integrated circuit device
TW201923448A (zh) 工程變更指令(eco)單元架構及實施
JP2008118004A (ja) 半導体集積回路
JP2007036194A (ja) デバイス性能の不整合低減方法および半導体回路
TWI517344B (zh) 半導體裝置中通孔定距之軟體及方法
US8847327B2 (en) Layout data creation device for creating layout data of pillar-type transistor
EP3503183B1 (en) Semiconductor device
US9947765B2 (en) Dummy gate placement methodology to enhance integrated circuit performance
US9601478B2 (en) Oxide definition (OD) gradient reduced semiconductor device
JP2010219256A (ja) 半導体装置及び半導体装置の補償容量の配置方法
JP2009182237A (ja) 露光条件設定方法、パターン設計方法及び半導体装置の製造方法
US20220270966A1 (en) Integrated circuit
US8881090B2 (en) Method for fabrication of an integrated circuit in a technology reduced with respect to a native technology, and corresponding integrated circuit
WO2010001507A1 (ja) 半導体集積回路装置
JP2008300677A (ja) 半導体集積回路
JP4441541B2 (ja) 半導体装置
CN115828825A (zh) 半导体结构的版图

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100215

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120529

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121002