KR102105433B1 - 표준 셀 레이아웃, 엔지니어링 변경 주문(eco) 셀들을 갖는 반도체 디바이스 및 방법 - Google Patents

표준 셀 레이아웃, 엔지니어링 변경 주문(eco) 셀들을 갖는 반도체 디바이스 및 방법 Download PDF

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Abstract

ECO 기본 셀의 ECO 레이아웃을 생성하는 방법은, 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하고 이들을 제1 축의 양측에 배열하는 단계; 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하고, 제1 활성 영역 패턴 및 제2 활성 영역 패턴에 대응적으로 오버랩되도록 상기 도전성 패턴들 각각을 배열하는 단계; 제2 도전성 패턴과 제3 도전성 패턴 사이에 제1 도전성 패턴을 위치시키는 단계; 제2 도전성 패턴 및 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되는 제1 절단 패턴을 생성하는 단계; 제1 축에 대해 제1 절단 패턴을 정렬시키는 단계; 제4 도전성 패턴을 생성하는 단계; 제4 도전성 패턴을 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및 ECO 레이아웃을 초래시키도록, 제1 도전성 패턴의 제1 세그먼트, 및 제2 도전성 패턴과 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 실질적으로 오버랩되는 영역을 점유하도록 제4 도전성 패턴을 확장시키는 단계를 포함한다.

Description

표준 셀 레이아웃, 엔지니어링 변경 주문(ECO) 셀들을 갖는 반도체 디바이스 및 방법{STANDARD CELL LAYOUT, SEMICONDUCTOR DEVICE HAVING ENGINEERING CHANGE ORDER (ECO) CELLS AND METHOD}
본 발명은 표준 셀 레이아웃, 엔지니어링 변경 주문(ECO) 셀들을 갖는 반도체 디바이스 및 방법에 관한 것이다.
집적 회로 (IC)에 하나 이상이 포함되는 반도체 디바이스는 복수의 전자 디바이스들을 포함한다. 반도체 디바이스를 나타내는 한가지 방법은 레이아웃 다이어그램(이하, 레이아웃)이라고 불리우는 평면도를 통해서다. 레이아웃은 계층적이며, 반도체 디바이스의 설계 사양에 의해 요구되는 상위 레벨 기능들을 수행하는 모듈들로 분해된다. 일부 경우들에서, 세미 커스텀 설계(semi-custom design; SCD) 프로젝트는 모듈들을 매크로 셀들, 표준 셀들, 및 커스텀 셀들로 분해된다.
주어진 SCD 프로젝트의 경우, 커스텀 셀은 SCD 프로젝트에 특유한 상위 레벨 로직 기능을 (작동 중에) 제공하기 위해 주어진 SCD 프로젝트에 특유한 배열로 설계된다. 대조적으로, 표준 셀들의 라이브러리는 특별한 프로젝트를 염두에 두고 설계되지 않으며, 통상적인 하위 레벨 로직 기능들을 (작동 중에) 제공하는 표준 셀들을 포함한다. (평면도의 관점에서 봤을 때) 레이아웃 내의 풋프린트의 측면에서, 커스텀 셀들은 표준 셀들보다 크다(일반적으로 훨씬 더 크다). 또한, 주어진 라이브러리에 대해, 모든 표준 셀들은, 표준 셀들을 레이아웃에 배치하는 것을 용이하게 하기 위해 동일한 크기(일반적으로, 크기는 라이브러리 특유적 고정 치수의 배수임)인 적어도 하나의 치수를 갖는다. 일반적으로, 고정된 치수가 표준 셀의 높이로서 칭해지도록 고정된 치수의 방향은 수직 방향(또는 Y축)에 평행하다. 따라서, 표준 셀들은 주어진 SCD 프로젝트에 대하여 미리 정의되는 것으로서 설명된다. 커스텀 셀들은 표준 셀들의 대응하는 치수와 동일한 크기인 적어도 하나의 치수를 가질 수 있거나 또는 갖지 않을 수 있다.
기술이 향상됨에 따라, (단위 면적 당 또는 단위 체적 당 전자 디바이스들의 수의 측면에서) 반도체 디바이스의 밀도가 증가한다. 반도체 디바이스 밀도를 증가시키는 한가지 방법은 주어진 라이브러리에서 모든 표준 셀들의 고정된 치수의 크기를 감소시키는 것이다.
본 발명개시의 양태는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법에 관한 것이며, 레이아웃은 비일시적 컴퓨터 판독가능 매체 상에 저장되며, 본 방법은, 제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하는 단계; 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 제1 대칭축의 양측에 배열하는 단계; 제1 방향에 수직이고 제2 대칭축에 평행한 제2 방향으로 대응하는 장축을 갖는 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하는 단계; 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴 각각을 제1 활성 영역 패턴 및 제2 활성 영역 패턴에 대응적으로 오버랩되도록 배열하는 단계; 제2 도전성 패턴과 제3 도전성 패턴 사이에 제1 도전성 패턴을 위치시키는 단계; 제2 도전성 패턴 및 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되며 상기 중앙 영역들이 나중에 제거될 것임을 나타내는 제1 절단 패턴을 생성하는 단계; 제1 대칭축에 대해 제1 절단 패턴을 정렬시키는 단계; 제4 도전성 패턴을 생성하는 단계; 제4 도전성 패턴을 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및 ECO 레이아웃을 초래시키도록, 제1 도전성 패턴의 제1 세그먼트, 및 제2 도전성 패턴과 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 실질적으로 오버랩되는 영역을 점유하도록 제4 도전성 패턴을 확장시키는 단계를 포함하며, 상기 생성하는 단계, 배열하는 단계, 위치시키는 단계, 및 확장시키는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다.
본 발명개시의 다른 양태는 반도체 디바이스에 관한 것이며, 반도체 디바이스는, 셀들의 어레이 - 상기 어레이 내의 ECO 셀들 각각은, 제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 반도체 기판 내의, 제1 활성 영역 및 제2 활성 영역 - 제1 활성 영역 및 제2 활성 영역은 제1 대칭축의 양측에 위치됨 -; 제1 방향에 수직인 제2 방향으로 대응하는 장축을 갖는, 제1 도전성 구조물, 제3 도전성 구조물 및 제5 도전성 구조물과, 이에 대응하는 제2 도전성 구조물, 제4 도전성 구조물 및 제6 도전성 구조물 - 제1 도전성 구조물 내지 제6 도전성 구조물 중 대응하는 것들은 동일선 상에 있고, (A) 제1 도전성 구조물, 제3 도전성 구조물 및 제5 도전성 구조물, 및 (B) 제2 도전성 구조물, 제4 도전성 구조물 및 제6 도전성 구조물은 제2 활성 영역과 대응적으로 오버랩되고, 제1 도전성 구조물 및 제2 도전성 구조물은 (C) 제3 도전성 구조물 및 제5 도전성 구조물과, (D) 제4 도전성 구조물 및 제6 도전성 구조물 사이에 대응적으로 그 중심이 위치됨 -; 제7 도전성 구조물을 포함하고, 제7 도전성 구조물은 제3 도전성 구조물 내지 제6 도전성 구조물 중 대응하는 도전성 구조물들 사이의 제1 갭 및 제2 갭 위에 위치하며; 제7 도전성 구조물은 제1 도전성 구조물과 제2 도전성 구조물 중 하나, 및 제1 갭과 제2 갭 중 대응하는 갭과 실질적으로 오버랩되는 영역을 점유한다.
본 발명개시의 또다른 양태는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법을 수행하기 위한 컴퓨터 실행가능 명령어를 포함하는 비일시적 컴퓨터 판독가능 매체에 관한 것이며, 본 방법은, 제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하는 단계; 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 제1 대칭축의 양측에 배열하는 단계; 제1 방향에 수직이고 제2 대칭축에 평행한 제2 방향으로 대응하는 장축을 갖는 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하는 단계; 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴 각각을 제1 활성 영역 패턴 및 제2 활성 영역 패턴에 대응적으로 오버랩되도록 배열시키는 단계; 제2 도전성 패턴과 제3 도전성 패턴 사이에 제1 도전성 패턴의 중심을 위치시키는 단계; 제2 도전성 패턴 및 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되며 상기 중앙 영역들이 나중에 제거될 것임을 나타내는 제1 절단 패턴을 생성하는 단계; 제1 대칭축 상에 제1 절단 패턴의 중심을 위치시키는 단계; 제1 도전성 패턴의 단부 영역들과 대응적으로 오버랩되며, 상기 단부 영역들이 나중에 제거될 것임을 나타내는 제2 절단 패턴 및 제3 절단 패턴을 생성하는 단계; 제1 도전성 패턴의 제2 세그먼트와 대응적으로 오버랩되며, 제1 도전성 패턴의 제2 세그먼트가 나중에 제거될 것임을 나타내는 제4 절단 패턴을 생성하는 단계; 제4 절단 패턴을 제1 대칭축에 대하여 비대칭적으로 위치시키는 단계; 제4 도전성 패턴을 생성하는 단계; 제4 도전성 패턴을 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및 ECO 레이아웃을 초래시키도록, 제1 도전성 패턴의 제1 세그먼트, 및 제2 도전성 패턴과 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 실질적으로 오버랩되는 영역을 점유하도록 제 4 도전성 패턴을 확장시키는 단계를 포함하며, 상기 생성하는 단계, 배열하는 단계, 중심을 위치시키는 단계, 위치시키는 단계, 및 확장시키는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다.
첨부된 도면들에서는 하나 이상의 실시예들이 비제한적인 예시로서 예시되며, 도면 전반에 걸쳐서 동일한 참조번호 지정을 갖는 엘리먼트들은 동일한 엘리먼트들을 나타낸다. 달리 개시되지 않는 한 도면들은 실척도로 도시되지 않는다.
도 1a 내지 도 1l은 일부 실시예들에 따른, 반도체 디바이스에 대한 다양한 ECO 기본 셀들의 대응하는 레이아웃들이다.
도 2a 내지 도 2f는 일부 실시예들에 따른, ECO 기본 셀들을 포함하는 반도체 디바이스들의 제1 부분들의 단면도들이다.
도 3a 내지 도 3f는 일부 실시예들에 따른, ECO 기본 셀들을 포함하는 반도체 디바이스들의 제2 부분들의 단면도들이다.
도 4a는 일부 실시예들에 따른, 레이아웃의 단순화된 버전이다. 도 4b는 일부 실시예들에 따른, 도 4a의 레이아웃에 대응하는 레이아웃의 단순화된 버전이다. 도 4c는 일부 실시예들에 따른, 도 4a의 레이아웃의 보다 복잡한 버전이다. 도 4d는 일부 실시예들에 따른, 도 4c의 레이아웃의 보다 복잡한 버전이다.
도 5a는 일부 실시예들에 따른, 반도체 디바이스에 포함된 레이아웃의 제1 부분의 단면도이다.
도 5b는 일부 실시예들에 따른, 반도체 디바이스에 포함된 레이아웃의 제2 부분의 단면도이다.
도 6a 내지 도 6f는 적어도 하나의 실시예에 따른, ECO 기본 셀의 레이아웃을 생성하는 방법의 대응하는 흐름도들이다.
도 7은 일부 실시예들에 따른, 컴퓨터 시스템의 블록도이다.
도 8은 일부 실시예들에 따른, 집적 회로(IC) 제조 시스템, 및 이와 관련된 IC 제조 흐름의 블록도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 물질들, 값들, 단계들, 동작들, 물질들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 물질들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에서, 표준 셀의 레이아웃은 일반적으로, 대칭 라인(이것은 가상적인 것이며, 일반적으로 수평 방향 또는 X축에 평행함)의 양측 상에 분포된 복수의 활성 영역 패턴들; 대칭 라인에 실질적으로 수직으로 배향된 (예를 들어, 트랜지스터의 게이트, 소스, 또는 드레인으로서 작용하는) 위에 있는 평행 도전성 구조물들; 및 위에 있는 금속화층을 포함하고, 상기 금속화층의 일부 세그먼트들은 동작 전압들, 예를 들어, VDD 및 VSS를 공급하고, 이것들을 레일(rail)이라고 부른다. 반도체 디바이스의 제1 금속층, 예를 들어, 금속층 1(M(i), 여기서, i는 음이 아닌 정수, 예를 들어, i=0 또는 i=1이다) 아래에서는, 금속 제로 오버 폴리(metal-zero-over-poly; M0PO 또는 MP) 콘택트로서 알려진 제1 유형의 층간 연결 구조물이 게이트와 같은 아래에 있는 도전성 구조물을 비아(via)로서 알려진 제2 층간 연결 구조물에 연결한다. 비아는 M(i)의 위에 있는 대응 세그먼트에 연결된다.
일부 실시예들에서, 표준 셀들의 높이를 감소시키기 위해, M0PO 콘택트의 변형물의 일부 인스턴스들이 사용된다. M0PO 콘택트의 변형물은 M0PO 콘택트의 전형적인 인스턴스에 비해 (평면도에서 봤을 때, 수직 및/또는 수평 방향으로) 크기가 증가된다. M0PO 콘택트의 변형물을 '허용오차 콘택트'라고 부르는데, 그 이유는 (주어진 허용오차 콘택트 위에 있는) 주어진 비아가 아래에 있는 대응 도전성 구조물에 대해 정렬되는 정밀도 측면에서 증가된 허용오차(정렬 허용오차)를 M0PO 콘택트의 변형물이 제공하기 때문이다. 허용오차 콘택트의 하나 이상의 부분들이 아래에 있는 대응 도전성 구조물을 넘어 연장되도록 주어진 허용오차 콘택트는 크기가 연장된다. 결과적으로, 주어진 비아의 위치는 아래에 있는 대응 도전성 구조물의 위치에 의해 더 이상 제약받지 않게 된다. 추가적인 결과로서, 주어진 금속화 세그먼트는 대응하는 방향(들)에서 비례적으로 크기가 감소될 수 있다. 금속화 세그먼트들의 장축이 수평축에 평행하다고 가정하면, 금속화 세그먼트들이 수직 방향으로 감소될 때, 표준 셀의 총 높이가 감소되고, 표준 셀들(허용오차 콘택트들을 포함함)을 사용하여 제조된 반도체 디바이스의 밀도는 증가한다.
평면도의 관점에서, 그리고 전기 저항을 감소시키기 위해, 금속 제로 오버 산화물(metal-zero-over-oxide; M0OD 또는 MD) 콘택트로서 알려진 유사한 유형의 층간 연결 구조물의 인스턴스들뿐만이 아니라 M0PO 콘택트의 인스턴스들은 아래에 있는 대응 도전성 구조물들의 풋프린트(footprint) 내에 맞도록 크기가 정해지며, 비아들의 풋 프린트들은 비아들가 배치되는 허용오차 콘택트의 풋프린트보다 더 이상 크지 않으며/않거나, 비아들은 위에 있는 대응 금속화 세그먼트들과 완전히 오버랩된다. 일반적으로, 비아들은 (평면도에서 봤을 때) 정사각형으로서 형상화되고, 허용오차 콘택트들의 수평 크기와 일치되도록 (수평 방향으로) 크기가 정해지며, 허용오차 콘택트들의 수평 크기는 아래에 있는 대응 도전성 구조물들의 수평 크기보다 더 이상 크지 않다. 또한, 통상적으로, 허용오차 콘택트들 및 비아들은 아래에 있는 대응 도전성 구조물들과 수평 방향으로 정렬된다. 결과적으로, 주어진 비아의 위치는 아래에 있는 대응 도전성 구조물의 위치에 의해 제한된다.
금속층 내의 위에 있는 대응 세그먼트("주어진 금속화 세그먼트")와 주어진 비아의 완전한 오버랩을 용이하게 하기 위해, 다른 접근법들은 주어진 금속화 세그먼트의 크기가 주어진 비아의 (대응 방향으로의) 크기보다 (수직 방향 및/또는 수평 방향으로) 크도록 하였다. 결과적으로, 주어진 금속화 세그먼트의 하나 이상의 부분들은 (수직 및/또는 수평 방향으로) 주어진 비아를 넘어서 연장된다. 주어진 금속화 세그먼트를 (수직 및/또는 수평 방향으로) 과대화시키는 것은 주어진 금속화 세그먼트가 주어진 비아에 대해 (대응하는 방향으로) 정렬되어야 하는 정밀도를 감소시킬 수 있는데, 이것은 하나의 장점이다. 주어진 금속화 세그먼트를 (수직 방향으로) 과대화시키는 단점은 표준 셀의 (수직 방향으로의) 총 높이가 증가된다는 것이다.
금속화 세그먼트들의 장축이 수평축에 평행하다고 가정하면, 표준 셀의 (수직 방향으로의) 총 높이를 감소시키는 방법은 주어진 금속화 세그먼트의 수직 크기를 감소시키는 것이다. 주어진 금속화 세그먼트의 수직 크기는, 주어진 비아의 위치가 아래에 있는 대응 도전성 구조물의 위치에 대하여 덜 제약받는 곳에서 감소된다. 일부 실시예들에서, 주어진 비아의 위치를 덜 제약받게 만드는 배열은 이에 따라, 주어진 금속화 세그먼트의 보다 적은 양의 과대화를 허용할 수 있다. 이러한 배열은 주어진 비아와 아래에 있는 대응 도전성 구조물 사이에 배치된 허용오차 콘택트의 (수직 및/또는 수평 방향으로의) 크기를 증가시킨다. 허용오차 콘택트의 (수직 및/또는 수평 방향으로의) 크기를 증가시키는 것은 아래에 있는 대응 도전성 구조물의 위치에 대하여 주어진 비아의 위치를 덜 제약받게 만드는 장점을 갖는다. 허용오차 콘택트의 하나 이상의 부분들이 주어진 비아를 넘어서 연장되고, 마찬가지로 아래에 있는 대응 도전성 구조물을 넘어서 연장되도록 허용오차 콘택트는 (수직 및/또는 수평 방향으로) 크기가 증가한다. 결과적으로, 주어진 금속화 세그먼트의 과대화의 양은 대응하는 방향(들)에서 비례적으로 감소될 수 있다. 금속화 세그먼트들이 수직 방향으로 감소되는 경우, 표준 셀의 총 높이가 감소되고, 이러한 표준 셀들을 사용하여 제조된 반도체 디바이스의 밀도는 증가한다. 일부 실시예들에서, 밀도는 약 13% 내지 약 20%의 범위만큼 향상된다.
표준 셀들에는 표준 기능 셀들과 표준 예비 셀들의 두 가지 유형이 있으며, 후자는 엔지니어링 변경 주문(engineering change order; ECO) 셀들이라고 칭해진다. 표준 기능 셀들은 대응하는 일반적인 하위 레벨 기능들, 예컨대, 인버터, NAND, NOR, XOR, D 래치, 디커플링 커패시터(DeCap), AND-OR-인버트(AOI), OR-AND-인버트(OAI), 멀티플렉서, 플립 플롭 등을 비롯한 로직 기능들을 (동작시) 제공하기 위한 컴포넌트들의 특정 내부 배열들로 정의된다.
ECO 셀들은 ECO 기본 셀들 및 ECO 프로그래밍된 셀들을 포함한다. ECO 프로그래밍된 셀은 프로그래밍된 ECO 기본 셀을 가리킨다. 기능 셀과 마찬가지로, ECO 기본 셀은 컴포넌트들의 특정 내부 배열을 갖도록 정의된다. 기능 셀과는 달리, ECO 기본 셀은 특정 기능을 제공하도록 배열되지 않는다. 작동하는(작동적인) 표준 셀들과는 달리, (아직 프로그래밍되지 않은) ECO 기본 셀은 작동하지 않는다(작동적이지 않음).
ECO 기본 셀들이 예비 셀들이라는 것을 상기하면, ECO 기본 셀의 배열은, 필요한 경우 ECO 기본 셀이 대응하는 표준 기능 셀에 의해 제공되는 일반적인 동일한 하위 레벨 기능들 중 하나를 작동시키고 제공하도록 '프로그래밍'(변환)될 수 있을만큼 충분하다. 일부 실시예들에서, 각각의 ECO 기본 셀의 배열은, 주어진 ECO 기본 셀이 인버터, NAND, NOR, XOR, D 래치, 디커플링 커패시터(DeCap), AND-OR-인버트(AOI), OR-AND-인버트(OAI), 멀티플렉서, 플립 플롭 등을 비롯한 로직 기능들 중 하나를 작동시키고 제공하도록 '프로그래밍'(변환)될 수 있을만큼 충분하다. 일부 실시예들에서, ECO 기본 셀은 금속과 실리콘간 콘택트 및 금속과 폴리실리콘간 콘택트와 같은 적어도 하나의 ECO 기본 셀 내의 하나 이상의 연결들(인트라 ECO 기본 셀 연결들)을 변경함으로써 또는 대응하는 비아 또는 콘택트와의 다른 금속층 변경을 행함으로써 ECO 프로그래밍된 셀로 프로그래밍(변환)된다.
SCD 프로젝트 동안, 표준 셀 라이브러리들로부터 표준 기능 셀들을 선택하고 표준 기능 셀들을 비표준 셀들(있는 경우)과 함께 초기 레이아웃에 배치하기 위해 전자적 설계 자동화(electronic design automation; EDA) 툴이 이용된다. EDA 툴은 표준 기능 셀들과 비표준 셀들이 하나 이상의 금속층들 및 대응하는 비아들 및 콘택트들을 사용하여 연결되는 라우팅을 수행하는 데에도 사용된다. EDA 툴은 라우팅을 테스트하는데 더 사용된다. 테스트 결과에 따라, 표준 및 비표준 셀들의 선택, 배치 및 라우팅이 수정된다. 적어도 일부 실시예들에서, 총체적인 선택, 배치, 라우팅 및 테스팅(selection, placement, routing and testing; SPRT) 공정은 반복적이다. 종국에는, SPRT 공정 반복들은 최종화된 레이아웃으로 귀착된다.
다양한 이유들(예컨대, 설계 변경, 수용 불가능한 타이밍 문제, 수용 불가능한 일렉트로마이그레이션 문제 등)로 인해, 거의 완성된 레이아웃(또는 이러한 이유가 없었다면 최종 레이아웃으로서 간주되었을 레이아웃)은 수정을 거칠 것이 필요하다는 것이 일반적이다. 수정이 비교적 미미한 범위인 상황을 예상하여, 그리고 반복적인 SPRT 공정을 재시작(새로 시작)해야하는 것에 대한 안전장치(또는 헷지)로서, EDA 툴은 또한 하나 이상의 ECO 기본 셀들을 초기 레이아웃에 배치하는데 사용된다.
ECO 기본 셀들은 작동하지 않기 때문에, ECO 기본 셀들은 기능 셀들에 연결되지 않는다. 거의 완성된 레이아웃을 수정할 경우, 하나 이상의 ECO 기본 셀들이 하나 이상의 ECO '프로그래밍된' 셀들로 변환되도록 하나 이상의 ECO 기본 셀들은 '프로그래밍'을 거친다. 그런 후, ECO 프로그래밍된 셀은 하나 이상의 표준 기능 셀들에 작동가능하게 연결되도록 라우팅된다. 일부 실시예들에서, ECO 기본 셀들은 2006년 11월 14일에 특허허여된 미국 특허 제7,137,094호에 개시된 ECO 기본 셀들에 대응하고, 이 미국 특허 전체 내용은 본 명세서에 참조로서 병합된다. 일부 실시예들에서, ECO 기본 셀들은 2008년 11월 25일에 특허허여된 미국 특허 제7,458,051호에 개시된 ECO 기본 셀들에 대응하고, 이 미국 특허 전체 내용은 본 명세서에 참조로서 병합된다.
도 1a 내지 도 1l은 일부 실시예들에 따른, 반도체 디바이스에 대한 다양한 ECO 기본 셀들의 대응하는 레이아웃들(100A~100L)이다.
레이아웃 다이어그램들에는 적어도 두가지 유형이 있다. 첫번째(또는 '사전 절단(pre-cut)') 유형의 레이아웃 다이어그램은 초기 구조물들 및 해당 '절단' 영역을 나타낸다. 두번째(또는 '사후 절단(post-cut)') 유형의 레이아웃 다이어그램은 대응하는 사전 절단 레이아웃 다이어그램으로부터 초래된 구조물들을 나타낸다. 사전 절단 레이아웃 다이어그램과 관련하여, 초기 버전은 아직 완성되지 않았거나 완전히 개발되지 않은 버전을 말한다. 절단 영역은 절단 영역 아래에 있는 대응하는 구조물의 부분이 제거(또는 절단)될 것임을 나타낸다. 여기서, 대응하는 절단 영역 아래에 있는 주어진 구조물의 부분이 제거(또는 절단)될 것이기 때문에, 주어진 구조물은 아직 완성되지 않았거나 완전히 개발되지 않았으며, 이에 따라 주어진 구조물을 본원에서는 초기 구조물이라고 칭한다.
도 1a 내지 도 1l은 다음과 같이 서로 관련이 있다. 도 1a는 다양한 ECO 기본 셀들(108A~108H)을 도시하는 단순화된 사전 절단 레이아웃(100A)이다. 도 1h는 도 1a의 레이아웃(100A) 내에 포함되는 것으로 이해되는 대응하는 절단 영역들 및 초기 구조물들 모두를 도시하는 대응하는 상세한 사전 절단 레이아웃(100H)이다. 도 1h의 사전 절단 레이아웃(100H)은 복잡하기 때문에, 대응하는 도 1b 내지 도 1d 및 도 1f의 사전 절단 레이아웃들(100B~100D, 100F)이 제공된다. 사전 절단 레이아웃들(100B~100D, 100F)은 레이아웃(100H)에 포함된 초기 구조물들 및 대응하는 절단 영역들을 점증적으로 도입한다. 도 1e는 도 1d의 사전 절단 레이아웃(100D)에 대응하는 사후 절단 레이아웃(100E)이다. 도 1g는 도 1f의 사전 절단 레이아웃(100F)에 대응하는 사후 절단 레이아웃(100G)이다. 도 1i는 도 1h의 사전 절단 레이아웃(100H)에 대응하는 사후 절단 레이아웃(100I)이다. 도 1j는, 사전 절단 레이아웃(100H)에 비해, 비아들을 더 포함하는 사전 절단 레이아웃(100J)이다. 도 1k는 도 1j의 사전 절단 레이아웃(100J)에 대응하는 사후 절단 레이아웃(100K)이다. 도 1l은, 사전 절단 레이아웃(100J)에 비해, 위에 있는 금속층으로부터의 세그먼트들을 더 포함하는 사전 절단 레이아웃(100L)이다.
도 1a에서, 사전 절단 레이아웃(100A)은 기판(102) 상에 형성된다. 기판(102)은 표준 기능 셀들(도시되지 않음) 및 표준 ECO 기본 셀들이 형성되는 로직 영역(104)을 포함한다. 로직 영역(104)은 다양한 ECO 기본 셀들(108A~108H)을 포함하는 것으로서 도시된다. 다른 수량의 ECO 기본 셀들이 구상가능하다. 예시의 단순화를 위해, ECO 기본 셀들(108A~108H)은 도 1a에서 각자의 대응하는 경계선들로 표현된다. 예시의 단순화를 위해, 각각의 ECO 기본 셀들의 컴포넌트들 및 인트라(intra) ECO 기본 셀 연결들은 도 1a에서 도시되지 않는다.
상기한 바와 같이, 주어진 라이브러리에 대해, 모든 표준 셀들은, 표준 셀들을 레이아웃에 배치하는 것을 용이하게 하기 위해 동일한 크기로 고정된 적어도 하나의 치수를 갖는다. 일부 실시예들에서, 고정된 크기는 라이브러리 특유적 고정된 치수의 배수이다. 일부 실시예들에서, 고정된 크기는 폴리실리콘 피처들 간의 최소 피치(PPOLY)의 배수이다.
일부 실시예들에서, (기능 셀들 및 ECO 셀들을 포함한) 표준 셀들은 다각형이다. 일부 실시예들에서, 표준 셀들은 직사각형의 다각형이다. 일부 실시예들에서, 평면도의 관점에서, 직사각형 표준 셀의 수평 및 수직 치수들이 셀의 대응하는 폭과 높이로서 기술되도록 X축은 수평이고 Y축은 수직이다. 일부 실시예들에서, 레이아웃은 행으로 배열되고, 레이아웃의 행들에 표준 셀들을 배치하는 것을 용이하게 하기 위해 모든 표준 셀들의 높이는 동일하다.
도 1a로 되돌아가서, ECO 기본 셀들(108A~108H)은 수평 방향으로 배열된다. ECO 기본 셀들(108A~108H) 모두는 수직 방향으로 동일한 크기(동일한 높이)를 가지며, 택일적으로, 다른 구성들이 본 발명개시의 범위 내에 있다.
셀간 연결을 용이하게 하기 위해, 레이아웃은 평면 층간 유전체(inter-layer dielectric; ILD) 구조물들과 번갈아 배열된 평면 '금속'층들의 스택을 포함한다. 주어진 '금속화'층은 평행한 도전성 라인 세그먼트들을 포함한다. 일부 실시예들에서, 도전성 라인 세그먼트들은 금속이다. 일부 실시예들에서, 연속적인 금속화층들 내의 평행한 라인 세그먼트들은 서로 직교한다. 일부 실시예들에서, 제i 금속화층(M(i)) 내의 평행한 라인 세그먼트들은 제1 방향으로 연장되고, 제(i+1) 금속화층(M(i+1)) 내의 평행한 라인 세그먼트들은 제1 방향에 직교하는 제2 방향으로 연장되고, 제(i+2) 금속화층(M(i+2)) 내의 평행한 라인 세그먼트들은 제1 방향으로 연장되며, 제(i+3) 금속화층(M(i+3)) 내의 평행한 라인 세그먼트들은 제2 방향으로 연장되는 식으로 이루어진다. 일부 실시예들에서, 제1 방향은 X축에 평행하고, 제2 방향은 Y축에 평행하다.
일부 실시예들에서, M(i) 층은 비아, 예컨대, 패턴들(130A~130H)에 대응하는 비아들, 즉 비아(220), 패턴들(142A~142H)에 대응하는 비아들, 즉 비아(320) 등과 같은 층간 연결 구조물들 위에 있는 제1 금속화층이다. 일부 금속화층 번호설정 방식에 따르면, i는 M(i)=M(0)이 되도록 음이 아닌 정수 0(i=0)이다. 일부 다른 금속화층 번호설정 방식에 따르면, i는 M(i)=M(1)이 되도록 음이 아닌 정수 1(i=1)이다. 본 발명개시는 도 1a 내지 도 1l에서 M(i)=M(1)이 되도록 i가 음이 아닌 정수 1(i=1)인 금속화층 번호설정 방식을 가정한다.
사전 절단 레이아웃(100A)은 ECO 기본 셀들(108A~108H) 각각에 공통인 제1 수평 대칭축(105)을 도시한다. 레이아웃(100A)은 제2 수직 대칭축(106)을 더 도시한다. 도 1c 내지 도 1k의 아래의 설명에서 더욱 명백해질 바와 같이, 수직축(106)에 대해, ECO 기본 셀(108H)은 ECO 기본 셀(108A)에 미러 대칭이고, ECO 기본 셀(108G)은 ECO 기본 셀(108B)에 미러 대칭이고, ECO 기본 셀(108F)은 ECO 기본 셀(108C)에 미러 대칭이며, ECO 기본 셀(108E)은 ECO 기본 셀(108D)에 미러 대칭이다. 또한, ECO 기본 셀들(108A~108H)은 대응하는 내부 수직 대칭축(107A~107H)을 갖는다. 레이아웃(100A)은 대응하는 ECO 기본 셀들(108A~108H) 내부에 있는 대칭축(107A~107H)을 더 도시한다. 도 1c 내지 도 1k의 아래의 설명에서 더욱 명백해질 바와 같이, ECO 기본 셀(108A)은 내부 축(107A)에 대칭이고, ECO 기본 셀(108B)은 내부 축(107B)에 대칭이며, 나머지 ECO 기본 셀들도 마찬가지이다.
도 1b에서, 기판(102)(도 1a) 내의 활성 영역들(또는 산화물 정의 영역들)을 나타내는 패턴들이 도 1a의 사전 절단 레이아웃(100A)에 추가되어 사전 절단 레이아웃(100B)이 형성된다. ECO 기본 셀들(108A~108H)의 일례로서 ECO 기본 셀(108A)을 취하면, ECO 기본 셀(108A)은 기판(102)(도 1a) 내의 활성 영역들을 나타내는 패턴들(110A, 112A)을 포함한다. 패턴들(110A, 112A)은 제1 축(105)에 대하여 대칭으로 그리고 제1 축(105)으로부터 이격되어 배치된다.
도 1c에서, 초기 도전성 구조물들을 나타내는 패턴들이 도 1b의 사전 절단 레이아웃(100B)에 추가되어 사전 절단 레이아웃(100C)이 형성된다. ECO 기본 셀들(108A~108H)은 초기 게이트 구조물들을 나타내는 대응하는 패턴들(114A~114H)을 포함한다. 일부 실시예들에서, 패턴들(114A~114H)에 대응하는 초기 게이트 구조물들은 도핑된 반도체 물질 등으로 형성된다. 일부 실시예들에서, 패턴들(114A~114H)에 대응하는 초기 게이트 구조물들은 도핑된 폴리실리콘으로 형성된다. 패턴들(114A~114H)은 대응하는 내부 대칭축(107A~107H)에 대해 동일선 상에 있다.
ECO 기본 셀들(108A~108H)은 초기 드레인/소스 구조물들을 나타내는 패턴들(116A~116H, 118A~118H)을 더 포함한다. 일부 실시예들에서, 패턴들(116A~116H, 118A~118H)에 대응하는 초기 드레인/소스 구조물들은 도핑된 반도체 물질 등으로 형성된다. 일부 실시예들에서, 패턴들(116A~116H, 118A~118H)에 대응하는 초기 드레인/소스 구조물들은 도핑된 폴리실리콘으로 형성된다.
패턴들(116A~116H, 118A~118H)은 대응하는 내부 대칭축(107A~107H)에 대하여 대칭으로 그리고 대응하는 내부 대칭축(107A~107H)으로부터 이격되어 배치된다. ECO 기본 셀들(108A~108D)에서, 패턴들(116A~116D)은 대응하는 내부 대칭축(107A~107D)의 좌측에 배치되고, 패턴들(118A~118D)은 대응하는 내부 대칭축(107A~107D)의 우측에 배치된다. ECO 기본 셀들(108E~108H)에서, 패턴들(118E~118H)은 대응하는 내부 대칭축(107E~107H)의 좌측에 배치되고, 패턴들(116E~116H)은 대응하는 내부 대칭축(107E~107H)의 우측에 배치된다.
수직축(106)에 대하여, 다음의 도전성 패턴들의 쌍들, 즉, 패턴(118D)과 패턴(118E); 패턴(116D)과 패턴(116E); 패턴(118C)과 패턴(118F); 패턴(116C)과 패턴(116F); 패턴(118B)과 패턴(118G); 패턴(116B)과 패턴(116G); 패턴(118A)과 패턴(118H); 패턴(116A)과 패턴(116H)은 미러 대칭이다. ECO 기본 셀(108H)은 ECO 기본 셀(108A)에 미러 대칭이고, ECO 기본 셀(108G)은 ECO 기본 셀(108B)에 미러 대칭이고, ECO 기본 셀(108F)은 ECO 기본 셀(108C)에 미러 대칭이며, ECO 기본 셀(108E)은 ECO 기본 셀(108D)에 미러 대칭이다.
일부 실시예들에서, 임의의 주어진 ECO 기본 셀 내의 도전성 패턴들은 규칙적으로 이격되어 있다. ECO 기본 셀(108A)을 일례로 취하면, 패턴들(114A, 116A, 118A)은 규칙적으로 이격되어 있다. 일부 실시예들에서, ECO 기본 셀(108A)을 일례로 취하면, 패턴(116A)의 중앙선(수직 방향으로 연장됨)과 패턴(118A)의 중앙선(수직 방향으로 연장됨) 사이의 수평 거리는 폴리실리콘 피처들 간의 최소 피치(PPOLY)의 배수이며, 이는 기본 셀(108A)의 폭을 나타낸다. 일부 실시예들에서, ECO 기본 셀(108A)을 일례로 취하면, ECO 기본 셀(108A)의 폭을 나타내는 PPOLY의 배수는 ECO 기본 셀(108A)의 폭이 PPOLY와 같도록 1배수이다.
도 1d에서, 제1 절단 영역들을 나타내는 패턴들이 도 1c의 사전 절단 레이아웃(100C)에 추가되어 사전 절단 레이아웃(100D)이 형성된다. ECO 기본 셀들(108A~108H)은 대응하는 패턴들(116A~116H, 118A~118H)(초기 드레인/소스 구조물들을 나타냄)에 대한 절단 영역들을 나타내는 대응하는 패턴들(120A~120H)을 포함한다. 패턴들(120A~120H)은, (패턴들(116A~116H, 118A~118H)에 대응하는) 아래에 있는 드레인/소스 구조물들의 대응 부분들이 절단될 것임을 나타낸다. 따라서, 패턴들(120A~120H)과 같은 패턴들을 본원에서는 절단 패턴들이라고 칭한다. 절단 패턴들(120A~120H)은 대응하는 패턴들(114A~114H)(초기 게이트 구조물들을 나타냄) 위에 놓이지만, 절단 패턴들(120A~120H)은, 아래에 있는 패턴들(114A~114H)의 대응 부분들이 절단될 것임을 나타내지 않는다. (패턴들(116A~116H, 118A~118H)에 대응하는) 아래에 있는 대응 드레인/소스 구조물들의 중앙 부분들이 절단되도록 절단 패턴들(120A~120H)은 축(105)에 대해 대칭이다.
도 1e는 사전 절단 레이아웃(100D)에 대응하는 사후 절단 레이아웃(100E)이다. 레이아웃(100E)에서, (패턴들(116A~116H, 118A~118H)에 대응하는) 드레인/소스 구조물들의 중앙 부분들은 (절단 영역들을 나타내는, 도 1d의) 대응하는 절단 패턴들(120A~120H)에 따라 절단/제거되었다. 예를 들어, 절단 패턴(120A)의 결과물을 고려하면, 절단 패턴(120A)의 결과물은, 갭(116A''')에 의해 분리된 채로 남아있는 드레인 소스 패턴들(116A', 116A"); 및 갭(118A''')에 의해 분리된 채로 남아있는 드레인 소스 패턴들(118A', 118A")을 포함한다. 보다 일반적으로, 절단 패턴들(120A~120H)의 결과로서, 잔류 드레인/소스 구조물들은 패턴들(116A'~116H', 116A"~116H", 118A'~118H', 118A"~118H")에 대응하여 남아있다. 또한, 결과로서, 갭들(116A'''~116H''', 118A'''~118H''')은 패턴들(116A'~116H', 116A"~116H", 118A'~118H', 118A"~118H")에 대응하는 드레인/소스 구조물들 사이에 남겨져 있다.
도 1f에서, 제2, 제3, 및 제4 절단 영역들을 나타내는 패턴들이 도 1d의 사전 절단 레이아웃(100D)에 추가되어 사전 절단 레이아웃(100F)이 형성된다. ECO 기본 셀들(108A~108H)은 (초기 게이트 구조물들을 나타내는) 대응하는 패턴들(114A~114H)에 대한 대응하는 제2 및 제3 절단 영역들을 나타내는 대응하는 절단 패턴들(122A~122H, 124A~124H)을 포함한다. ECO 기본 셀들(108A~108H)은 대응하는 패턴들(114C~114F)에 대한 대응하는 제4 절단 영역들을 나타내는 대응하는 절단 패턴들(126A~126D)을 더 포함한다.
예를 들어, 기본 셀(108A)에 다음이 추가되는 것을 고려해본다: 아래에 있는 패턴(114A)(도 1e 참조)의 부분에 영향을 미치는 제2 절단 영역을 나타내는 절단 패턴(122A); 및 아래에 있는 패턴(114A)(도 1e 참조)의 부분에 영향을 미치는 제3 절단 영역을 나타내는 절단 패턴(124A). 절단 패턴(122A)은, 절단 패턴(122A) 아래에 있는 (패턴(114A)에 대응하는) 게이트 구조물의 부분이 절단되어 갭(114A''')을 초래할 것임을 나타낸다(도 1g 참조, 아래에서 논의될 것임). 절단 패턴(124A)은, 절단 패턴(124A) 아래에 있는 (패턴(114A)에 대응하는) 게이트 구조물의 부분이 절단되어 갭(114A'''')을 초래할 것임을 나타낸다(도 1g 참조, 아래에서 논의될 것임). 마찬가지로, 절단 패턴들(122B~122H, 124B~124H)은, 절단 패턴들(122B~122H, 124B~124H) 아래에 있는 (패턴(114A~114H)에 대응하는) 게이트 구조물의 부분들이 절단될 것임을 나타낸다. 본 예시를 다시 참조하면, 패턴들(116A', 118A')의 부분들은 절단 패턴(122A) 아래에 있다. 그러나, 절단 패턴(122A)은 아래에 있는 패턴들(116A', 118A')의 부분들이 절단될 것임을 나타내지 않는다. 또한, 패턴들(116A", 118A")의 부분들은 절단 패턴(124A) 아래에 있다. 그러나, 절단 패턴(124A)은 아래에 있는 패턴들(116A", 118A")의 부분들이 절단될 것임을 나타내지 않는다. 마찬가지로, (패턴들(114A~114H)에 대응하는) 아래에 있는 게이트 구조물들의 단부(end)가 절단되도록, 수평축(105)에 대해, 절단 패턴들(122B~122H, 124B~124H)은, 대응하는 패턴들(114B~114H)의 단부뿐만이 아니라, 대응하는 패턴들(116B'~116H', 116B"~116H", 118B'~118H', 118B"~118H")의 단부 위에 배치된다.
수평축(105)에 대하여, 다음의 절단 패턴들의 쌍들, 즉, 절단 패턴(122A)과 절단 패턴(124A); 절단 패턴(122B)과 절단 패턴(124B); 절단 패턴(122C)과 절단 패턴(124C); 절단 패턴(122D)과 절단 패턴(124D); 절단 패턴(122E)과 절단 패턴(122E); 절단 패턴(122F)과 절단 패턴(124F); 절단 패턴(122G)과 절단 패턴(124G); 절단 패턴(122H)과 절단 패턴(124H)은 미러 대칭이다. 보다 일반적으로, 절단 패턴들(122A~122H, 124A~124H)은 (드레인/소스 구조물들을 나타내는) 대응하는 패턴들(116A'~116H', 116A"~116H", 118A'~118H', 118A"~118H") 위에 있지만, 절단 패턴들(122A~122H, 124A~124H)은, 아래에 있는 대응 패턴들(116A'~116H', 116A"~116H", 118A'~118H', 118A"~118H")의 부분들이 절단될 것임을 나타내지 않는다.
절단 패턴들(126A~126D)은, (패턴들(114C~114F)에 대응하는) 아래에 있는 대응 게이트 구조물들의 부분들이 절단될 것임을 나타낸다. 절단 패턴들(126A~126D)은 대응하는 패턴들(120C~120F)에 의해 경계지어진 영역들 상에 위치한다. 수직 방향에 대해, 패턴들(126A, 126D)은 수평축(105) 위에 대응하여 배치되고; 패턴들(126B~126C)은 수평축(105) 아래에 대응하여 배치된다. 수직축(106)에 대해 다음의 절단 패턴들의 쌍, 즉, 절단 패턴(126A)과 절단 패턴(126D); 및 절단 패턴(126B)과 절단 패턴(126C)은 미러 대칭이다. 예를 들어, 아래에 있는 패턴(114c)의 부분에 영향을 미치는 제4 절단 영역을 나타내는 절단 패턴(126A)이 기본 셀(108C)에 추가되는 것을 고려한다(도 1f 참조). 절단 패턴(126A)은, 절단 패턴(126A) 아래에 있는 (패턴(114C)에 대응하는) 게이트 구조물의 부분이 절단되어 갭(114A''''')을 초래할 것임을 나타낸다(도 1g 참조, 아래에서 논의될 것임).
도 1g는 (다른 것들 중에서도) 결과적인 패턴들(114A', 114B', 114C', 114C", 114D', 114D", 114E', 114E", 114F', 114F", 114G', 114H')을 갖는, 사전 절단 레이아웃(100F)에 대응하는 사후 절단 레이아웃(100G)이다. 예를 들어, 절단 패턴들(122A, 124A)(도 1f 참조)에 따라 (이전 패턴(114A)에 대응하는) 게이트 구조물의 단부들이 절단/제거되어 남아있는 패턴(114A')을 초래시키는 기본 셀(108A)을 고려한다. 갭들(114A''', 114A'''')이 이제 패턴(114A')의 대응 단부들에서 나타난다. 예를 들어, 절단 패턴들(122C, 124C)(도 1f 참조)에 따라 (이전 패턴(114C)에 대응하는) 게이트 구조물의 단부들이 절단/제거되고, 패턴(126A)(도 1f 참조)에 따라 게이트 구조물의 중앙 부분이 절단/제거되어 남아있는 패턴들(114C', 114C")을 초래시키는 기본 셀(108C)을 고려한다. 패턴들(114C', 114C")의 근위 단부들은 갭(114C''''')에 의해 분리되어 있다. 갭(114C''')이 이제 패턴(114C')의 원위 단부에서 나타난다. 갭(114A'''')이 이제 패턴(114A")의 원위 단부에서 나타난다.
마찬가지로, 레이아웃(100G)에서, (이전 패턴들(114B~114H)에 대응하는) 게이트 구조물들의 단부들은 (절단 영역들을 나타내는, 도 1f의) 대응하는 절단 패턴들(122B~122H)에 따라 절단/제거되었다. 또한 마찬가지로, 레이아웃(100G)에서, 대응하는 절단 패턴들(126B~126D)에 따라 (패턴들(114D~114F)에 대응하는) 일부 게이트 구조물들의 중앙 부분들이 절단/제거되었다. 절단 패턴들의 그룹, 즉 패턴들(122C, 126A, 124C); 패턴들(122D, 126B, 124D); 패턴들(122E, 126C, 124E); 및 패턴들(122F, 126D, 124F)에 대응하는 절단들로부터 초래된 잔류물들로서 남겨진 단일(또는 일원화된) 잔류 게이트 구조물들(패턴들(114A', 114B', 114G', 114H'에 대응함)을 ECO 기본 셀들(108A, 108B, 108G, 108H)은 포함하고, 잔류 게이트 구조물들의 쌍(114C'과 114C", 114D'과114D", 114E'과 114E", 114F'과 114F")을 ECO 기본 셀들(108C~108F)은 포함한다.
수직 방향으로 축(105) 아래에서, 그리고 절단 패턴들(124A~124H)에 따라 취해진 절단부들의 결과로서, 갭들(114A''''~114H'''')이 이제 ECO 기본 셀들(108A~108H)의 대응 단부들에서 나타난다. 보다 구체적으로, 갭들(114A''''~114H'''')이 이제 수직 방향으로 축(105) 아래에 위치한 (패턴들(114A', 114B', 114C", 114D", 114E", 114F", 114G', 114H')에 대응하는) 게이트 구조물들의 단부들에서 나타난다. 수직 방향으로 축(105) 위에서, 그리고 절단 패턴들(122A~122H)에 따라 취해진 절단부들의 결과로서, 갭들(114A'''~114H''')이 이제 ECO 기본 셀들(108A~108H)의 대응 단부들에서 나타난다. 보다 구체적으로, 갭들(114A'''~114H''')이 이제 수직 방향으로 축(105) 위에 위치한 (패턴들(114A'~114H')에 대응하는) 게이트 구조물들의 단부들에서 나타난다.
예를 들어, 절단 패턴(126A)(도 1f 참조)에 따라 게이트 구조물의 중앙 부분이 절단/제거된 기본 셀(108C)을 고려한다. 그 결과로, 갭(114C''''')에 의해 분리된 한 쌍의 패턴들(114C', 114C")이 남는다. 수직 방향에 대하여, 패턴들(114C', 114C")의 쌍이 축(105)에 대해 수직 방향으로 비대칭인 것으로서 기술되도록 패턴(114C')의 길이는 패턴(114C")의 길이보다 짧다. 마찬가지로, 절단 패턴들(126B~126D)에 따라 취해진 절단부들의 결과로서, 갭들(114D''''~114F'''')이 이제 (패턴들의 쌍(114D'와 114D", 114E'와 114E", 114F'와 114F")에 대응하는) 게이트 구조물들 사이에서 나타난다. 절단 패턴들(126B~126D)에 따라 취해진 절단부들의 결과로서, 패턴들의 쌍(114D'와 114D"; 114E와 114E"; 114F'와 114F")에 대응하는 게이트 구조물들은 비대칭이다.
도 1h에서, 제1 및 제2 허용오차 콘택트들을 나타내는 패턴들이 도 1f의 사전 절단 레이아웃(100F)에 추가되어 사전 절단 레이아웃(100H)이 형성된다. 예를 들어, ECO 기본 셀(108A)은 제1 허용오차 콘택트를 나타내는 패턴(128A)을 포함한다. 패턴(128A)은 축(105)과 오버랩된다. 패턴(128A)은 패턴(120A)에 의해 경계지어진 영역 내에 위치한다. 수직 방향에 대해, 패턴(128A)의 영역의 대부분은 축(105) 아래에 배치된다. 이와 같이, 패턴(128A)에 대응하는 제1 허용오차 콘택트는 축(105)에 대해 비대칭적으로 위치된다. 마찬가지로, ECO 기본 셀들(108B~108H)은 제1 허용오차 콘택트들을 나타내는 대응하는 패턴들(128B~128H)을 포함한다. 각각의 패턴들(128B~128H)은 축(105)과 오버랩된다. 패턴들(128B~128H)은 대응하는 패턴들(120B~120H)에 의해 경계지어진 영역들 상에 위치한다. 수직 방향에 대해, 패턴들(128C, 128F, 128H) 각각의 영역 대부분은 축(105) 아래에 배치되는 반면에, 패턴들(128B, 128D, 128E, 128G) 각각의 영역의 대부분은 축(105) 위에 배치된다. 이와 같이, 패턴들(128B~128H)에 대응하는 제1 허용오차 콘택트들은 축(105)에 대해 비대칭적으로 위치된다.
일부 실시예들에서, 패턴들(128A~128H)은 정사각형의 형상을 갖는다. 예를 들어, 패턴(128A)은 정사각형으로서의 형상을 갖는다. 수평 방향에 대해, (패턴(128A)에 대응하는) 제1 허용오차 콘택트는 패턴(114A')에 대응하는 게이트 구조물의 부분들과 실질적으로 오버랩되는 영역을 점유한다. 또한 수평 방향에 대해, (패턴(128A)에 대응하는) 제1 허용오차 콘택트는 대응하는 갭(116A''')(도 1g 참조)의 부분과 실질적으로 오버랩되도록 연장되며, 갭(116A''')은 (다시) 패턴들(116A', 116A")을 분리시킨다. 마찬가지로, 수평 방향에 대해, (패턴들(128B~128H)에 대응하는) 제1 허용오차 콘택트들은 패턴들(114B', 114C", 114D', 114E', 114F", 114G', 114H')에 대응하는 게이트 구조물들의 부분들과 실질적으로 오버랩되는 영역들을 점유한다. 마찬가지로, 수평 방향에 대해, (패턴들(128B~128H)에 대응하는) 제1 허용오차 콘택트들은 대응하는 갭들(116B'''~116H''')(도 1g 참조)의 부분들과 실질적으로 오버랩되도록 연장된다. 일부 실시예들에서, 패턴들(128A~128H)은 패턴들(114A', 114B', 114C", 114D', 114E', 114F", 114G', 114H')에 대응하는 게이트 구조물들의 부분들의 폭의 대부분과 실질적으로 오버랩되는 영역들을 점유한다. 일부 실시예들에서, 패턴들(128A~128H)은 패턴들(114A', 114B', 114C", 114D', 114E', 114F", 114G', 114H')에 대응하는 게이트 구조물들의 부분들의 폭의 약 95%와 실질적으로 오버랩되는 영역들을 점유한다. 마찬가지로, 일부 실시예들에서, 패턴들(128A~128H)은 대응하는 갭들(114A'''~114H''')의 부분들의 폭의 대부분과 실질적으로 오버랩되는 영역들을 점유한다. 일부 실시예들에서, 패턴들(128A~128H)은 대응하는 갭들(114A'''~114H''')의 폭의 약 95%와 실질적으로 오버랩되는 영역들을 점유한다.
도 1h의 레이아웃(100H)에서, 라벨들(132A~132H)은 패턴들(118A~118H)에 대응하는 드레인/소스 구조물들의 (축(105) 위에 위치된) 단부들을 표시하고; 라벨들(134A~134H)은 패턴들(116A~116H)에 대응하는 드레인/소스 구조물들의 (축(105) 위에 위치된) 단부들을 표시하고; 라벨들(136A~136H)은 패턴들(116A~116H)에 대응하는 드레인/소스 구조물들의 (축(105) 아래에 위치된) 단부들을 표시하며; 라벨들(138A~138H)은 패턴들(118A~118H)에 대응하는 드레인/소스 구조물들의 (축(105) 아래에 위치된) 단부들을 표시한다. 단부들(132A~132H, 134A~134H, 136A~136H, 138A~138H) 각각은 두 개의 모서리들, 즉, 내측 모서리와 외측 모서리를 갖는다. 내측 모서리들은 외측 모서리들보다 대응 축(107A~107H)에 (수평 방향으로) 더 가깝게 위치된다.
ECO 기본 셀들(108A~108H)은 제2 허용오차 콘택트들을 나타내는 대응하는 패턴들(129A~129H)을 더 포함한다. 일부 실시예들에서, (패턴들(129A~129H)에 대응하는) 제2 허용오차 콘택트들은 패턴들(116A, 118B, 116C, 118D, 118E, 116F, 118G, 116H)에 대응하는 드레인/소스 구조물들의 대응하는 단부들(136A, 132B, 136C, 132D, 134E, 138F, 134G, 128H)의 외측 모서리들과 오버랩된다. (패턴들(129A~129H)에 대응하는) 제2 허용오차 콘택트들의 다른 및/또는 추가적인 위치들이 구상가능하다. 일부 실시예들에서, 주어진 ECO 기본 셀은 제2 콘택트들을 나타내는 패턴들과 오버랩된 복수의 외측 모서리들을 갖는다. 예를 들어, 일부 실시예들에서, 단부(136A)의 외측 모서리와 오버랩되는 제2 허용오차 콘택트의 제1 인스턴스를 나타내는 패턴(129A)에 더하여, ECO 기본 셀(108A)은 대응하는 적어도 하나의 외측 모서리 또는 대응 단부들(132A, 134A, 138A)과 오버랩되는 패턴(129A)의 적어도 하나의 추가적인 인스턴스(미도시됨)를 포함한다.
일부 실시예들에서, 패턴들(129A~129H)은 정사각형의 형상을 갖는다. 패턴들(129A~129H)에 대한 다른 형상들이 구상가능하다. 일부 실시예들에서, 패턴들(129A~129H)은 패턴들(116A, 118B, 116C, 118D, 118E, 116F, 118G, 116H)에 대응하는 드레인/소스 구조물들의 대응하는 단부들(136A, 132B, 136C, 132D, 134E, 138F, 134G, 138H)의 외측 모서리들에 그 중심이 위치된다. 일부 실시예들에서, 패턴들(129A~129H)의 폭은 대응하는 패턴들(116A, 118B, 116C, 118D, 118E, 116F, 118G, 116H)의 폭과 실질적으로 동일하다.
도 1i는 (다시) 도 1h의 사전 절단 레이아웃(100H)에 대응하는 사후 절단 레이아웃인 레이아웃(100I)이다. 이와 같이, 도 1i의 레이아웃(100I)은 도 1h의 레이아웃(100H)의 결과물들을 도시한다.
도 1j에서, 제1 및 제2 비아들을 나타내는 패턴들이 도 1h의 사전 절단 레이아웃(100H)에 추가되어 사전 절단 레이아웃(100J)이 형성된다. 예를 들어, 기본 셀(108A)에서, (패턴(130A)에 대응하는) 제1 비아가 (패턴(128A)에 대응하는) 제1 허용오차 콘택트에 의해 경계지어진 영역 위, 그리고 그 내부에 위치된다. 또한, (패턴(142A)에 대응하는) 제2 비아가 (패턴(129A)에 대응하는) 제2 허용오차 콘택트에 의해 경계지어진 영역 위, 그리고 그 내부에 위치된다. 일부 실시예들에서, (패턴(130A)에 대응하는) 제1 비아는 바로 위에 있는 금속화층 내의 세그먼트(144A)(도 1l 참조)에 연결된다. 마찬가지로, 제1 비아들을 나타내는 패턴들(130B~130H)이 ECO 기본 셀들(108B~108H) 상에 오버레이된다. 일부 실시예들에서, (패턴들(130B~130H)에 대응하는) 제1 비아들은 바로 위에 있는 금속화층 M(i) 내의 대응하는 세그먼트들(144B~144H)(도 1l 참조)에 연결된다.
(패턴들(130A~130H)에 대응하는) 제1 비아들은 (패턴들(128A~128H)에 대응하는) 제1 허용오차 콘택트들에 의해 경계지어진 영역들 위에 그리고 그 내부에 위치된다. (패턴들(142A~142H)에 대응하는) 제2 비아들은 (패턴들(129A~129H)에 대응하는) 제2 허용오차 콘택트들에 의해 경계지어진 영역들 위에 그리고 그 내부에 위치된다. (패턴들(128A~128H)에 대응하는) 제1 비아들 각각은 축(105)과 오버랩된다. 하지만, 수직 방향에 대해, 패턴들(130A, 130C, 130F, 130H) 각각의 영역 대부분은 축(105) 아래에 배치되는 반면에, 패턴들(130B, 130D, 130E, 130G) 각각의 영역의 대부분은 축(105) 위에 배치된다. 이와 같이, (패턴들(130A~130H)에 대응하는) 제1 비아들은 축(105)에 대해 비대칭적으로 위치된다.
(패턴들(128A~128H)에 대응하는) 허용오차 콘택트들의 영역들이 (패턴들(130A~130H)에 대응하는) 제1 비아들의 영역들보다 크기 때문에, 제1 비아들이 (패턴들(114A~114H)에 대응하는) 아래에 있는 게이트 구조물들에 대해 정렬되어야 하는 정밀도가 감소된다. 예를 들어, ECO 기본 셀(108A)에서, (패턴(114A)에 대응하는) 아래에 있는 게이트 구조물에 대해 (패턴(130A)에 대응하는) 제1 비아를 정렬시키는 정밀도를 정렬 허용오차라고 칭한다. (패턴(128A)에 대응하는) 허용오차 콘택트가 (패턴(130A)에 대응하는) 제1 비아보다 크기 때문에, 정렬 허용오차가 증가되어, 예를 들어, 제조가능성의 측면에서 장점을 부여한다. 결과적으로, (패턴(130A)에 대응하는) 제1 비아 바로 위에 있는 제1 금속화 세그먼트(144A)(도 1l 참조)는 정렬 허용오차의 변화에 비례하여 폭 및/또는 높이 방향으로 크기가 감소된다. 마찬가지로, (패턴들(128B~128H)에 대응하는) 허용오차 콘택트들은 (패턴들(114A~114H)에 대응하는) 아래에 있는 게이트 구조물들에 대한 정렬 허용오차를 증가시킨다. 결과적으로, (패턴들(130B~130H)에 대응하는) 제1 비아들 바로 위에 있는 제1 금속화 세그먼트들(144B~144H)(도 1l 참조)는 정렬 허용오차의 변화에 비례하여 폭 및/또는 높이 방향으로 크기가 감소된다. 위에 있는 제1 금속화 세그먼트들(144A~144H)(도 1l 참조)의 크기가 수직 방향으로 감소될 때, 대응하는 ECO 기본 셀들의 총 높이는 감소된다.
ECO 기본 셀들(108A~108H)은 제2 비아들을 나타내는 대응하는 패턴들(142A~142H)을 더 포함한다. 일부 실시예들에서, (패턴들(142A~142H)에 대응하는) 제2 비아들은 바로 위에 있는 금속화층 M(i) 내의 대응하는 세그먼트들에 연결된다.
도 1k는 (다시) 도 1j의 사전 절단 레이아웃(100J)에 대응하는 사후 절단 레이아웃인 레이아웃(100K)이다. 이와 같이, 도 1k의 레이아웃(100K)은 도 1j의 레이아웃(100J)의 결과물들을 도시한다.
도 1l에서, 바로 위에 있는 제1, 제2, 및 제3 금속화 세그먼트들을 나타내는 패턴들이 도 1j의 사전 절단 레이아웃(100J)에 추가되어 사전 절단 레이아웃(100L)이 형성된다. (패턴들(144A~144H)에 대응하는) M(i) 내의 제1 금속화 세그먼트들을 나타내는 패턴들(144A~144H)은 (패턴들(130A~130H)에 대응하는) 제1 비아들 상에 대응적으로 오버레이된다. M(i) 내의 제2 금속화 세그먼트들을 나타내는 패턴들(146A~146H)은 패턴들(116A~116H, 118A~118H)에 대응하는 드레인/소스 구조물들의 단부들(136A~136H, 138A~138H) 상에 대응적으로 오버레이된다. M(i) 내의 제3 금속화 세그먼트들을 나타내는 패턴들(148A~148H)은 패턴들(116A~116H, 118A~118H)에 대응하는 드레인/소스 구조물들의 단부들(134A~134H, 132A~132H) 상에 대응적으로 오버레이된다. 일부 실시예들에서, (패턴들(146A, 146C, 146F, 146H)에 대응하는) M(i) 내의 제2 금속화 세그먼트들은 (패턴들(142A, 142C, 142F, 142H)에 대응하는) 제2 비아들 상에 대응적으로 오버레이된다. 일부 실시예들에서, (패턴들(148B, 148D, 148E, 148G)에 대응하는) M(i) 내의 제3 금속화 세그먼트들은 (패턴들(142B, 142D, 142E, 142G)에 대응하는) 제2 비아들 상에 대응적으로 오버레이된다.
일부 실시예들에서, 추가적인 제2 허용오차 콘택트들(도시되지 않음)이 구상가능하기 때문에, 결과적으로 추가적인 대응하는 제2 비아들(도시되지 않음)이 구상가능하다. 추가적인 제2 비아들이 구상가능하기 때문에, M(i) 내의 추가적인 대응하는 제2 금속화 세그먼트들(도시되지 않음)이 추가적인 제2 비아들의 제1 세트(다시, 도시되지 않음) 상에 오버레이되는 것으로서 구상가능하다. 또한, 추가적인 제2 비아들이 구상가능하기 때문에, M(i) 내의 추가적인 대응하는 제3 금속화 세그먼트들(도시되지 않음)이 추가적인 제2 비아들의 제2 세트(다시, 도시되지 않음) 상에 오버레이되는 것으로서 구상가능하다.
일부 실시예들에서, 금속화층(M(i))의 일부 세그먼트들은 동작 전압들, 예를 들어, VDD 및 VSS를 공급하고, 이것들을 레일이라고 부른다. 일부 실시예들에서, (패턴들(146A, 146C, 146F, 146H)에 대응하는) M(i) 내의 제2 금속화 세그먼트들은 VDD를 공급하는 레일이다. 일부 실시예들에서, (패턴들(148B, 148D, 148E, 148G)에 대응하는) M(i) 내의 제3 금속화 세그먼트들은 VDD를 공급하는 레일이다. 일부 실시예들에서, (패턴들(144A~144H)에 대응하는) M(i) 내의 제1 금속화 세그먼트들은 VSS를 공급하는 레일이다.
도 2a 내지 도 2f는 일부 실시예들에 따른, 도 1c, 도 1e, 도 1g, 도 1i, 도 1k, 도 1l에 대응하는 ECO 기본 셀들(108A)을 포함하는 반도체 디바이스들의 제1 부분들(200A~200F)의 단면도들이다. 도 3a 내지 도 3f는 일부 실시예들에 따른, 도 1c, 도 1e, 도 1g, 도 1i, 도 1k, 도 1l에 대응하는 ECO 기본 셀들(108A)을 포함하는 반도체 디바이스들의 제2 부분들(300A~300F)의 단면도들이다.
도 2a는 도 3a에 대응한다. 마찬가지로, 도 2b 내지 도 2f는 도 3b 내지 도 3f에 대응한다. 이에 따라, 도 2a 내지 도 2f 및 도 3a 내지 도 3f를 도 2a와 도 3a로 시작하고, 그 후, 도 2b와 도 3b로 진행하는 식으로 쌍으로 설명할 것이다.
도 2a와 도 3a의 쌍은 도 1c와 관련이 있다. 도 2a에서, 기판(202) 상에 (도 1c의 패턴(114A)에 대응하는) 게이트 구조물(204) 및 (도 1c의 패턴들(116A, 118A)에 대응하는) 소스/드레인 구조물들(206, 208)이 형성된다.
마찬가지로, 도 3a에서, 기판(302) 상에 (도 1c의 패턴(114A)에 대응하는) 게이트 구조물(304) 및 (도 1c의 패턴들(116A, 118A)에 대응하는) 소스/드레인 구조물들이 형성되며, 기판(302)은 기판(202)에 대응한다. 일부 실시예들에서, 기판들(202, 302)은 반도체 물질이다. 일부 실시예들에서, 기판들(202, 302)은 실리콘 등이다.
도 2b와 도 3b의 쌍은 도 1e와 관련이 있다. (도 2a에 후속하는) 도 2b에서는, 절단 패턴(120A)(도 1f 참조)에 따라 소스/드레인 구조물들(206, 208)(도 2a 참조)이 절단/제거되었다. 방금 절단된 소스/드레인 구조물들(206, 208)을 대신하여, '고스트(ghost)들'(206', 208')이 도시된다. 고스트들(206', 208')은 도 1e에서의 갭들(116A''', 118A''')에 대응한다. (도 3a에 후속하는) 도 3b에서, 도 3a에 비해 도 3b에서는 변동사항이 없다.
도 2c와 도 3c의 쌍은 도 1g와 관련이 있다. (도 2b에 후속하는) 도 2c에서, 도 2b에 비해 도 2c에서는 변동사항이 없다. (도 3b에 후속하는) 도 3c에서, 게이트 구조물(304)(도 3b 참조)이 절단 패턴(124A)(도 1f 참조)에 따라 절단/제거되었다. 방금 절단된 게이트 구조물(304)을 대신하여, 고스트(304')가 도시된다. 고스트(304')는 도 1g의 갭(114A'''')에 대응한다.
도 2d와 도 3d의 쌍은 도 1i와 관련이 있다. (도 2c에 후속하는) 도 2d에서, 층간 유전체층(inter-layer dielectric; ILD) 구조물(209)이 게이트 구조물(204) 주위에 그리고 기판(202) 상에 형성된다. 일부 실시예들에서, ILD(209)는 실리콘 질화물(Si3N4) 등이다. (도 1i의 패턴(128A)에 대응하는) 제1 허용오차 콘택트(210)가 게이트 구조물(204) 상에 그리고 ILD(209) 상에 형성된다. 제1 허용오차 콘택트(210)는 고스트(206')와 오버랩되도록 충분히 멀리 연장된다. 게이트 구조물(204)의 폭 마진(width-margin)(214)이 제1 허용오차 콘택트(210)에 의해 덮혀지지 않은 채로 유지되도록 제1 허용오차 콘택트(210)는 게이트 구조물(204)과 완전히 오버랩되지 않는다. 일부 실시예들에서, 폭 마진(214)은 게이트 구조물(204)의 전체 폭의 약 12.5%를 나타낸다. 다른 ILD 구조물(212)이 제1 허용오차 콘택트(210) 주위에 그리고 ILD 구조물(209) 상에 형성된다. 일부 실시예들에서, ILD(212)는 실리콘 질화물(Si3N4) 등이다.
(도 3c에 후속하는) 도 3d에서, ILD 구조물(309)이 드레인/소스 구조물들(306, 308) 주위에 형성된다. ILD 구조물(309)은 ILD 구조물(209)에 대응한다. (도 1i의 패턴(129A)에 대응하는) 제2 허용오차 콘택트(310)가 드레인/소스 구조물(306) 상에 그리고 ILD(309) 상에 형성된다. 일부 실시예들에서, 제2 허용오차 콘택트(310)는 드레인/소스 구조물(306)과 실질적으로 동일한 폭을 갖는다. 일부 실시예들에서, 제2 허용오차 구조물(310)은 드레인/소스 구조물(306)의 실질적으로 절반과 오버랩되도록 정렬되는데, 이것은 드레인/소스 구조물(306)의 폭 마진(316)이 제2 허용오차 콘택트(310)에 의해 노출되도록 하고 제2 허용오차 콘택트(310)의 폭 마진(318)이 ILD(309)를 덮게 한다. 다른 ILD 구조물(312)이 제2 허용오차 콘택트(310) 주위에 그리고 ILD 구조물(309) 상에 형성된다. ILD 구조물(312)은 ILD 구조물(212)에 대응한다.
도 2e와 도 3e의 쌍에 관하여, (도 2d에 후속하는) 도 2e에서, (패턴(130A)에 대응하는) 제1 비아(220)가 제1 허용오차 콘택트(210) 상에 형성된다. 제1 비아(220)는 제1 허용오차 콘택트(210)보다 작고, 이에 따라 제1 허용오차 콘택트(210)의 폭 마진(224) 및 폭 마진(226)이 제1 비아(220)의 대응하는 좌우측들 상에서 덮혀지지 않은 채로 남는다. 일부 실시예들에서, 폭 마진(224)은 허용오차 콘택트(210)의 전체 폭의 약 41%를 나타낸다. 일부 실시예들에서, 폭 마진(226)은 제1 허용오차 콘택트(210)의 전체 폭의 약 41%를 나타낸다.
도 3e에서, (패턴(142A)에 대응하는) 제2 비아(320)가 제2 허용오차 콘택트(310) 상에 형성된다. 제2 비아(320)는 제2 허용오차 콘택트(310)보다 작고, 이에 따라 제2 허용오차 콘택트(310)의 폭 마진(328) 및 폭 마진(330)이 제2 비아(320)의 대응하는 좌우측들 상에서 덮혀지지 않은 채로 남는다. 일부 실시예들에서, 폭 마진(328)은 제2 허용오차 콘택트(310)의 전체 폭의 약 25%를 나타낸다. 일부 실시예들에서, 폭 마진(330)은 제2 허용오차 콘택트(310)의 전체 폭의 약 25%를 나타낸다.
도 2f와 도 3f의 쌍에 관하여, (도 2e에 후속하는) 도 2f에서, 금속화층 M(i)의 세그먼트(232)가 제1 비아(220) 및 ILD(222) 상에 형성된다. 마찬가지로, 도 3f에서, 금속화층 M(i)의 세그먼트(332)가 제2 비아(320) 및 ILD(322) 상에 형성된다.
허용오차 콘택트들은 M0PO 콘택트의 변형임을 상기해야 한다. M0PO 콘택트의 구조 및 제조뿐만이 아니라, 금속 제로 오버 산화물(M0OD 또는 MD) 콘택트로서 알려진 유사한 유형의 층간 연결 구조물에 관한 추가적인 세부사항은 2013년 8월 13일에 출원되고, 공개특허공보 US20150048424를 갖는, 공동 양도된 미국 특허 출원 제13/965,648호에서, 그리고, 2013년 7월 11일에 출원되고, 공개특허공보 US20150015335를 갖는, 공동 양도된 미국 특허 출원 제13/939,201호에서 개시되어 있으며, 이들 각각의 전체내용은 본원에 참고로 병합된다.
도 4a는 일부 실시예들에 따른, 레이아웃(400A)의 단순화된 버전이다. 도 4b는 일부 실시예들에 따른, 대응하는 레이아웃(400B)의 단순화된 버전이다. 도 4c는 일부 실시예들에 따른, 레이아웃(400A)의 보다 복잡한 버전이다. 도 4d는 일부 실시예들에 따른, 레이아웃(400B)의 보다 복잡한 버전이다.
도 4a 내지 도 4d는 함께, 금속화층 M(i) 내에서 하나의 제2 허용오차 콘택트(440), 하나의 제2 비아(442), 및 하나의 세그먼트(446)를 공유하도록 ECO 기본 셀들(108A, 108H, 108B, 108G)의 모서리들이 오버랩되는 방법을 도시한다. 도 4a 및 도 4c는 ECO 기본 셀들(108A, 108H, 108B, 108G)의 모서리들이 오버랩되기 전의 ECO 기본 셀들(108A, 108H, 108B, 108G)을 도시한다. 도 4b 및 도 4d는 ECO 기본 셀들(108A, 108H, 108B, 108G)의 모서리들이 오버랩된 후의 ECO 기본 셀들(108A, 108H, 108B, 108G)을 도시한다. 보다 구체적으로, 도 4a와 도 4c 각각에서, ECO 기본 셀들(108A, 108H, 108B, 108G)은 서로 근접하여 위치하도록 배열된 것으로서 도시되어 있다. 따라서, 패턴들(116A", 116H", 118B', 118G')에 대응하는 드레인/소스 구조물들의 대응 단부들(136A, 138H, 132B, 134G)의 외측 모서리들이 대응하여 접해질 것이다. 결과적으로, 도 4b와 도 4d 각각에 도시된 바와 같이, 패턴들(116A", 116H", 118B', 118G')에 대응하는 드레인/소스 구조물들의 대응 단부들(136A, 138H, 132B, 134G)의 외측 모서리들은 금속화층 M(i)에서 하나의 제2 허용오차 콘택트(440), 하나의 제2 비아(442), 및 하나의 세그먼트(446)를 공유할 수 있다.
도 5a는 일부 실시예들에 따른, 반도체 디바이스에 포함된 레이아웃(400B)의 제1 부분의 단면도이며, 도 5a의 단면도는 도 4b의 ECO 기본 셀들(108A, 108H)에 대응한다. 도 5b는 일부 실시예들에 따른, 반도체 디바이스에 포함된 레이아웃(400B)의 제2 부분의 단면도이며, 도 5b의 단면도는 도 4b의 ECO 기본 셀들(108B, 108G)에 대응한다.
도 5a 내지 도 5b에서, 소스/드레인 구조물들(508LU, 506LU, 506RU, 508RU)은 기판(502) 상에 형성되고, 도 4b의 패턴들(118H", 116H", 116A", 118A")에 대응한다. 접미사 'LU'는 '좌측 위(left upper)'를 나타내며, 접미사 'RU'는 '우측 위(right upper)'를 나타낸다. ILD 구조물(509)이 소스/드레인 구조물들(508LU, 506LU, 506RU, 508RU) 주위에 그리고 기판(502) 상에 형성된다. 도 5a에서, 패턴들(114H, 114A)에 대응하는 이전에 존재하는 게이트 구조물들의 고스트들(504LU, 504RU)이 ILD(509) 내에 있는 것이 도시되어 있으나, 도 5b에서는 도시되어 있지 않다.
소스/드레인 구조물들(506LU, 506RU)이 제2 허용오차 콘택트(510)를 공유하도록 제2 허용오차 콘택트(510)가 소스/드레인 구조물들(506LU, 506RU) 상에 형성된다. ILD 구조물(512)이 제2 허용오차 콘택트(510) 주위에 그리고 ILD(509) 상에 형성된다. 소스/드레인 구조물들(506LU, 506RU)이 제2 허용오차 콘택트(510)를 통해 간접적으로 제2 비아(520)를 공유하도록 제2 비아(520)가 제2 허용오차 콘택트(510) 상에 형성된다. ILD 구조물(522)이 제2 비아(520) 주위에 그리고 ILD(512) 상에 형성된다. 금속화층 M(i)의 세그먼트(536)가 제2 비아(520) 및 ILD(522) 상에 형성된다.
도 6a 내지 도 6f는 일부 실시예들에 따른, ECO 기본 셀의 레이아웃을 생성하는 방법의 대응하는 흐름도들(600A~600F)이다.
도 6a에서, 블록(602)에서, 예를 들어, 도 1b의 활성 영역 패턴들(110A, 112A) 또는 ECO 기본 셀(108A)에 대응하는 제1 및 제2 활성 영역 패턴들이 생성된다. 블록(602)으로부터, 흐름은 블록(604)으로 진행한다. 블록(604)에서, 제1 및 제2 활성 영역 패턴들이 제1 축의 양측에 (제2 방향으로) 배열된다(제1 축은 제1 방향에 평행하고, 제1 방향은 제2 방향에 수직하며, 예컨대, 제1 방향은 도 1b의 축(105)에 평행하다). 블록(604)으로부터, 흐름은 블록(606)으로 진행한다. 블록(606)에서, 예컨대, 도 1c의 ECO 기본 셀(108A)의 패턴들(114A, 116A, 118A)에 대응하는 오버랩되지 않은 제1, 제2, 및 제3 도전성 패턴들이 생성된다. 블록(606)으로부터, 흐름은 블록(608)으로 진행한다. 블록(608)에서, 제1, 제2, 및 제3 도전성 패턴들 각각은 제1 및 제2 활성 영역 패턴들에 대응적으로 오버랩되도록 배열된다. 블록(608)으로부터, 흐름은 블록(610)으로 진행한다.
블록(610)에서, 제1 도전성 패턴은 제2 및 제3 도전성 패턴들 사이에 위치되는데, 예를 들어, 그 중심이 제2 및 제3 도전성 패턴들 사이에 위치된다. 블록(610)으로부터, 흐름은 블록(612)으로 진행한다. 블록(612)에서, 제2 및 제3 도전성 패턴들의 대응하는 중앙 영역들과 오버랩되는 제1 절단 패턴이 생성된다. 제1 절단 패턴은, 예를 들어, 도 1d의 패턴(120A)에 대응하고, 중앙 영역들이 나중에 제거될 것임을 나타낸다. 블록(612)으로부터, 흐름은 블록(614)으로 진행한다. 블록(614)에서, 제1 절단 패턴은 제1 대칭축에 대해 정렬되는데, 예를 들어 제1 대칭축에 그 중심이 위치된다. 블록(614)으로부터, 흐름은 블록(616)으로 진행한다.
블록(616)에서, 제4 도전성 패턴이 생성된다. 제4 도전성 패턴은, 예를 들어, 도 1h의 패턴(128A)에 대응한다. 블록(616)으로부터, 흐름은 블록(618)으로 진행한다. 블록(618)에서, 제4 도전성 패턴은 제1 절단 패턴에 의해 경계지어진 영역 위에 위치된다. 블록(618)으로부터, 흐름은 블록(620)으로 진행한다. 블록(620)에서, 제4 도전성 패턴은 (예를 들어, 도 1h의 패턴(114A)에 대응하는) 제1 도전성 패턴의 제1 세그먼트, 및 (예를 들어, 도 1h의 패턴(116A)에 대응하는) 제2 도전성 패턴과 (예를 들어, 도 1h의 패턴(118A)에 대응하는) 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 실질적으로 오버랩되는 영역을 점유하도록 확장된다. 블록(620)의 결과물은 ECO 기본 셀의 ECO 레이아웃이다. 블록(620)으로부터, 흐름은 도 6b의 블록(622)으로 진행한다.
도 6b에서, 블록(622)에서, (예를 들어, 도 1j의 패턴(130A)에 대응하는) 제1 비아 패턴이 생성된다. 블록(622)으로부터, 흐름은 블록(624)으로 진행한다. 블록(624)에서, 제1 비아 패턴이 (예를 들어, 도 1j의 패턴(128A)에 대응하는) 제4 도전성 패턴에 의해 경계지어진 영역 위에 그리고 그 내부에 위치된다. 흐름은 블록(624)에서 블록(626)로 진행한다. 블록(626)에서, (예를 들어, 도 1l의 패턴(144A)에 대응하는) 제5 도전성 패턴이 생성된다. 블록(626)으로부터, 흐름은 블록(628)으로 진행한다. 블록(628)에서, 제5 도전성 패턴이 제1 비아 패턴 위에 위치된다. 블록(628)으로부터, 흐름은 블록(630)으로 진행한다. 블록(630)에서, 제5 도전성 패턴이 제1 비아 패턴과 실질적으로 완전히 오버랩되도록 제5 도전성 패턴은 크기가 정해진다. 블록(630)의 결과물은 ECO 레이아웃에 대한 수정이다. 블록(630)으로부터, 흐름은 블록(632)으로 진행한다. 블록(632)에서, (A) ECO 레이아웃에 대응하는 하나 이상의 반도체 마스크들, 또는 (B) 초기 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나가 ECO 레이아웃에 기초하여 제조된다.
도 6c에서, 블록(640)은, 예를 들어, 도 6a의 블록(608)과 적어도 부분적으로 관련이 있다. 블록(640)에서, 제1, 제2, 및 제3 도전성 패턴들(예를 들어, 도 1f의 ECO 기본 셀(108A)의 패턴들(114A, 116A, 118A)) 각각의 단부들은 제1 및 제2 활성 영역 패턴들을 대응적으로 넘어서도록 제1 대칭축으로부터 멀리 제2 방향(제1 방향에 수직임, 예컨대, 제1 방향은 도 1b의 축(105)에 평행함)으로 연장된다. 블록(640)으로부터, 흐름은 블록(642)으로 진행한다. 블록(642)에서, 제1 도전성 패턴의 단부 영역들과 대응적으로 오버랩되고, 제1 도전성 패턴의 단부 영역들이 나중에 제거될 것임을 나타내는 제2 및 제3 절단 패턴들(예를 들어, 도 1f의 패턴들(122A, 124A))이 생성된다. 블록(642)의 결과물은 ECO 레이아웃에 대한 수정이다.
도 6d에서, 블록(650)은, 예를 들어, 도 6a의 블록(640)과 적어도 부분적으로 관련이 있다. 블록(650)에서, 제1, 제2, 및 제3 도전성 패턴들(예를 들어, 도 1k의 ECO 기본 셀(108A)의 패턴들(114A, 116A, 118A)) 각각의 단부들은 제1 및 제2 활성 영역 패턴들을 대응적으로 넘어서도록 제1 대칭축으로부터 멀리 제2 방향으로 연장된다. 블록(650)으로부터, 흐름은 블록(652)으로 진행한다. 블록(652)에서, 제5 도전성 패턴의 적어도 하나의 인스턴스(예를 들어, 도 1k의 패턴(142A)에 대응하는 제2 비아의 인스턴스)가 생성된다. 블록(652)으로부터, 흐름은 블록(654)으로 진행한다. 블록(654)에서, 제5 도전성 패턴의 적어도 하나의 인스턴스는 제2 및 제3 도전성 패턴들 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리(예컨대, 도 1k의 외측 모서리(136A))와 부분적으로 오버랩되도록 위치된다. 블록(654)의 결과물은 ECO 레이아웃에 대한 수정이다. 블록(654)으로부터, 흐름은 블록(656)으로 진행한다. 블록(656)에서, 제5 도전성 패턴의 적어도 하나의 인스턴스는 제2 및 제3 도전성 패턴들 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리를 넘어서 적어도 제2 방향(예컨대, 도 3e에서의 허용오차 콘택트(310) 참조)으로 연장되도록 크기가 설정된다. 블록(656)의 결과물은 ECO 레이아웃에 대한 수정이다.
도 6e에서, 블록(660)은, 예를 들어, 블록(618)과 관련이 있다. 블록(660)에서, 제4 도전성 패턴(예를 들어, 도 1h의 패턴(128C))이 제1 축(예컨대, 축(105))에 대해 비대칭적으로 위치된다. 블록(660)의 결과물은 ECO 레이아웃에 대한 수정이다.
도 6f에서, 블록(670)은, 예를 들어, 블록(618) 또는 블록(660)과 관련이 있다. 블록(670)에서, (예를 들어, 도 1h의 패턴(126A)에 대응하는) 제2 절단 패턴이 생성되며, 제2 절단 패턴은 (예를 들어, 패턴(114C)에 대응하는) 제1 도전성 패턴의 제2 세그먼트와 대응적으로 오버랩된다. 제2 절단 패턴은 제1 도전성 패턴의 제2 세그먼트가 나중에 제거될 것임을 나타낸다. 블록(670)으로부터, 흐름은 블록(672)으로 진행한다. 블록(672)에서, 제2 절단 패턴은 제1 축(예를 들어, 도 1h의 축(105))에 대해 비대칭적으로 위치된다. 블록(672)의 결과물은 ECO 레이아웃에 대한 수정이다.
도 7은 일부 실시예들에 따른 전자적 설계 자동화(EDA) 시스템(700)의 블록도이다.
도 6a 및 도 6b의 흐름도들(600A~600B)의 방법은, 일부 실시예들에 따라, 예를 들어, EDA 시스템(700)을 사용하여 구현된다.
일부 실시예들에서, EDA 시스템(700)은 하드웨어 프로세서(702) 및 비일시적 컴퓨터 판독가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 무엇보다도, 저장 매체(704)는, 컴퓨터 프로그램 코드(706), 즉 실행가능한 명령어들의 집합으로 인코딩되는데, 즉 이것들을 저장한다. 하드웨어 프로세서(702)에 의한 명령어들(706)의 실행은, 하나 이상의 실시예들(이후, 언급된 공정들 및/또는 방법들이라 부름)에 따라, 예컨대, ECO 기본 셀의 레이아웃을 생성하는 방법, 예컨대, 도 6a 및 도 6b의 방법의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터 판독가능 저장 매체(704)에 전기적으로 결합된다. 프로세서(702)는 또한 버스(708)를 통해 I/O 인터페이스(710)에 전기적으로 결합된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)는 네트워크(714)에 연결되어, 프로세서(702) 및 컴퓨터 판독가능 저장 매체(704)는 네트워크(714)를 통해 외부 엘리먼트들에 연결가능하다. 프로세서(702)는 시스템(700)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 하기 위해 컴퓨터 판독가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(702)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산형 처리 시스템, 응용 특정 집적 회로(ASIC), 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예들에서, 컴퓨터 판독가능 저장 매체(704)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(704)에는 반도체 또는 고체상태 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크가 포함된다. 광학 디스크를 이용한 하나 이상의 실시예들에서, 컴퓨터 판독가능 저장 매체(704)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예들에서, 저장 매체(704)는 시스템(700)(이러한 실행은 EDA 툴을 (적어도 부분적으로) 나타냄)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다. 하나 이상의 실시예들에서, 저장 매체(704)는 또한 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예들에서, 저장 매체(704)는 표준 기능 셀들 및 표준 ECO 기본 셀들을 포함하는 표준 셀들의 라이브러리(707)를 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로에 결합된다. 하나 이상의 실시예들에서, I/O 인터페이스(710)는 정보 및 커맨드를 프로세서(702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
EDA 시스템(700)은 또한 프로세서(702)에 결합된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 시스템(700)으로 하여금 네트워크(714)와 통신할 수 있게 해주며, 이 네트워크(714)에는 하나 이상의 다른 컴퓨터 시스템들이 연결되어 있다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예들에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 두 개 이상의 시스템들(700)에서 구현된다.
시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 프로세서(702)에 의한 처리를 위한 명령어들, 데이터, 설계 룰들, 표준 셀들의 라이브러리들, 및/또는 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)로 전송된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(user interface; UI)(742)로서 컴퓨터 판독가능 매체(704)에 저장된다.
일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션으로의 플러그 인으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 공정들 및/또는 방법들의 일부 또는 전부는 EDA 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들 + ECO 기본 셀들 및/또는 ECO 프로그래밍된 셀들을 포함하는 레이아웃은 CADENCE DESIGN SYSTEMS 회사로부터 입수가능한 VIRTUOSO®와 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.
일부 실시예들에서, 공정들은 비일시적 컴퓨터 판독가능 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 비일시적 컴퓨터 판독가능 기록 매체의 예시들은, 비제한적인 예시로서, 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들어, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함한다.
도 8은 일부 실시예들에 따른, 집적 회로(IC) 제조 시스템(800), 및 이와 관련된 IC 제조 흐름의 블록도이다.
일반적으로, 시스템(800)은 레이아웃(예를 들어, 대응하는 도 1a 내지 도 1l의 레이아웃들(100A~100L) 중 임의의 하나 등)을 생성한다. 레이아웃에 기초하여, 시스템(800)은 (A) 하나 이상의 반도체 마스크들, 또는 (B) 초기 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트를 제조한다.
도 8에서, IC 제조 시스템(800)은 설계, 개발, 및 제조 사이클들 및/또는 IC 디바이스(860)의 제조와 관련된 서비스들에서 서로 상호작용하는, 설계 하우스(820), 마스크 하우스(830), 및 IC 제조자/제작자(즉, 팹(fab))(850)와 같은 엔티티들을 포함한다. 시스템(800) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스를 제공하고/제공하거나 이들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 두 개 이상은 단일의 대형 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 두 개 이상은 공통 시설에서 공존하며 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃(822)을 생성한다. IC 설계 레이아웃(822)은 IC 디바이스(860)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제작될 IC 디바이스(860)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴에 대응한다. 다양한 층들이 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(822)의 부분은 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층 내에 형성될, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호연결부의 금속 라인 또는 비아, 접합 패드용 개구와 같은 다양한 IC 피처를 포함한다. 설계 하우스(820)는 IC 설계 레이아웃(822)을 형성하기 위한 적절한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃(822)은 기하학적 패턴에 관한 정보를 갖는 하나 이상의 데이터 파일들에서 제공된다. 예를 들어, IC 설계 레이아웃(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(830)는 데이터 준비(832) 및 마스크 제조(844)를 포함한다. 마스크 하우스(830)는 IC 설계 레이아웃(822)에 따라 IC 디바이스(860)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크들을 제조하기 위해 IC 설계 레이아웃(822)을 사용한다. 마스크 하우스(830)는 마스크 데이터 준비(832)를 수행하며, 여기서 IC 설계 레이아웃(822)은 대표 데이터 파일(representative data file; RDF)로 변환된다. 마스크 데이터 준비(832)는 마스크 제조(844)에 RDF를 제공한다. 마스크 제조(844)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은 마스크 기록기의 특정 특성 및/또는 IC 팹(850)의 요건을 따르기 위해 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 별개의 엘리먼트로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 마스크 데이터 준비로서 총칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(832)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(822)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(832)는 탈축 조명, 서브 해상도 지원 피처, 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement technique; RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(832)는 반도체 제조 공정들에서의 가변성 등을 다루기 위해, 충분한 마진을 보장하도록 특정의 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성 룰들의 세트와 함께 OPC에서 공정들을 거친 IC 설계 레이아웃을 검사하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(844) 동안의 제한을 보상하기 위해 IC 설계 레이아웃을 수정하는데, 이는 마스크 생성 룰들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 체크(lithography process checking; LPC)를 포함한다. LPC는 이 처리를 IC 설계 레이아웃(822)에 기초하여 시뮬레이션하여 IC 디바이스(860)와 같은 시뮬레이션된 제조된 디바이스를 생성한다. LPC 시뮬레이션에서의 처리 파라미터들은 IC 제조 사이클의 다양한 공정들과 관련된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도(DOF), 마스크 오차 강화 인자(MEEF), 다른 적절한 인자들 등, 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이션된 디바이스가 설계 룰을 만족시키기에 충분히 형상적으로 근접하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(822)을 추가적으로 정제시킨다.
마스크 데이터 준비(832)의 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(832)는 제조 룰들에 따라 IC 설계 레이아웃을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(832) 동안 IC 설계 레이아웃(822)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(832) 후 그리고 마스크 제조(844) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크 그룹이 제조된다. 일부 실시예들에서, 수정된 IC 설계 레이아웃에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 물질층(예를 들어, 포토레지스트)을 노광하는데 사용되는, 자외선(UV) 빔과 같은, 방사선 빔은 불투명 영역에 의해서는 차단되고 투명 영역을 투과한다. 일 예시에서, 바이너리 마스크는 마스크의 불투명 영역에서 코팅된 불투명 물질(예컨대, 크롬) 및 투명 기판(예컨대, 용융 석영)을 포함한다. 다른 예시에서, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성된 패턴에서의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(844)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 공정에서, 및/또는 다른 적합한 공정들에서, 이러한 마스크(들)가 사용된다.
IC 팹(850)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비즈니스이다. 일부 실시예들에서, IC 팹(850)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제작(즉, FEOL(front-end-of-line) 제작)을 위한 제조 설비가 있을 수 있지만, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(즉, BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(850)은 마스크 하우스(830)에 의해 제조된 마스크(또는 마스크들)를 사용하여 IC 디바이스(860)를 제조한다. 따라서, IC 팹(850)은 IC 설계 레이아웃(822)을 적어도 간접적으로 사용하여 IC 디바이스(860)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(852)는 마스크(또는 마스크들)를 사용하여 IC 디바이스(860)를 형성하기 위해 IC 팹(850)에 의해 제조된다. 반도체 웨이퍼(852)는 실리콘 기판 또는 다른 적절한 기판을 포함하며, 이들 위에는 물질층들이 형성된다. 반도체 웨이퍼는 다양한 도핑 영역들, 유전체 피처들, 다중레벨 상호연결부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예컨대, 도 8의 시스템(800)), 및 이와 연관된 IC 제조 흐름에 관한 세부사항은, 예컨대, 2016년 2월 9일에 특허허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 특허 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 특허 공보 제20140040838호, 및 2007년 8월 21일에 특허허여된 미국 특허 제7,260,442호에서 발견되며, 이들 문헌들은 그 전체내용이 참조로서 본원에 병합된다.
일반적으로, 금속화 세그먼트들의 장축이 수평축에 평행하다고 (다시) 가정하면, 표준 셀의 (수직 방향으로의) 총 높이를 감소시키는 방법은 금속화 세그먼트들의 수직 크기를 감소시키는 것이다. 일부 실시예들에서, 셀 높이 감소는 제1 허용오차 콘택트(예를 들어, 도면부호 210)의 하나 이상의 인스턴스들로 달성된다. 일부 실시예들에서, 셀 높이 감소는 제2 허용오차 콘택트(예를 들어, 도면부호 310)의 하나 이상의 인스턴스들로 달성된다. 일부 실시예들에서, 셀 높이 감소는 제1 허용오차 콘택트의 하나 이상의 인스턴스들 및 제2 허용오차 콘택트의 하나 이상의 인스턴스들로 달성된다. 금속화 세그먼트들이 수직 방향으로 감소되는 경우, 표준 셀의 총 높이가 감소되고, 이러한 표준 셀들을 사용하여 제조된 반도체 디바이스의 밀도는 증가한다. 일부 실시예들에서, 밀도는 약 13% 내지 약 20%의 범위만큼 향상된다.
보다 구체적으로, 제1 허용오차 콘택트는 제1 도전성 구조물(예를 들어, 게이트 구조물(204))과 제1 비아(예컨대, 비아(220)) 사이에 삽입된다. 제1 비아가 제1 도전성 구조물 바로 위에 형성되는 상황에 있어서, 제1 비아와 제1 도전성 구조물 사이의 정렬 허용오차는 바람직하지 않게 감소된다. 대조적으로, 제1 도전성 구조물과 제1 비아 사이에 제1 허용오차 콘택트를 삽입함으로써, 정렬 허용오차는 증가된다. 정렬 허용오차를 유리하게 증가시키는 작용제로서 제1 허용오차 콘택트를 사용함으로써, 정렬 허용오차를 증가시키는 작용제로서 (제1 콘택트 위에 놓이는) 금속화 세그먼트의 수직 크기의 증가에 반드시 의존할 필요는 없어진다. 대신에, (제1 콘택트 위에 있는) 금속화 세그먼트의 수직 크기가 감소될 수 있고, 결과적으로(그리고 유리하게) 금속화 세그먼트의 수직 크기를 감소시킨다(여기서, 다시, 금속화 세그먼트의 장축은 수평축에 평행한 것으로 가정한다).
또한, 보다 구체적으로, 제2 허용오차 콘택트는 제2 도전성 구조물(예를 들어, 드레인/소스 구조물(306))과 제2 비아(예컨대, 비아(320)) 사이에 삽입된다. 제2 비아가 제2 도전성 구조물 바로 위에 형성되는 상황에 있어서, 제2 비아와 제2 도전성 구조물 사이의 정렬 허용오차는 바람직하지 않게 감소된다. 대조적으로, 제2 도전성 구조물과 제2 비아 사이에 제2 허용오차 콘택트를 삽입함으로써, 정렬 허용오차는 이롭게도 증가된다. 정렬 허용오차를 증가시키는 작용제로서 제2 허용오차 콘택트를 사용함으로써, 정렬 허용오차를 증가시키는 작용제로서 (제2 콘택트 위에 놓이는) 금속화 세그먼트의 수직 크기의 증가에 반드시 의존할 필요는 없어진다. 대신에, (제2 콘택트 위에 있는) 금속화 세그먼트의 수직 크기가 감소될 수 있고, 결과적으로(그리고 유리하게) 금속화 세그먼트의 수직 크기를 감소시킨다(여기서, 다시, 금속화 세그먼트의 장축은 수평축에 평행한 것으로 가정한다).
당업자는 하나 이상의 개시된 실시예들이 전술한 이점들 중 하나 이상을 충족시킨다는 것을 쉽게 알 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에서 광범위하게 개시된 바와 같이, 다양한 변경, 균등물의 대체 및 다양한 다른 실시예들에 영향을 줄 수 있을 것이다. 따라서, 본원에서 부여된 보호는 첨부된 청구범위 및 그 균등물들에 포함된 정의에 의해서만 제한되도록 의도된 것이다.
실시예들
실시예 1. 엔지니어링 변경 주문(engineering change order; ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법에 있어서, 상기 레이아웃은 비일시적 컴퓨터 판독가능 매체 상에 저장되고, 상기 방법은,
제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하는 단계;
상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 상기 제1 대칭축의 양측에 배열하는 단계;
상기 제1 방향에 수직이고 제2 대칭축에 평행한 제2 방향으로 대응하는 장축을 갖는, 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하는 단계;
상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각을 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴과 대응적으로 오버랩되도록 배열하는 단계;
상기 제2 도전성 패턴과 상기 제3 도전성 패턴 사이에 상기 제1 도전성 패턴을 위치시키는 단계;
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되며 상기 중앙 영역들이 나중에 제거될 것임을 나타내는 제1 절단 패턴을 생성하는 단계;
상기 제1 대칭축에 대해 상기 제1 절단 패턴을 정렬시키는 단계;
제4 도전성 패턴을 생성하는 단계;
상기 제4 도전성 패턴을 상기 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및
상기 ECO 레이아웃을 초래시키도록, 상기 제1 도전성 패턴의 제1 세그먼트, 및 상기 제2 도전성 패턴과 상기 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 실질적으로 오버랩되는 영역을 점유하도록 상기 제4 도전성 패턴을 확장시키는 단계를 포함하며,
상기 생성하는 단계, 상기 배열하는 단계, 상기 위치시키는 단계, 및 상기 확장시키는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 2. 실시예 1에 있어서,
제1 비아 패턴을 생성하는 단계;
상기 제1 비아 패턴을 상기 제4 도전성 패턴에 의해 경계지어진 영역 위에 그리고 상기 영역 내에 위치시키는 단계;
제5 도전성 패턴을 생성하는 단계;
상기 제1 비아 패턴 위에 상기 제5 도전성 패턴을 위치시키는 단계; 및
상기 제5 도전성 패턴이 상기 제1 비아 패턴과 실질적으로 완전히 오버랩되도록 상기 제5 도전성 패턴의 크기를 설정함으로써 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계를 더 포함하며,
상기 제5 도전성 패턴은 제1 금속화층 내의 세그먼트인 것인 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각의 단부들을, 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 상기 제2 방향으로 연장시키는 단계; 및
상기 제1 도전성 패턴의 단부 영역들과 대응적으로 오버랩되며, 상기 단부 영역들이 나중에 제거될 것임을 나타내는 제2 절단 패턴 및 제3 절단 패턴을 생성함으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각의 단부들을, 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 상기 제2 방향으로 연장시키는 단계;
제5 도전성 패턴의 적어도 하나의 인스턴스를 생성하는 단계; 및
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리와 부분적으로 오버랩되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스를 위치시킴으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리를 넘어서 적어도 상기 제2 방향으로 연장되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스의 크기를 설정함으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 ECO 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크, 또는 (B) 초기 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나를 제조하는 단계를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 제4 도전성 패턴을 상기 제1 대칭축에 대해 비대칭적으로 위치시키는 단계;
상기 제1 도전성 패턴의 제2 세그먼트와 대응적으로 오버랩되며, 상기 제1 도전성 패턴의 상기 제2 세그먼트가 나중에 제거될 것임을 나타내는 제2 절단 패턴을 생성하는 단계; 및
상기 제2 절단 패턴을 상기 제1 대칭축에 대해 비대칭적으로 위치시킴으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 제2 절단 패턴은 상기 제4 도전성 패턴과 실질적으로 오버랩되지 않는 것인 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
실시예 9. 반도체 디바이스에 있어서, 셀들의 어레이를 포함하고, 상기 어레이 내의 셀들 각각은,
제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 반도체 기판 내의, 제1 활성 영역 및 제2 활성 영역 -
상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 대칭축의 양측에 위치됨 -;
상기 제1 방향에 수직인 제2 방향으로 대응하는 장축을 갖는, 제1 도전성 구조물, 제3 도전성 구조물 및 제5 도전성 구조물과, 이에 대응하는 제2 도전성 구조물, 제4 도전성 구조물 및 제6 도전성 구조물 -
상기 제1 도전성 구조물 내지 상기 제6 도전성 구조물 중 대응하는 도전성 구조물들은 동일선 상에 있고,
(A) 상기 제1 도전성 구조물, 상기 제3 도전성 구조물 및 상기 제5 도전성 구조물, 및 (B) 상기 제2 도전성 구조물, 상기 제4 도전성 구조물 및 상기 제6 도전성 구조물은 상기 제2 활성 영역과 대응적으로 오버랩되고,
상기 제1 도전성 구조물 및 상기 제2 도전성 구조물은 (C) 상기 제3 도전성 구조물 및 상기 제5 도전성 구조물과, (D) 상기 제4 도전성 구조물 및 상기 제6 도전성 구조물 사이에 대응적으로 그 중심이 위치됨 -; 및
제7 도전성 구조물을 포함하고,
상기 제4 도전성 구조물은 상기 제3 도전성 구조물 내지 상기 제6 도전성 구조물 중 대응하는 도전성 구조물들 사이의 제1 갭 및 제2 갭 위에 위치하며;
상기 제4 도전성 구조물은 상기 제1 도전성 구조물과 상기 제2 도전성 구조물 중 하나, 및 상기 제1 갭과 상기 제2 갭 중 대응하는 갭과 실질적으로 오버랩되는 영역을 점유한 것인 반도체 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제1 절단 패턴 내의 상기 제7 도전성 패턴에 의해 경계지어진 영역 위 및 상기 영역 내에 위치된 제1 비아; 및
상기 제1 비아 위에 위치되고 상기 제1 비아와 실질적으로 완전히 오버랩되도록 크기가 설정되는 제8 도전성 구조물을 더 포함하며,
상기 제8 도전성 구조물은 제1 금속화층 내의 세그먼트인 것인 반도체 디바이스.
실시예 11. 실시예 9에 있어서,
상기 제1 도전성 구조물 내지 상기 제6 도전성 구조물의 단부들은, 상기 제2 방향으로, 상기 제1 활성 영역 및 상기 제2 활성 영역을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 연장된 것인 반도체 디바이스.
실시예 12. 실시예 11에 있어서,
상기 제3 도전성 구조물 내지 상기 제6 도전성 구조물의 단부들은, 상기 제2 방향으로, 상기 제1 도전성 구조물 및 상기 제2 도전성 구조물의 단부들 중 대응하는 단부를 넘어서 연장된 것인 반도체 디바이스.
실시예 13. 실시예 11에 있어서,
제5 도전성 패턴의 적어도 하나의 인스턴스를 더 포함하며,
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리와 부분적으로 오버랩되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스가 위치된 것인 반도체 디바이스.
실시예 14. 실시예 11에 있어서,
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리를 넘어서 적어도 상기 제2 방향으로 연장되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스의 크기가 설정된 것인 반도체 디바이스.
실시예 15. 실시예 9에 있어서,
상기 제1 도전성 구조물 및 상기 제2 도전성 구조물은, 상기 셀들 중 적어도 하나의 셀에 대해, 단일 구조물을 나타낸 것인 반도체 디바이스.
실시예 16. 실시예 9에 있어서,
상기 제1 도전성 구조물과 상기 제2 도전성 구조물 사이의 제3 갭은 상기 제1 대칭축에 대해 비대칭적으로 위치된 것인 반도체 디바이스.
실시예 17. 실시예 9에 있어서,
상기 제4 도전성 구조물은 상기 제1 대칭축에 대해 비대칭적으로 위치된 것인 반도체 디바이스.
실시예 18. 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법을 수행하기 위한 컴퓨터 실행가능 명령어를 포함하는 비일시적 컴퓨터 판독가능 매체에 있어서, 상기 방법은,
제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하는 단계;
상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 상기 제1 대칭축의 양측에 배열하는 단계;
상기 제1 방향에 수직이고 제2 대칭축에 평행한 제2 방향으로 대응하는 장축을 갖는, 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하는 단계;
상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각을 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴과 대응적으로 오버랩되도록 배열하는 단계;
상기 제2 도전성 패턴과 상기 제3 도전성 패턴 사이에 상기 제1 도전성 패턴의 중심을 위치시키는 단계;
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되며 상기 중앙 영역들이 나중에 제거될 것임을 나타내는 제1 절단 패턴을 생성하는 단계;
상기 제1 대칭축 상에 상기 제1 절단 패턴의 중심을 위치시키는 단계;
상기 제1 도전성 패턴의 단부 영역들과 대응적으로 오버랩되며, 상기 단부 영역들이 나중에 제거될 것임을 나타내는 제2 절단 패턴 및 제3 절단 패턴을 생성하는 단계;
상기 제1 도전성 패턴의 제2 세그먼트와 대응적으로 오버랩되며, 상기 제1 도전성 패턴의 제2 세그먼트가 나중에 제거될 것임을 나타내는 제4 절단 패턴을 생성하는 단계;
상기 제4 절단 패턴을 상기 제1 대칭축에 대하여 비대칭적으로 위치시키는 단계;
제4 도전성 패턴을 생성하는 단계;
상기 제4 도전성 패턴을 상기 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및
상기 ECO 레이아웃을 초래시키도록, 상기 제1 도전성 패턴의 제1 세그먼트, 및 상기 제2 도전성 패턴과 상기 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 실질적으로 오버랩되는 영역을 점유하도록 상기 제4 도전성 패턴을 확장시키는 단계를 포함하며,
상기 생성하는 단계, 상기 배열하는 단계, 상기 중심을 위치시키는 단계, 상기 위치시키는 단계, 및 상기 확장시키는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된 것인 비일시적 컴퓨터 판독가능 매체.
실시예 19. 실시예 18에 있어서, 상기 방법은,
상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각의 단부들을, 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 상기 제2 방향으로 연장시키는 단계;
제5 도전성 패턴의 적어도 하나의 인스턴스를 생성하는 단계;
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리와 부분적으로 오버랩되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스를 위치시키는 단계; 및
상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리를 넘어서 적어도 상기 제2 방향으로 연장되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스의 크기를 설정함으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계를 더 포함한 것인 비일시적 컴퓨터 판독가능 매체.
실시예 20. 실시예 18에 있어서, 상기 방법은,
상기 ECO 레이아웃에 기초하여, 반도체 마스크, 또는 초기 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나를 제조하도록 반도체 제조 공정을 제어하는 단계를 더 포함한 것인 비일시적 컴퓨터 판독가능 매체.

Claims (10)

  1. 엔지니어링 변경 주문(engineering change order; ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법에 있어서, 상기 레이아웃은 비일시적 컴퓨터 판독가능 매체 상에 저장되고, 상기 방법은,
    제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하는 단계;
    상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 상기 제1 대칭축의 양측에 배열하는 단계;
    상기 제1 방향에 수직이고 제2 대칭축에 평행한 제2 방향으로 대응하는 장축을 갖는, 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하는 단계;
    상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각을 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴과 대응적으로 오버랩되도록 배열하는 단계;
    상기 제2 도전성 패턴과 상기 제3 도전성 패턴 사이에 상기 제1 도전성 패턴을 위치시키는 단계;
    상기 제2 도전성 패턴 및 상기 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되며 상기 중앙 영역들이 나중에 제거될 것임을 나타내는 제1 절단 패턴을 생성하는 단계;
    상기 제1 대칭축에 대해 상기 제1 절단 패턴을 정렬시키는 단계;
    제4 도전성 패턴을 생성하는 단계;
    상기 제4 도전성 패턴을 상기 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및
    상기 ECO 레이아웃을 초래시키도록, 상기 제1 도전성 패턴의 제1 세그먼트, 및 상기 제2 도전성 패턴과 상기 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 오버랩되는 영역을 점유하도록 상기 제4 도전성 패턴을 확장시키는 단계
    를 포함하며,
    상기 생성하는 단계, 상기 배열하는 단계, 상기 위치시키는 단계, 및 상기 확장시키는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
  2. 제1항에 있어서,
    제1 비아 패턴을 생성하는 단계;
    상기 제1 비아 패턴을 상기 제4 도전성 패턴에 의해 경계지어진 영역 위에 그리고 상기 영역 내에 위치시키는 단계;
    제5 도전성 패턴을 생성하는 단계;
    상기 제1 비아 패턴 위에 상기 제5 도전성 패턴을 위치시키는 단계; 및
    상기 제5 도전성 패턴이 상기 제1 비아 패턴과 완전히 오버랩되도록 상기 제5 도전성 패턴의 크기를 설정함으로써 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계
    를 더 포함하며,
    상기 제5 도전성 패턴은 제1 금속화층 내의 세그먼트인 것인 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
  3. 제1항에 있어서,
    상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각의 단부들을, 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 상기 제2 방향으로 연장시키는 단계; 및
    상기 제1 도전성 패턴의 단부 영역들과 대응적으로 오버랩되며, 상기 단부 영역들이 나중에 제거될 것임을 나타내는 제2 절단 패턴 및 제3 절단 패턴을 생성함으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계
    를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
  4. 제1항에 있어서,
    상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각의 단부들을, 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 상기 제2 방향으로 연장시키는 단계;
    제5 도전성 패턴의 적어도 하나의 인스턴스를 생성하는 단계; 및
    상기 제2 도전성 패턴 및 상기 제3 도전성 패턴 중 대응하는 도전성 패턴의 대응하는 단부의 대응하는 모서리와 부분적으로 오버랩되도록 상기 제5 도전성 패턴의 적어도 하나의 인스턴스를 위치시킴으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계
    를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
  5. 제1항에 있어서,
    상기 ECO 레이아웃에 기초하여, (A) 하나 이상의 반도체 마스크, 또는 (B) 초기 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나를 제조하는 단계
    를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
  6. 제1항에 있어서,
    상기 제4 도전성 패턴을 상기 제1 대칭축에 대해 비대칭적으로 위치시키는 단계;
    상기 제1 도전성 패턴의 제2 세그먼트와 대응적으로 오버랩되며, 상기 제1 도전성 패턴의 상기 제2 세그먼트가 나중에 제거될 것임을 나타내는 제2 절단 패턴을 생성하는 단계; 및
    상기 제2 절단 패턴을 상기 제1 대칭축에 대해 비대칭적으로 위치시킴으로써, 상기 ECO 레이아웃에 대한 수정을 초래시키는 단계
    를 더 포함하는 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법.
  7. 반도체 디바이스에 있어서, 셀들의 어레이를 포함하고, 상기 어레이 내의 셀들 각각은,
    제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 반도체 기판 내의, 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 대칭축의 양측에 위치되고;
    상기 제1 방향에 수직인 제2 방향으로 각각 대응하는 장축을 갖는, 제1 도전성 구조물, 제3 도전성 구조물 및 제5 도전성 구조물과, 이에 각각 대응하는 제2 도전성 구조물, 제4 도전성 구조물 및 제6 도전성 구조물;
    상기 제1 도전성 구조물 내지 상기 제6 도전성 구조물 중 대응하는 도전성 구조물들은 동일선 상에 있고,
    (A) 상기 제1 도전성 구조물, 상기 제3 도전성 구조물 및 상기 제5 도전성 구조물, 및 (B) 상기 제2 도전성 구조물, 상기 제4 도전성 구조물 및 상기 제6 도전성 구조물은 각각 상기 제1 활성 영역 및 상기 제2 활성 영역에 대응적으로 오버랩되고,
    상기 제1 도전성 구조물 및 상기 제2 도전성 구조물은 각각, (C) 상기 제3 도전성 구조물 및 상기 제5 도전성 구조물 사이와, (D) 상기 제4 도전성 구조물 및 상기 제6 도전성 구조물 사이에 대응적으로 그 중심이 위치되고; 및
    제7 도전성 구조물
    을 포함하고,
    상기 제7 도전성 구조물은 상기 제3 도전성 구조물 내지 상기 제6 도전성 구조물 중 대응하는 도전성 구조물들 사이의 제1 갭 및 제2 갭 중 하나 위에 위치하며;
    상기 제7 도전성 구조물은 상기 제1 도전성 구조물과 상기 제2 도전성 구조물 중 하나, 및 상기 제1 갭과 상기 제2 갭 중 대응하는 갭과 오버랩되는 영역을 점유한 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제7 도전성 구조물에 의해 경계지어진 영역 위 및 상기 영역 내에 위치된 제1 비아; 및
    상기 제1 비아 위에 위치되고 상기 제1 비아와 완전히 오버랩되도록 크기가 설정되는 제8 도전성 구조물
    을 더 포함하며,
    상기 제8 도전성 구조물은 제1 금속화층 내의 세그먼트인 것인 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제1 도전성 구조물 내지 상기 제6 도전성 구조물의 단부들은, 상기 제2 방향으로, 상기 제1 활성 영역 및 상기 제2 활성 영역을 대응적으로 넘어서 상기 제1 대칭축으로부터 멀리 연장된 것인 반도체 디바이스.
  10. 엔지니어링 변경 주문(ECO) 기본 셀의 ECO 레이아웃을 생성하는 방법을 수행하기 위한 컴퓨터 실행가능 명령어를 포함하는 비일시적 컴퓨터 판독가능 매체에 있어서, 상기 방법은,
    제1 대칭축에 평행한 제1 방향으로 배열된 대응하는 장축을 갖는, 제1 활성 영역 패턴 및 제2 활성 영역 패턴을 생성하는 단계;
    상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴을 상기 제1 대칭축의 양측에 배열하는 단계;
    상기 제1 방향에 수직이고 제2 대칭축에 평행한 제2 방향으로 대응하는 장축을 갖는, 오버랩되지 않은 제1 도전성 패턴, 제2 도전성 패턴, 및 제3 도전성 패턴을 생성하는 단계;
    상기 제1 도전성 패턴, 상기 제2 도전성 패턴, 및 상기 제3 도전성 패턴 각각을 상기 제1 활성 영역 패턴 및 상기 제2 활성 영역 패턴과 대응적으로 오버랩되도록 배열하는 단계;
    상기 제2 도전성 패턴과 상기 제3 도전성 패턴 사이에 상기 제1 도전성 패턴의 중심을 위치시키는 단계;
    상기 제2 도전성 패턴 및 상기 제3 도전성 패턴의 대응하는 중앙 영역들과 오버랩되며 상기 중앙 영역들이 나중에 제거될 것임을 나타내는 제1 절단 패턴을 생성하는 단계;
    상기 제1 대칭축 상에 상기 제1 절단 패턴의 중심을 위치시키는 단계;
    상기 제1 도전성 패턴의 단부 영역들과 대응적으로 오버랩되며, 상기 단부 영역들이 나중에 제거될 것임을 나타내는 제2 절단 패턴 및 제3 절단 패턴을 생성하는 단계;
    상기 제1 도전성 패턴의 제2 세그먼트와 대응적으로 오버랩되며, 상기 제1 도전성 패턴의 제2 세그먼트가 나중에 제거될 것임을 나타내는 제4 절단 패턴을 생성하는 단계;
    상기 제4 절단 패턴을 상기 제1 대칭축에 대하여 비대칭적으로 위치시키는 단계;
    제4 도전성 패턴을 생성하는 단계;
    상기 제4 도전성 패턴을 상기 제1 절단 패턴에 의해 경계지어진 영역 위에 위치시키는 단계; 및
    상기 ECO 레이아웃을 초래시키도록, 상기 제1 도전성 패턴의 제1 세그먼트, 및 상기 제2 도전성 패턴과 상기 제3 도전성 패턴 중 하나의 도전성 패턴의 제1 세그먼트와 오버랩되는 영역을 점유하도록 상기 제4 도전성 패턴을 확장시키는 단계
    를 포함하며,
    상기 생성하는 단계, 상기 배열하는 단계, 상기 중심을 위치시키는 단계, 상기 위치시키는 단계, 및 상기 확장시키는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된 것인 비일시적 컴퓨터 판독가능 매체.
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