JPWO2010073610A1 - スタンダードセル・ライブラリ及び半導体集積回路 - Google Patents

スタンダードセル・ライブラリ及び半導体集積回路 Download PDF

Info

Publication number
JPWO2010073610A1
JPWO2010073610A1 JP2010543849A JP2010543849A JPWO2010073610A1 JP WO2010073610 A1 JPWO2010073610 A1 JP WO2010073610A1 JP 2010543849 A JP2010543849 A JP 2010543849A JP 2010543849 A JP2010543849 A JP 2010543849A JP WO2010073610 A1 JPWO2010073610 A1 JP WO2010073610A1
Authority
JP
Japan
Prior art keywords
cell
driving force
transistor
size
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010543849A
Other languages
English (en)
Inventor
俊二 雜賀
俊二 雜賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2010073610A1 publication Critical patent/JPWO2010073610A1/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

半導体集積回路設計に用いるスタンダードセル・ライブラリにおいて、一機能のセルの駆動力系列が公比「２のｐ乗根」（ｐは２以上の自然数）という等比数列の形をしており、当該セルの出力信号駆動部のトランジスタが、ｐ通りのサイズに限定されたレイアウトデバイスだけを使ってレイアウト設計されている。ｐが小さくても非常に細密な等比数列型の刻みで駆動力系列をつくることができると同時に、レイアウトデバイスのサイズが離散的に限定されるので、セルの性能モデルの精度保証を容易にし、前記スタンダードセル・ライブラリは、高性能回路を信頼性の高いモデルで設計することを可能にする。従って、高性能回路設計に適した等比数列型で、刻みの細密な駆動力系列を備えたスタンダードセル・ライブラリが、性能モデルの精度保証の容易な離散限定的なトランジスタ・サイズで実現される。

Description

本発明は、半導体集積回路の設計に用いるスタンダードセル・ライブラリに関し、特にライブラリの駆動力系列の構成とそれを実現するためのセルレイアウト構造であって、詳しくは、等比数列型駆動力系列を持つスタンダードセル・ライブラリに関する。
半導体集積回路の設計において、ＡＳＩＣ設計手法で用いられるスタンダードセル・ライブラリは、ＩＮＶＥＲＴＥＲ、ＢＵＦＦＥＲ、２入力ＮＡＮＤ、２入力ＮＯＲ，２入力ＡＮＤ，２入力ＯＲなど、いくつかの基本論理機能に限定して、トランジスタ回路によって論理機能を論理ゲートの形に実現したものを、スタンダードセルとして登録したものである。各論理機能について、出力信号を駆動するトランジスタの大きさを変えて駆動力の異なるセルをつくることも可能であり、一般に一論理機能について複数通りの駆動力のセルが登録されている。
一方、高性能回路を設計するカスタム設計手法においても、論理機能をある程度基本的なものに絞り、それらを論理ゲートと考えながら、論理ゲートを組み合わせることによって回路設計を行う、という思想は存在する。例えば、非特許文献１に、そのような手法が紹介されている。カスタム設計手法であるから、各ゲートのトランジスタ・サイズは、回路内に配置される毎に、連続的に最適なサイズにマニュアル設定されるのだが、基本的な設計指針として、一連なりの論理パス上に並ぶ論理ゲートの駆動力は、パス信号の入力側から出力側に向けて等比的に増大させるのが好ましい、と解説されている。これは、理論的背景とともに著者らの豊富な経験に裏付けられた指針として、カスタム設計者に広く知られている。
従来、スタンダードセル・ライブラリにおいては、同じ論理機能を持つセルの駆動力系列は、基準の駆動力を仮に［１］と書くと、［１／２］、［１］、［２］、［４］、［８］のように２倍刻みの等比的な構成のものが一般的だった。その後、ＡＳＩＣ設計手法を高速回路設計にも適用したいという要求が出てきて、高駆動力として［１６］、［３２］等が加えられて、駆動力系列が高駆動側に延長された。また、低消費電力への要求が高まるに従い、無駄に大きな駆動力を使う場合を減らすためには、刻みを細密にするのがよいと知られるようになり、［３］、［６］等の中間の駆動力が追加されてきた。結果的に、［１／２］、［１］、［２］、［３］、［４］、［６］、［８］、［１６］、［３２］という、隣接駆動力間の比率は２．０の他に１．５や１．３３３が現れて凸凹になるが、以前に比べると豊富な駆動力バリエーションを備えた駆動力系列が一般的になってきている。
さて、半導体大規模集積回路の設計において、セミカスタム設計手法、すなわちスタンダードセル・ライブラリを用いたＡＳＩＣ設計手法を、より高性能な回路設計すなわち高速かつ低消費電力をより高いレベルで両立させなければならないような回路設計にも適用できるように改善したい、という欲求が近年特に強くなっている。そのため、例えば、非特許文献２には、ＡＳＩＣ設計手法の中にカスタム設計手法の思想を積極的に取り込んでいこうという提案がいくつか紹介されている。
前記文献の中で、スタンダードセル・ライブラリの設計に残された改善の余地として、トランジスタのサイズ設計が注目されており、例えば、スタンダードセル・ライブラリを用いて通常のＡＳＩＣ設計フローを流した後、遅延解析結果を受けて、遅延制約を満たすために高速化しなければならないセル又は遅延制約に対して過度に高速で無駄に電力を消費しているセルを選び出し、その内部のトランジスタ・サイズを修正して、新たなセルとして設計に適用する、というフローが提案されている。前記フローで設計したところ、回路遅延を１３．５％縮小した上に消費電力を１８％削減することができた、という報告も記されている。この例からも、高性能な回路設計に向けたスタンダードセル・ライブラリの最適化という観点から、セル内の個々のトランジスタを細かくサイズ調整することが非常に重要かつ有効である、ということが判る。
前記提案のフローによれば、セルのトランジスタ・サイズを修正する際に、セルの大きさ自身が変わってしまう可能性があるので、新たなセルを追加して再設計する際の手間が膨らんでしまうという問題を避けられない。そこで、例えば、特許文献１には、セルの大きさやセルの入出力ピン位置を変えることなく、内部のトランジスタのサイズを、一定の最大サイズで制約された条件の下で、自由に再設定できるようなライブラリの定義方法が提案されている。
特開平９−１０７０３５号公報
Ivan Sutherland,Bob Sproull,David Harris,"Logical Effort: Designing Fast CMOS Circuits,"Academic Press,1999. David Chinnery,Kurt Keutzer,"Closing the Gap Between ASIC&Custom,"Kluwer Academic Publishers,2002.
トランジスタの微細化の進展に伴い、ゲート長（有効チャネル長）や有効チャネル幅を設計者の意図どおりに、製造で仕上げることが難しくなっている。また、ＳＴＩストレスによってチャネルの電気特性が変動するという問題も無視できなくなってきている。これらがトランジスタの性能に与える影響は、そのトランジスタ自身のサイズに依存する部分もあれば、近くに配置される別のトランジスタとの位置関係など複雑な要因も絡んだりするので、正確に予測してモデル化することが難しい。そこで、トランジスタがセル内にレイアウトされたときの電気特性をＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）で事前に評価して、設計で使用するモデルに反映させる手法が提案されているが、トランジスタ・サイズのバリエーションや、隣接するトランジスタとの位置関係のバリエーションなどを含めて、全てのレイアウト・バリエーションを事前に評価することは、一般にはパターンが膨大になるので極めて難しい。
前記従来の技術として紹介した、設計フローの中で適宜セルのトランジスタ・サイズ設計を見直すという手法は、トランジスタ・サイズ設計に与えられた自由度が結果的に高まることになるので、確かにカスタム設計手法の持つ性能面での有効性を獲得することができる。しかし、少なくとも、使用するトランジスタのサイズさえも事前に限定することができないので、微細化トランジスタの世代においては、トランジスタの性能モデルとして誤差の大きなモデルで設計することを余儀なくされる、という弱点を持つ。
本発明の目的は、微細化トランジスタの直面する、モデル精度保証が困難であるという問題を、セルで使用するトランジスタ・サイズを限定することでＴＥＧで評価するレイアウトのパターン数を現実的なレベルに抑えることによって緩和しながら、高性能な設計に適した駆動力系列、すなわち、刻みの細密な等比型の駆動力系列を備えたスタンダードセル・ライブラリを提供することにある。
前記目的を達成するため、本願の主要な構成を説明すると次の通りである。
すなわち、本発明のスタンダードセル・ライブラリは、半導体集積回路設計に用いるスタンダードセル・ライブラリであって、前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、前記セル群の駆動力に関する系列が、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記指標に関して等比数列を形成しており、２以上のある自然数ｐが存在し、前記等比数列は、「２のｐ乗根」（２１／ｐ）という形に実質的に表現できる公比を持つことを特徴とする。
また、本発明は、前記スタンダードセル・ライブラリであって、セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされていることを特徴とする。
前記スタンダードセル・ライブラリでは、「２のｐ乗根」（ｐは２以上の自然数）を公比とする等比数列であるので、前記ｐが例えば５程度に小さくても、高性能設計に適した非常に刻みの細密な駆動力系列をつくることができ、しかもその駆動力系列の実現のためにレイアウトデバイスとして必要となるトランジスタのサイズ種類を前記ｐ通りに抑えることができる。出力信号駆動部のトランジスタに係るレイアウトデバイスの種類を連続可変ではなく離散的に限定された数種類に抑えることにより、前記トランジスタのモデル精度保証を容易にし、高性能設計用のスタンダードセル・ライブラリを、誤差の少ない性能モデルに基づいて提供することができるのである。
また、本発明は、前記スタンダードセル・ライブラリであって、セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスを組み合わせて並べる形態で、前記セル内にレイアウトされていることを特徴とする。
前記スタンダードセル・ライブラリでは、刻みの細密な等比数列型の駆動力系列を離散的に限定されたレイアウトデバイスで実現する際に、駆動力に僅かな誤差を許し、異なるサイズのレイアウトデバイスを組み合わせて近似的に駆動力を実現することによって、並列に並べるレイアウトデバイス本数の大幅な削減が可能となる。この並列本数の削減分だけセル幅を削減できるので、実質的に駆動力を変更することなく、セル面積を大幅に縮小することができる。
更に、本発明は、半導体集積回路設計に用いるスタンダードセル・ライブラリであって、前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、前記セル群の駆動力に関する系列が、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記指標に関して等比数列を形成しており、２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在し、前記等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持つことを特徴とする。
本発明は、前記スタンダードセル・ライブラリであって、セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズに基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされていることを特徴とする。
本発明では、駆動力系列が形成する等比数列の公比を「２のｐ乗根のｑ乗」（ｐは２以上の自然数、ｑは１以上ｐ未満の自然数）の形まで拡張することができる。しかも、その駆動力系列の実現のためにレイアウトデバイスとして必要となるトランジスタのサイズ種類を前記同じｐ通りのままで抑えることができる。公比の選択肢が広がるので、ライブラリの最適化を深めることが可能となる。
加えて、本発明は、半導体集積回路設計に用いるスタンダードセル・ライブラリであって、前記ライブラリは、複数のセル機能を実現するための複数のセルを備えており、第１のセル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなる第１のセル群を含み、更に、前記第１のセル機能とは異なる第２のセル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなる第２のセル群を含み、前記第１のセル群に属するセル及び前記第２のセル群に属するセルについて、セルの出力信号駆動部のトランジスタ・サイズについて共通の基準サイズを定義することができて、前記第１のセル群のセルについて、出力信号駆動部のトランジスタ・サイズの前記基準サイズに対する割合を指標として、当該前記第１のセル機能に係る駆動力を定義することができて、前記第１のセル群の前記駆動力に関する系列が、第１の等比数列を形成しており、２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在して、前記第１の等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持ち、前記第２のセル群のセルについて、出力信号駆動部のトランジスタ・サイズの前記基準サイズに対する割合を指標として、当該前記第２のセル機能に係る駆動力を定義することができて、前記第２のセル群の前記駆動力に関する系列が、第２の等比数列を形成しており、ｑより大きくｐ未満のある自然数ｒが存在して、前記第２の等比数列は、「２のｐ乗根のｒ乗」（２ｒ／ｐ）という形に実質的に表現できる公比を持つことを特徴とする。
本発明は、前記スタンダードセル・ライブラリであって、セルの出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、前記第１のセル群と前記第２のセル群に対して、共通な前記基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θs］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記第１のセル群中のセル又は前記第２のセル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされていることを特徴とする。
前記スタンダードセル・ライブラリでは、例えば、セル機能Ａとセル機能Ｂとの２つのセル機能の駆動力系列があって、セルが同一のＰ／Ｎ比で設計される場合には、公比を何れも「２のｐ乗根のべき乗」の形から各々選択することによって、何れの駆動力系列も共通のｐ通りのレイアウトデバイスを使って実現することができる。つまり、公比の異なる細密等比数列型の駆動力系列を、共通の離散限定化レイアウトデバイスによって実現することができるのである。
以上説明したように、本発明のスタンダードセル・ライブラリによれば、刻みの細密な等比型の駆動力系列を提供することができるので、高速かつ低消費電力な高性能回路設計に求められるカスタム設計手法的な駆動力の選択を、それに近い形でライブラリとして実現することが可能になる。
また、それと同時に、セルの性能モデルの精度保証の上で最重要な、出力信号駆動部のトランジスタに係るレイアウトデバイスの種類を連続可変ではなく離散的に限定された数種類に抑えることができるので、前記トランジスタのモデル精度保証を容易にし、高性能設計用のスタンダードセル・ライブラリを、誤差の少ない性能モデルに基づいて提供することができる。従って、本発明によれば、高性能回路を信頼性の高いモデルで設計することのできるスタンダードセル・ライブラリを提供することが可能となる。
図１は本発明に係るスタンダードセル・ライブラリの第１の実施形態における駆動力系列とレイアウトデバイスとを示す図である。 図２は本発明に係るスタンダードセル・ライブラリの第２の実施形態における駆動力系列とレイアウトデバイスとを示す図である。 図３は本発明に係るスタンダードセル・ライブラリの第３の実施形態における駆動力系列とレイアウトデバイスとを示す図である。 図４は本発明に係るスタンダードセル・ライブラリの第４の実施形態における第１の例において、θによる厳密な表示でレイアウトデバイスと駆動力系列とを示す図である。 図５は本発明に係るスタンダードセル・ライブラリの第４の実施形態における第１の例において、数値表示でレイアウトデバイスと駆動力系列とを示す図である。 図６は本発明に係るスタンダードセル・ライブラリの第４の実施形態における第２の例において、θによる厳密な表示でレイアウトデバイスと駆動力系列とを示す図である。 図７は本発明に係るスタンダードセル・ライブラリの第４の実施形態における第２の例において、数値表示でレイアウトデバイスと駆動力系列とを示す図である。 図８はＩＮＶセルの駆動力系列を２の３乗根公比の等比数列に実現するための３通りのレイアウトデバイスを示す図である。 図９はＩＮＶセルの駆動力系列を２の３乗根公比の等比数列に実現したときのＩＮＶセルの駆動力と対応するレイアウトを示す図である。 図１０はＩＮＶセルの駆動力系列が２の３乗根公比の等比数列をなすスタンダードセル・ライブラリによって設計された半導体集積回路を示す図である。 図１１は駆動力の小さなところでは公比θ２の等比数列型の駆動力系列をなし、駆動力の大きなところでは公比θ３の等比数列型の駆動力系列をなすような一つのセル機能についての駆動力系列の一例を示す図である。
以下、本発明の実施形態の等比数列型駆動力系列を持つスタンダードセル・ライブラリを説明する。
尚、本明細書では、スタンダードセルのレイアウトに現れる個々のＭＯＳトランジスタ・デバイスを、トランジスタ・レイアウトデバイス又は簡単にレイアウトデバイスと呼ぶ。また、トランジスタ・レイアウトデバイスを数える際に、１本、２本という表現を使うことにする。トランジスタ・レイアウトデバイスには、Ｐチャネル型トランジスタ・レイアウトデバイス（ＰＭＯＳトランジスタ・デバイス）及びＮチャネル型トランジスタ・レイアウトデバイス（ＮＭＯＳトランジスタ・デバイス）の２つの型がある。また、１本のＰチャネル型トランジスタ・レイアウトデバイスと１本のＮチャネル型トランジスタ・レイアウトデバイスをＣＭＯＳトランジスタ・デバイスの組として考えるときは、この組をトランジスタ・レイアウトデバイス又は簡単にレイアウトデバイスと呼ぶこともある。これに対して、回路上のトランジスタは、単にＰチャネル型トランジスタ、Ｎチャネル型トランジスタと呼び、またＰチャネル型トランジスタとＮチャネル型トランジスタをＣＭＯＳトランジスタの組として考えるときに、これをトランジスタと呼ぶこともある。
レイアウトデバイスのサイズと言うときは、チャネル幅を指す。本明細書で注目するのは、スタンダードセルの出力信号を駆動する部分のトランジスタであるが、それを構成するトランジスタ・レイアウトデバイスについては、スタンダードセル・ライブラリの中で、チャネル長が全て同一であると想定している。尚、１本のＰチャネル型トランジスタ・レイアウトデバイスと１本のＮチャネル型トランジスタ・レイアウトデバイスをＣＭＯＳトランジスタ・デバイスの組として考えているときは、Ｐ型とＮ型のそれぞれのレイアウトデバイスのチャネル幅を組にしたものをレイアウトデバイスのサイズと呼ぶこともある。
レイアウトデバイスのサイズすなわちチャネル幅をｎｍ（ナノメートル）単位で表すと、そのデバイスがどの世代の微細加工技術を使って製造されるものかによって、その数値が大きく変動する。また、スタンダードセルのセル高さは、前記加工技術の世代によっても、又は設計する半導体集積回路の種類によっても変わるので、その点からも、搭載されるレイアウトデバイスのサイズのｎｍ数値自身は、やはり大きく変動する。本明細書ではスタンダードセルの一ライブラリの中での相対的なサイズに注目するので、基準サイズを定義して、基準サイズに対する割合によって、サイズに関する議論を行う。基準サイズについては、以下で詳しく説明していく。
本発明は、スタンダードセルのある特別なレイアウト構造に依存するものではない。スタンダードセルの一般的なレイアウト構造として、Ｐチャネル型トランジスタ・レイアウトデバイス及びＮチャネル型トランジスタ・レイアウトデバイスは、チャネル幅の方向がセル高さの方向に平行になるように配置され、Ｐ型の配置領域とＮ型の配置領域はセル高さを分割する形で、セル内に分離されているものとする。そして、セル内に１本描きで配置可能なレイアウトデバイスのサイズには、Ｐチャネル型とＮチャネル型のそれぞれについて最大サイズが存在し、この最大サイズは、一つのスタンダードセル・ライブラリに属する全てのセルに対して共通であるものとする。
さて、本発明はセルの駆動力に関するので、セルの出力信号駆動部のトランジスタに注目する。ここでは、本明細書で言う出力信号駆動部トランジスタについて、一般的な認識と異なるものではないが、典型的なセル回路の場合を例として説明しておく。先ず、ＩＮＶＥＲＴＥＲ回路のセルであれば、セルへの入力信号は一つであり、この信号でゲート電極を直接制御されるＰチャネル型トランジスタとＮチャネル型トランジスタの組が１組存在し、この組が出力信号を駆動するＣＭＯＳトランジスタの組にもなっているので、これを出力信号駆動部のトランジスタと考える。次に、ＢＵＦＦＥＲ回路のセルであれば、ＩＮＶＥＲＴＥＲ回路を２段つないだ形になっているので、後段のＩＮＶＥＲＴＥＲ回路を構成するトランジスタを出力信号駆動部のトランジスタと考える。また、２入力ＮＡＮＤ回路のセルであれば、２つの入力信号を仮に信号Ａと信号Ｂと呼ぶと、信号Ａでゲート電極を直接制御されるＰチャネル型トランジスタとＮチャネル型トランジスタの組（「トランジスタＡ組」と呼ぶ）が１組存在し、信号Ｂでゲート電極を直接制御されるＰチャネル型トランジスタとＮチャネル型トランジスタの組（「トランジスタＢ組」と呼ぶ）が１組存在する。トランジスタＡ組のＰチャネル型トランジスタとトランジスタＢ組のＰチャネル型トランジスタとは、チャネルの並列接続によって出力信号を駆動（プルアップ）し、トランジスタＡ組のＮチャネル型トランジスタとトランジスタＢ組のＮチャネル型トランジスタとは、チャネルの直列接続によって出力信号を駆動（プルダウン）する。本明細書では、前記トランジスタＡ組及び前記トランジスタＢ組のそれぞれを、２ＮＡＮＤの出力信号駆動部のトランジスタと考える。但し、ここでは、前記Ａ組とＢ組はＣＭＯＳトランジスタの組として等しいような２ＮＡＮＤ回路を想定しており、出力信号駆動部のトランジスタの属性を議論する際には、何れか一方のトランジスタ組で代表させることによって考えている。２ＮＯＲ回路のセルについても同様に考えるものとする。
スタンダードセル・ライブラリを構成するセルは、セル機能によって分類することができて、一般に各セル機能を持つセルがそれぞれ複数個用意される。セル機能の例としては、ＩＮＶＥＲＴＥＲ、ＢＵＦＦＥＲ、２入力ＮＡＮＤ、２入力ＮＯＲ、２入力ＡＮＤ、２入力ＯＲなどがあり、各セル機能について、出力信号駆動力の大きさの違う複数のセルが存在する。セルの回路において、出力信号を駆動する部分のトランジスタは、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの組み合わせで構成される。その各チャネル型トランジスタのサイズは、前記各チャネル型トランジスタを構成するために前記セルのレイアウト上で単独で又は並列で配置される、当該各チャネル型トランジスタ・レイアウトデバイスのサイズの総和に等しい。本明細書では、出力信号駆動部トランジスタのサイズを、当該Ｐチャネル型トランジスタのサイズと当該Ｎチャネル型トランジスタのサイズの組で表すものとする。そうした上で、セルの出力信号駆動力の大きさ、すなわちセルの駆動力を、出力信号駆動部トランジスタのサイズによって指標化する。いま、セルの駆動力を定量化するための指標として採用した出力信号駆動部トランジスタのサイズは、それ自身がＰチャネル型、Ｎチャネル型それぞれのトランジスタ・サイズの組として定義されたので、駆動力も数値の組という形で与えられる。従って、任意の二つのセルの駆動力の間で大小関係を議論することは難しく、比較するセルの間に一定の条件が成立していることを前提に、駆動力の大小関係を議論することが必要である。この点について、次に説明する。
一般に、一つのスタンダードセル・ライブラリで、同じセル機能を持つセル群の中では、出力信号駆動部を構成するトランジスタの、Ｐチャネル型トランジスタ・サイズとＮチャネル型トランジスタ・サイズとの比は一定である。以下、この比を出力信号駆動部トランジスタのＰ／Ｎ比と呼び、本明細書ではこれを簡単に、セルのＰ／Ｎ比と呼ぶ。セルのＰ／Ｎ比は、セル機能によってそれぞれ最適化されるので、セル機能が異なればセルのＰ／Ｎ比も異なるのが一般的である。本明細書において、２つのセルの駆動力の間で大小関係又は比を議論する場合には常に、これら２つのセルのＰ／Ｎ比が等しいことを必要条件とする。セルの回路において、例えばＮＡＮＤセルのように、Ｐチャネル側はチャネルの並列で出力を駆動し、Ｎチャネル側はチャネルの直列で出力を駆動するような場合には、仮にＰ／Ｎ比がＩＮＶＥＲＴＥＲセルと等しかったとしても、両者の駆動力は質的に異なると考えるべきであり、直接大小比較することはできない。従って、駆動力の大小比較のためにＰ／Ｎ比が等しいことは必要条件だが十分条件ではない、言い換えると、駆動力の大小比較はセル機能が同一である場合に限って可能である、ということに注意する。
ここでは、Ｐ／Ｎ比が等しいという条件の下では、以下で説明するように、２つのセルの出力信号駆動部トランジスタ・サイズの間で大小比較や比の議論が可能になる、という点に注目する。そして、セルの駆動力については、セル機能が同一である場合に限り、Ｐ／Ｎ比が等しいときの出力信号駆動部トランジスタ・サイズ間の大小比較に基づいて、２つの駆動力の間で大小比較や比の議論が可能となる。あるセル機能が与えられて、当該同一の機能を持つ多数のセルについて駆動力の大小関係を議論するには、そのセル機能に付随した基準になる駆動力を一つ用意するのが便利であり、基準の駆動力を定義するために、そのセル機能に付随したＰ／Ｎ比において、トランジスタ・サイズについての基準サイズを導入する。
いま、セルのＰ／Ｎ比を固定して考える。与えられたＰ／Ｎ比を満たしながら、セルのレイアウト上で、１本のＰチャネル型トランジスタ・レイアウトデバイスと１本のＮチャネル型トランジスタ・レイアウトデバイスとの組によって実現される最大のトランジスタに注目し、そのトランジスタ・サイズを、そのＰ／Ｎ比に付随する基準サイズとする。従って、本明細書でいう基準サイズとは、セルのレイアウト上で、セル内に単独（１本描き）で配置できるＰチャネル型トランジスタ・レイアウトデバイスのある特定のサイズと、セル内に単独（１本描き）で配置できるＮチャネル型トランジスタ・レイアウトデバイスのある特定のサイズとの組であって、与えられたＰ／Ｎ比を満たすものを意味する。以下、この基準サイズをＸ［１］と表記する。同じＰ／Ｎ比であれば、この表記を使って全てのトランジスタ・サイズを相対的に表現することができる。例えば、基準サイズに対して、ＰチャネルもＮチャネルもトランジスタ・サイズが半分であるような出力信号駆動部のトランジスタであれば、前記トランジスタの相対的なサイズはＸ［１／２］という表現になる。逆にＰチャネルもＮチャネルも２倍サイズであれば、当該トランジスタの相対的なサイズはＸ［２］となる、という具合である。
次に、セル機能を固定して考える。一つのセル機能が与えられれば、付随してＰ／Ｎ比が決まるので、前記基準サイズは、セル機能に付随する基準サイズ、と言うこともできる。セル機能を同じくするセルにおいては、駆動力の大小関係や比を議論するために、前記セル機能に付随した基準サイズに対する割合によって表現される、出力信号駆動部トランジスタのサイズの相対的な大きさを、あらためて駆動力の指標として利用すればよい。基準サイズＸ［１］のトランジスタを出力信号駆動部に備えるセルの駆動力を、基準の駆動力Ｘ［１］と定義及び表記する。例えば、セルＡとセルＢが同じセル機能を有するとしたとき、適当な正の実数ａとｂを使って、セルＡの出力信号駆動部トランジスタのサイズがＸ［a］であれば、セルＡの駆動力は基準駆動力のａ倍という意味でＸ［a］と表すことができ、セルＢの出力信号駆動部トランジスタのサイズがＸ［b］であれば、同様にセルＢの駆動力をＸ［b］と表すことができる。そして、セルＡの駆動力に対するセルＢの駆動力の比はｂ／ａであると言うことができるのである。
基準サイズについての説明の最後に、前記基準サイズＸ［１］に基づいて、トランジスタ・レイアウトデバイスのサイズを表現することを考える。前記基準サイズＸ［１］は、セルのＰ／Ｎ比を固定して考えることによって、これを定義することができた。そこで、トランジスタ・レイアウトデバイスのサイズについても、同じＰ／Ｎ比を満たす組だけに絞って考える限りにおいては、前記Ｐ／Ｎ比に付随する基準サイズＸ［１］を用いて、これに対する割合によって相対的なサイズ表現をとることができる。あるレイアウトデバイスの相対的なサイズが、適当な正の実数ｃを使ってＸ［ｃ］であるとすると、基準サイズの定義より、ｃは１を超えないことに注意する。逆に言うと、あるトランジスタの相対的なサイズがＸ［ｃ］であるとき、ｃが１を超えていなければ、前記Ｘ［ｃ］は一つのトランジスタ・レイアウトデバイスの相対的なサイズを表していると解釈することもできる。
（第１の実施形態）
以下、本発明による第１の実施形態について説明する。
ここでは、一つのセル機能を固定し、従ってセルのＰ／Ｎ比も固定して考える。そして、与えられたＰ／Ｎ比に付随するトランジスタの基準サイズをＸ［１］とし、この基準サイズＸ［１］のトランジスタを出力信号駆動部のトランジスタとするセルの駆動力を基準駆動力Ｘ［１］とする。
前記で説明したように、前記Ｐ／Ｎ比に従うセルの出力信号駆動部トランジスタのサイズは前記基準サイズに対する割合によって、基準サイズのａ倍（ａは正の実数）であればＸ［ａ］と表され、そのときの駆動力は前記基準駆動力のａ倍という意味で駆動力Ｘ［ａ］である。本明細書で駆動力系列という表現が頻繁に出てくるが、駆動力系列と言うときは、一つのセル機能を共有するセル群に注目し、セルと駆動力が一対一に対応するときに、このＸ［・］の形で表現される駆動力指標に従って駆動力の小さな方から大きな方へと、セルに順列をつけて並べたものを意味する。ここでは、一つのスタンダードセル・ライブラリを開発するに際して前記セル機能を共有し駆動力の異なる複数のセルを用意しなければならない場合に、その駆動力系列においてセルの駆動力が「２のべき乗根」の値を公比とする等比数列を形成するように前記複数のセルを設計すれば、レイアウトデバイスのサイズを離散的に限定することができて、駆動力系列の細密化と設計信頼性の確保を両立できることを示す。
いま、ｐを２以上のある自然数とし、正の実数θを次の式で定める。
θ ＝ ２１／ｐ …（１）
すなわち、θは「２のｐ乗根」であり、従って、
θｐ ＝ ２ …（１´）
である。さて、このθを公比とする等比数列の形で駆動力の系列を構築すると、どういうことになるのかを説明する。先ず、基準の駆動力であるＸ［１］自身を、この系列の中に含むこととする。そのとき、Ｘ［１］以下の駆動力の系列は、仮にＸ［１／２］を最小駆動力とすれば、次のようになる。
Ｘ［１／２］、Ｘ［（１／２）θ］、Ｘ［（１／２）θ２］、…、
Ｘ［（１／２）θｐ−１］、Ｘ［１］
…（２）
また、Ｘ［１］より大きな駆動力の方で、駆動力系列は次のようになる。
Ｘ［θ］、 Ｘ［θ２］、…、 Ｘ［θｐ−１］、 Ｘ［２］
、Ｘ［２θ］、Ｘ［２θ２］、…、Ｘ［２θｐ−１］、Ｘ［４］
、Ｘ［４θ］、Ｘ［４θ２］、…、Ｘ［４θｐ−１］、Ｘ［８］
… …（３）
前記系列（３）において、例えばＸ［θ］という駆動力は、駆動力Ｘ［（１／２）θ］の２倍の駆動力である。つまり、Ｘ［θ］という駆動力のセルを作ろうと思えば、サイズＸ［θ］のトランジスタを使えばよいが、駆動力Ｘ［（１／２）θ］を生み出すサイズＸ［（１／２）θ］のトランジスタを２本並列にすれば実現できる。同様に、例えばＸ［２θ２］という駆動力は、駆動力Ｘ［（１／２）θ２］の４倍であるので、駆動力Ｘ［（１／２）θ２］を生み出すサイズＸ［（１／２）θ２］のトランジスタを４本並列にすれば実現できる。このように考えると、前記系列（３）において、この先どこまで駆動力を大きくしていっても、次のｐ通りのサイズを持つトランジスタがあれば、これを並列にして使うことで、出現する全ての駆動力を実現できることが判る。
トランジスタ・サイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（４）
また、前記系列（２）におけるｐ＋１通りの駆動力についても、最小の駆動力Ｘ［１／２］を除けば、残りのｐ通りの全ての駆動力が前記集合（４）にあるｐ通りのサイズと一対一に対応することは明らかである。そして、前記集合（４）に現れているトランジスタ・サイズは何れもＸ［１］以下であるので、これらサイズ全てを、トランジスタ・レイアウトデバイスのサイズと解釈することができる。すなわち、駆動力系列を前記θ（２のｐ乗根）を公比とする等比数列の形に構築するならば、次の集合（５）に示すｐ通りのサイズを持つトランジスタ・レイアウトデバイスのみによって、Ｘ［（１／２）θ］以上の全ての駆動力を例外なく実現することが可能となるわけである。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（５）
いま、例として、自然数ｐに３を選んだ場合について、具体的に説明する。このとき、正の実数θは２１／３によって定義されるので、θ３＝２である。このことに注意しながら、公比θの等比数列型の駆動力系列を表示したものが、図１における[公比θの等比数列型の駆動力系列]の表である。この表中、Ｘ［θ］の上に記した（１）や、Ｘ［２］の上に記した（３）等の数字は、その駆動力の基準駆動力Ｘ［１］に対する比を、θのべき乗で見たときの当該べき乗数を指す。ここでは、説明の便宜上、この乗数を駆動力のインデックスとして使うことにする。例えば、Ｘ［θ］は「（１）番目の駆動力」、Ｘ［２］は「（３）番目の駆動力」、またＸ［（１／２）・θ］は「（−２）番目の駆動力」という具合である。そのとき、駆動力系列は、最小駆動力をＸ［１／２］とし最大駆動力をＸ［６４］とするならば、インデックス（−３）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１８）までが並ぶ。図の表の中で、インデックスを３（すなわちｐ）の剰余系で分類することによって、Ｘ［（１／２）θ］以上の駆動力、すなわち、インデックス（−２）以上の駆動力を３つのグループに分けている。図の符号１〜３は前記各グループを示す。
グループ１：（インデックスが３で割って１余る数）
インデックス集合＝（−２）、（１）、（４）、（７）、（１０）、（１３）、（１６）
グループ２：（インデックスが３で割って２余る数）
インデックス集合＝（−１）、（２）、（５）、（８）、（１１）、（１４）、（１７）
グループ３：（インデックスが３で割り切れる数）
インデックス集合＝（０）、（３）、（６）、（９）、（１２）、（１５）、（１８）
グループ１に属する駆動力は必ず、インデックス（−２）の駆動力Ｘ［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２に属する駆動力は必ず、インデックス（−１）の駆動力Ｘ［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ３に属する駆動力は必ず、インデックス（０）の駆動力Ｘ［１］（基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、同図の中で『トランジスタ・レイアウトデバイス』のリストで示した３つのレイアウトデバイスを使って、Ｘ［（１／２）θ］以上の駆動力を全て実現することができるのである。
ｐ＝３のとき、「２の３乗根」によるθの値は１．２６０程度であり、このθを公比とする等比数列であれば、スタンダードセル・ライブラリのセル駆動力系列の刻みとして細密なものだと言える。本発明によれば、この細密な駆動力系列を、Ｘ［１］より特に小さな駆動力を除けば、３種類のサイズのレイアウトデバイスの集合によって実現することができるわけであり、高性能設計に必要な駆動力系列の細密化と、高信頼性設計に必要なレイアウトデバイスの限定化を同時に満足することが可能となる。
尚、レイアウトデバイスの種類を増やしてでも、駆動力系列を更に細密にしたいならば、ｐを大きくとればよい。例えば、ｐを５まで増やせるならば、公比θは１．１４９程度まで小さくなり、非常に細密な駆動力系列が可能となるが、その場合でもレイアウトデバイスの種類を僅か５種類に抑えることができるわけである。
（第２の実施形態）
次に、本発明による第２の実施形態について説明する。
ここでも、前記第１の実施形態におけると同様に、一つのセル機能を固定し、従ってセルのＰ／Ｎ比も固定して考える。そして、与えられたＰ／Ｎ比に付随するトランジスタの基準サイズをＸ［１］とし、この基準サイズＸ［１］のトランジスタを出力信号駆動部のトランジスタとするセルの駆動力を基準駆動力Ｘ［１］とする。
ここでは、駆動力系列を等比数列の形に構築する際、「２のべき乗根」の公比から一歩拡張した形の「２のべき乗根のべき乗」という公比を採用したとしても、同様のレイアウトデバイス限定化効果を有することを示す。つまり、この拡張によって、選択できる公比の候補値が増えるので高性能設計に向けたライブラリの最適化を深めることができるのだが、以下で説明するように、レイアウトデバイスのサイズ種類を増やす必要はないのである。
いま、ｐを２以上のある自然数とし、正の実数θを前記式（１）で定める。よって、前記式（１´）はここでも成立している。そして新たに、ｑを１以上ｐ未満のある自然数とし、正の実数ωを次の式で定める。
ω ＝ ２ｑ／ｐ …（６）
すなわち、ωは「２のｐ乗根のｑ乗」であり、従って、
ωｐ ＝ ２ｑ …（６´）
である。尚、もしもここでｑを１にとれば、前記第１の実施形態に同じである。
さて、このωを公比とする等比数列の形で駆動力系列を構築すると、どういうことになるのかを説明する。先ず、基準の駆動力であるＸ［１］自身を、この系列の中に含むことにする。そのとき、駆動力Ｘ［１］より大きなところでの駆動力系列は、次のようになる。
Ｘ［ω］、Ｘ［ω２］、…、Ｘ［ωｐ−１］、Ｘ［２ｑ］
、Ｘ［２ｑω］、Ｘ［２ｑω２］、…、Ｘ［２ｑωｐ−１］、Ｘ［２２ｑ］
、Ｘ［２２ｑω］、Ｘ［２２ｑω２］、…、Ｘ［２２ｑωｐ−１］、Ｘ［２３ｑ］
…（７）
系列（７）の一般項は、ｋを１以上の任意の自然数として、Ｘ［ωｋ］と書くことができるが、θの定義式（１）及び、ωの定義式（６）より、
ω ＝ θｑ …（８）
の関係があるので、前記一般項は次のように表現できる。
Ｘ［１］より大きな駆動力の一般項：
Ｘ［ωｋ］＝Ｘ［θｑｋ］、ｋは１以上の整数 …（９）
ここで、前記式（１´）に注目すると、前記駆動力の一般項（９）は全て、次のｐ通りのトランジスタ・レイアウトデバイスで実現できることが判る。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（１０）
具体的には、ｋが１以上の自然数のとき、すなわち駆動力Ｘ［ωｋ］が基準の駆動力Ｘ［１］より大きいとき、ｑｋをｐで割ったときの商をｉ、余りをｊとすると、ｉ及びｊは０以上の整数となり、前記集合（１０）に示すｐ通りのレイアウトデバイスを使って、駆動力Ｘ［ωｋ］を次のように実現することができる。
ｊ＝０、すなわち、ｑｋがｐの倍数ならば、
ωｋ＝２ｉより、駆動力Ｘ［ωｋ］は、基準サイズＸ［１］の２ｉ本並列で実現可能。
ｊ＝１、２、…、ｐ−１のどれかならば、
ωｋ＝２ｉ＋１［（１／２）θｊ］より、
駆動力Ｘ［ωｋ］は、サイズＸ［（１／２）・θｊ］の２ｉ＋１本並列で実現可能。
また、駆動力がＸ［１］以下のところでの一般項は、ｋを０又は負の整数として、Ｘ［ωｋ］と書くことができるが、やはり前記式（１´）に注目すると、ｋが次の不等式
ｑｋ ≧ −（ｐ−１） …（１１）
を満たす範囲であるならば、前記式（１０）に示すｐ通りのレイアウトデバイスを使って、Ｘ［ωｋ］の駆動力を実現できることが判る。前記式（１１）の条件は、次の不等式で言い換えることができることに注意しておく。
ωｋ ≧ （１／２）・θ …（１２）
以上をまとめると、前記式（６）で与えられたωを公比とする等比数列の形で駆動力系列を構築すると、その一般項は、ｋを整数として駆動力Ｘ［ωｋ］となるが、ｋが前記式（１２）を満たす範囲であれば、それらは何れも前記集合（１０）で示したｐ通りのレイアウトデバイスを並列に使うことによって実現することができる。尚、前記集合（１０）は、前記集合（５）と同形であることに注意する。すなわち、レイアウトデバイスの種類は前記自然数ｐに依存して増減するのみで、前記自然数ｑには依存しないのである。
いま、例として、自然数ｐに５を選び、自然数ｑに２を選んだ場合について、具体的に説明する。このとき、正の実数θは２１／５によって定義されるので、θ５＝２である。このことに注意しながら、公比ω＝２２／５の等比数列型の駆動力系列を、ω＝θ２の関係に基づくθ表記で表示したものが、図２における[公比ωの等比数列型の駆動力系列]の表である。この表中、Ｘ［θ２］の上に記した（１）や、Ｘ［４］の上に記した（５）等の数字は、その駆動力の基準駆動力Ｘ［１］に対する比を、公比ω（＝θ２）のべき乗で見たときの当該べき乗数を指す。やはり、説明の便宜上、この乗数を駆動力のインデックスとして使う。例えば、Ｘ［θ２］はＸ［ω］であるので「（１）番目の駆動力」、Ｘ［４］はＸ［ω５］であるので「（５）番目の駆動力」、またＸ［（１／２）θ］はＸ［ω―２］であるので「（−２）番目の駆動力」、という具合である。そのとき、駆動力系列は、最小駆動力をＸ［（１／２）θ］とし最大駆動力をＸ［６４］とするならば、インデックス（−２）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１５）までが並ぶ。図の表の中で、インデックスを５（すなわちｐ）の剰余系で分類することによって、Ｘ［（１／２）θ］以上の駆動力、すなわち、インデックス（−２）以上の駆動力を５つのグループに分けている。図の符号１１〜１５は前記各グループを示す。
グループ１１：（インデックスが５で割って１余る数）
インデックス集合＝（１）、（６）、（１１）
グループ１２：（インデックスが５で割って２余る数）
インデックス集合＝（２）、（７）、（１２）
グループ１３：（インデックスが５で割って３余る数）
インデックス集合＝（−２）、（３）、（８）、（１３）
グループ１４：（インデックスが５で割って４余る数）
インデックス集合＝（−１）、（４）、（９）、（１４）
グループ１５：（インデックスが５で割り切れる数）
インデックス集合＝（０）、（５）、（１０）、（１５）
グループ１１に属する駆動力は必ず、駆動力Ｘ［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ１２に属する駆動力は必ず、駆動力Ｘ［（１／２）θ４］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ４］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ１３に属する駆動力は必ず、駆動力Ｘ［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ１４に属する駆動力は必ず、駆動力Ｘ［（１／２）θ３］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ３］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ１５に属する駆動力は必ず、駆動力Ｘ［１］（基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、同図の中で『トランジスタ・レイアウトデバイス』のリストで示した５つのレイアウトデバイスを使って、Ｘ［（１／２）θ］以上の駆動力を全て実現することができるのである。
ｐ＝５、ｑ＝２のとき、「２の５乗根の２乗」によるωの値は１．３２０程度であるので、このωを公比とする等比数列であれば、スタンダードセル・ライブラリのセル駆動力系列の刻みとして細密なものだと言える。前記第１の実施形態で紹介した、公比が「２の３乗根」すなわち１．２６０程度の場合と比較すると、公比の値が少し異なる。この少しの差が、ライブラリを実際に設計に適用する際に、ライブラリの最適性の違いとして意味を持つ可能性がある。何れの公比が最適であるかは、具体的な個々の設計で違ってくるであろうが、「２のべき乗根」型公比から「２のべき乗根のべき乗」型公比にまで拡張できるしくみの存在は、公比選択の幅を広げる意味で有効である。
更に、この「２のべき乗根のべき乗」型公比によって、例えば、セル機能Ａとセル機能Ｂとの２つのセル機能の駆動力系列があって、セルが同一のＰ／Ｎ比で設計されるなら、公比を何れも「２のｐ乗根のべき乗」の形から各々選択することによって、どちらの駆動力系列も共通のｐ通りのレイアウトデバイスを使って実現することができる。つまり、公比の異なる細密等比数列型の駆動力系列を、共通の離散限定化レイアウトデバイスによって実現することができるのである。これについては、次の第３の実施形態において詳しく説明する。
（第３の実施形態）
続いて、本発明による第３の実施形態について説明する。
実際のスタンダードセル・ライブラリ設計において、全セル機能に亘って最高レベルに細密な駆動力系列を構築することは、ライブラリ中のセル数が膨大になり過ぎてしまうので、好ましくない。従って、細密な駆動力系列が必要なセル機能とそうでないセル機能とを選別すると共に、細密な駆動力系列を必要とするセル機能についても、各セル機能毎に駆動力系列の細密度が必要十分なレベルに最適化されていることが望ましい。ここでは、セルのＰ／Ｎ比が同一であれば、刻みの異なる細密等比数列型の駆動力系列を持つ２つのセル機能について、出力信号駆動部トランジスタを構成するためのレイアウトデバイスを共通化できることを示す。
尚、異なるセル機能の間でＰ／Ｎ比を同一にすることは、程度問題ではあるが、そのライブラリに課せられた設計ニーズに対して、十分な妥当性を持つ場合がある。例えば、２入力ＡＮＤ機能を持つセルを、前段に２入力ＮＡＮＤ回路を配して後段の出力信号駆動部にＩＮＶＥＲＴＥＲ回路を配する形で２段構成にする場合に、この２入力ＡＮＤセルのＰ／Ｎ比は前記後段のＩＮＶＥＲＴＥＲ回路部分のＰ／Ｎ比を意味するので、これとＩＮＶＥＲＴＥＲセル（以下、ＩＮＶセルと略す）のＰ／Ｎ比を共通化する可能性は十分考えられる。その際、例えば、ＩＮＶセルの駆動力系列をかなり細密にしたい一方で２入力ＡＮＤセルの駆動力系列はそれほど細密でなくても構わない、というような事態が生じる。又は、他の例として、２入力ＮＡＮＤセルとＩＮＶセルのＰ／Ｎ比を同一に設計することもあり得る。その場合に、両セル機能とも駆動力系列をライブラリの中で相対的に細密にしたいのだが、両系列の刻みを同一にはせず、少しだが違う刻みでそれぞれの駆動力系列の細密度を最適化したいという要望が生じる可能性もある。こういったような場合を想定して、駆動力系列の作り分けとレイアウトデバイスの共通化とを図るのが、ここで説明する実施形態の狙いである。
スタンダードセル・ライブラリ中で、セル機能Ａのセルとセル機能Ｂのセルとを同一のＰ／Ｎ比で設計するとする。そして、セル機能Ａ及びセル機能Ｂともに、駆動力系列をライブラリの中で相対的に細密にしたいが、セル機能Ｂの駆動力系列は、セル機能Ａの駆動力系列に比較すると、少し刻みが粗くてもいいものとする。この場合に、駆動力系列を共に等比数列の形にするとして、それらの公比を、同じｐによる「２のｐ乗根のべき乗」の形の中からそれぞれ選ぶならば、どちらのセルの駆動力系列も離散的に限定されたｐ通りのレイアウトデバイスを共通に使って構築できることを示す。
セル機能Ａのセルとセル機能ＢのセルとはＰ／Ｎ比を同一にするので、一つのサイズＸ［１］を基準にして、共通に出力信号駆動部トランジスタのサイズを表すことができる。しかし、セル機能は異なるので、駆動力については共通の基準を設けることができない。そこで、セル機能Ａのセルが、基準サイズＸ［１］のトランジスタを出力駆動部トランジスタとするときの駆動力をＸ１［１］とし、これをセル機能Ａについての基準駆動力とする。同様に、セル機能Ｂのセルが、基準サイズＸ［１］のトランジスタを出力駆動部トランジスタとするときの駆動力をＸ２［１］とし、これをセル機能Ｂについての基準駆動力とする。
いま、ｐを２以上のある自然数とし、正の実数θを前記式（１）で定めるものとし、前記式（１´）はここでも成立する。また、ｑを１以上ｐ未満のある自然数とし、正の実数ω１を次式で定める。
ω１ ＝ ２ｑ／ｐ …（１３）
すなわち、ω１は「２のｐ乗根のｑ乗」であり、従って、
ω１ ｐ ＝ ２ｑ …（１３´）
が成り立つ。そして、ｒを前記ｑより大きなｐ未満のある自然数とし、正の実数ω２を次式で定める。
ω２ ＝ ２ｒ／ｐ …（１４）
すなわち、ω２は「２のｐ乗根のｒ乗」であり、従って、
ω２ ｐ ＝ ２ｒ …（１４´）
が成り立つ。ここで、セル機能Ａの駆動力系列を公比ω１の等比数列で構築し、セル機能Ｂの駆動力系列を公比ω２の等比数列で構築することを考える。そうすると、どちらも「２のｐ乗根のべき乗」型の公比を持ち、ｑ＜ｒより、公比ω２は公比ω１より大きいので、セル機能Ｂの駆動力系列は、セル機能Ａのそれと比較して、刻みが大きく細密度は低くなる。
さて、先ず前記ω１を公比とする等比数列型のセル機能Ａの駆動力系列から見てみる。基準の駆動力であるＸ１［１］自身を、この系列の中に含むことにするので、駆動力Ｘ１［１］より大きなところでの駆動力系列は、次のようになる。
Ｘ１［ω１］、Ｘ１［ω１ ２］、…Ｘ１［ω１ ｐ−１］、Ｘ１［２ｑ］、
Ｘ１［２ｑω１］、Ｘ１［２ｑω１ ２］、…Ｘ１［２ｑω１ ｐ−１］、Ｘ１［２２ｑ］、
Ｘ１［２２ｑω１］、Ｘ１［２２ｑω１ ２］、…Ｘ１［２２ｑω１ ｐ−１］、Ｘ１［２３ｑ］
…
…（１５）
系列（１５）の一般項は、ｋを１以上の任意の自然数として、Ｘ［ω１ ｋ］と書くことができるが、θの定義式（１）及び、ω１の定義式（１３）より、
ω１ ＝ θｑ …（１６）
の関係があるので、前記一般項は次のように表現できる。
Ｘ１［１］より大きな駆動力の一般項：
Ｘ１［ω１ ｋ］＝Ｘ１［θｑｋ］、ｋは１以上の整数 …（１７）
ここで、前記式（１´）に注目すると、前記駆動力の一般項（１７）は全て、次のｐ通りのトランジスタ・レイアウトデバイスで実現できることが判る。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（１８）
具体的には、ｋが１以上の自然数のとき、すなわち駆動力Ｘ１［ω１ ｋ］が基準の駆動力Ｘ１［１］より大きいとき、ｑｋをｐで割ったときの商をｉ、余りをｊとすると、ｉ及びｊは０以上の整数となり、前記集合（１８）のｐ通りのレイアウトデバイスを使って、駆動力Ｘ１［ω１ ｋ］を次のように実現することができる。
ｊ＝０すなわちｑｋがｐの倍数ならば、
ω１ ｋ＝２ｉより、駆動力Ｘ１［ω１ ｋ］は、基準駆動力Ｘ１［１］の２ｉ倍だから、
基準サイズＸ［１］のレイアウトデバイスの２ｉ本並列で実現可能。
ｊ＝１、２、…、ｐ−１のどれかならば、
ω１ ｋ＝２ｉ＋１［（１／２）θｊ］より、
駆動力Ｘ１［ω１ ｋ］は、駆動力Ｘ１［（１／２）θｊ］の２ｉ＋１倍だから、
サイズＸ［（１／２）・θｊ］のレイアウトデバイスの２ｉ＋１本並列で実現可能。
また、駆動力がＸ１［１］以下のところでの一般項は、ｋを０又は負の整数として、Ｘ１［ω１ ｋ］と書くことができるが、やはり前記式（１´）に注目すると、ｋが次の不等式
ｑｋ ≧ −（ｐ−１） …（１９）
を満たす範囲であるならば、前記集合（１８）のｐ通りのレイアウトデバイスを使って、Ｘ１［ω１ ｋ］の駆動力を実現できることが判る。前記式（１９）の条件は、次の不等式で言い換えることができることに注意しておく。
ω１ ｋ ≧ （１／２）・θ …（２０）
つまり、セル機能Ａの駆動力系列の一般項は、ｋを整数として駆動力Ｘ１［ω１ ｋ］となるが、ｋが前記式（２０）を満たす範囲であれば、それらは何れも前記集合（１８）のｐ通りのレイアウトデバイスを並列に使うことによって実現することができる。
次に、前記ω２を公比とする等比数列型のセル機能Ｂの駆動力系列を見るのだが、やはり基準の駆動力であるＸ２［１］自身をこの系列の中に含むことにするので、前記セル機能Ａの駆動力系列についての議論と形式的には同じ議論ができる。ここでは、要点だけ述べておく。先ず、
ω２ ＝ θｒ …（２１）
の関係があるので、セル機能Ｂの駆動力系列の一般項は次のように表現できる。
セル機能Ｂの駆動力系列の一般項：
Ｘ２［ω２ ｋ］＝Ｘ２［θｒｋ］、ｋは整数 …（２２）
ｋが１以上の自然数のとき、すなわち駆動力Ｘ２［ω２ ｋ］が基準の駆動力Ｘ２［１］より大きいとき、ｒｋをｐで割ったときの商をｉ、余りをｊとすると、ｉ及びｊは０以上の整数となり、前記集合（１８）のｐ通りのレイアウトデバイスを使って、駆動力Ｘ２［ω２ ｋ］を次のように実現することができる。
ｊ＝０すなわちｒｋがｐの倍数ならば、
ω２ ｋ＝２ｉより、駆動力Ｘ２［ω２ ｋ］は、基準駆動力Ｘ２［１］の２ｉ倍だから、
基準サイズＸ［１］のレイアウトデバイスの２ｉ本並列で実現可能。
ｊ＝１、２、…、ｐ−１のどれかならば、
ω２ ｋ＝２ｉ＋１［（１／２）θｊ］より、
駆動力Ｘ２［ω２ ｋ］は、駆動力Ｘ２［（１／２）θｊ］の２ｉ＋１倍だから、
サイズＸ［（１／２）・θｊ］のレイアウトデバイスの２ｉ＋１本並列で実現可能。
また、駆動力がＸ２［１］以下のところでは、前記一般項（２２）でｋを０又は負の整数とすればよいが、やはり前記式（１´）に注目すると、ｋが次の不等式
ｒｋ ≧ −（ｐ−１） …（２３）
を満たす範囲であるならば、前記集合（１８）のｐ通りのレイアウトデバイスを使って、Ｘ２［ω２ ｋ］の駆動力を実現できることが判る。尚、前記式（２３）の条件は、次の不等式で言い換えることができる。
ω２ ｋ ≧ （１／２）・θ …（２４）
つまり、セル機能Ｂの駆動力系列の一般項は、ｋを整数として駆動力Ｘ２［ω２ ｋ］となるが、ｋが前記式（２４）を満たす範囲であれば、それらは何れも前記集合（１８）のｐ通りのレイアウトデバイスを並列に使うことによって実現することができる。
よって、セル機能Ａの駆動力系列も、セル機能Ｂの駆動力系列も、セルが同一のＰ／Ｎ比で設計されるならば、公比を何れも「２のｐ乗根のべき乗」の形から選択することによって、先の前記集合（１８）のｐ通りのレイアウトデバイスを使って実現できることを、確認できた。すなわち、公比の異なる駆動力系列を共通の離散限定化レイアウトデバイスで実現することができるのである。
いま、自然数ｐに５を選び、自然数ｑに２を、自然数ｒに３を、それぞれ選んだ場合を例にとって、具体的に説明する。このとき、正の実数θは２１／５によって定義されるので、θ５＝２である。公比ω１＝２２／５の等比数列型の駆動力系列を、ω１＝θ２の関係に基づくθ表記で表示したものが、図３における[駆動力系列１（公比ω１＝２２／５＝θ２）]の表である。この表中、Ｘ１［θ２］の上に記した（１）や、Ｘ１［４］の上に記した（５）等の数字は、その駆動力の基準駆動力Ｘ１［１］に対する比を、公比ω１（＝θ２）のべき乗で見たときの当該べき乗数を指す。やはり、説明の便宜上、この乗数を駆動力のインデックスとして使う。例えば、Ｘ１［θ２］はＸ１［ω１］であるので「（１）番目の駆動力」、Ｘ１［４］はＸ１［ω１ ５］であるので「（５）番目の駆動力」、またＸ１［（１／２）θ］はＸ１［ω１ ―２］であるので「（−２）番目の駆動力」、という具合である。そのとき、駆動力系列は、最小駆動力をＸ１［（１／２）θ］とし、最大駆動力をＸ１［６４］とするならば、インデックス（−２）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１５）までが並ぶ。この表の中で、インデックスを５（すなわちｐ）の剰余系で分類することによって、Ｘ１［（１／２）θ］以上の駆動力すなわち、インデックス（−２）以上の駆動力を５つのグループに分けている。同図の符号２１〜２５は前記各グループを示す。
グループ２１：（インデックスが５で割って１余る数）
インデックス集合＝（１）、（６）、（１１）
グループ２２：（インデックスが５で割って２余る数）
インデックス集合＝（２）、（７）、（１２）
グループ２３：（インデックスが５で割って３余る数）
インデックス集合＝（−２）、（３）、（８）、（１３）
グループ２４：（インデックスが５で割って４余る数）
インデックス集合＝（−１）、（４）、（９）、（１４）
グループ２５：（インデックスが５で割り切れる数）
インデックス集合＝（０）、（５）、（１０）、（１５）
グループ２１に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２２に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ４］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ４］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２３に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２４に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ３］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ３］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ２５に属する駆動力は必ず、駆動力Ｘ１［１］（系列１の基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、図３の『トランジスタ・レイアウトデバイス』リストで示した５つのレイアウトデバイスを使って、Ｘ１［（１／２）θ２］以上の駆動力を全て実現することができるのである。
次に、公比ω２＝２３／５の等比数列型の駆動力系列を、ω２＝θ３の関係に基づくθ表記で表示したものが、図３における[駆動力系列２（公比ω２＝２３／５＝θ３）]の表である。この表中、Ｘ２［θ３］の上に記した（１）や、Ｘ２［８］の上に記した（５）等の数字は、その駆動力の基準駆動力Ｘ２［１］に対する比を、公比ω２（＝θ３）のべき乗で見たときの当該べき乗数を指す。やはり、説明の便宜上、この乗数を駆動力のインデックスとして使う。例えば、Ｘ２［θ３］はＸ２［ω２］であるので「（１）番目の駆動力」、Ｘ２［８］はＸ２［ω２ ５］であるので「（５）番目の駆動力」、またＸ２［（１／２）θ２］はＸ２［ω２ ―１］であるので「（−１）番目の駆動力」、という具合である。そのとき、駆動力系列は、最小駆動力をＸ２［（１／２）θ２］とし、最大駆動力をＸ２［６４］とするならば、インデックス（−１）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１０）までが並ぶ。この表の中で、インデックスを５（すなわちｐ）の剰余系で分類することによって、Ｘ２［（１／２）θ２］以上の駆動力、すなわち、インデックス（−１）以上の駆動力を５つのグループに分けている。同図の符号３１〜３５は前記各グループを示す。
グループ３１：（インデックスが５で割って１余る数）
インデックス集合＝（１）、（６）
グループ３２：（インデックスが５で割って２余る数）
インデックス集合＝（２）、（７）
グループ３３：（インデックスが５で割って３余る数）
インデックス集合＝（３）、（８）
グループ３４：（インデックスが５で割って４余る数）
インデックス集合＝（−１）、（４）、（９）
グループ３５：（インデックスが５で割り切れる数）
インデックス集合＝（０）、（５）、（１０）
グループ３１に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ３］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ３］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ３２に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ３３に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ４］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ４］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ３４に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ３５に属する駆動力は必ず、駆動力Ｘ２［１］（系列２の基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、図３の『トランジスタ・レイアウトデバイス』リストで示した５つのレイアウトデバイスを使って、Ｘ２［（１／２）θ２］以上の駆動力を全て実現することができるのである。
以上をまとめると、前記[駆動力系列１（公比ω１＝２２／５＝θ２）]中の全ての駆動力も、前記[駆動力系列２（公比ω２＝２３／５＝θ３）]中の全ての駆動力も、前記リスト『トランジスタ・レイアウトデバイス』の５つのレイアウトデバイスによって、ともに実現できることが確かめられた。
ｐ＝５、ｑ＝２、ｒ＝３のとき、ω１＝２２／５の値は１．３２０程度、ω２＝２３／５＝１．５１６程度であるので、それぞれを公比とする等比数列型の駆動力系列の細密度には、確かに有意な差が存在する。それらを、５つのレイアウトデバイスだけで、作り分けることができるのである。
また、いま、ｐ＝５、ｑ＝１、ｒ＝２とすれば、ω１＝２１／５の値は１．１４９程度、ω２＝２２／５＝１．３２０程度であるので、それぞれを公比とする等比数列型の駆動力系列の細密度は何れも高く、特にω１を公比とする等比数列型の駆動力系列は際立って細密な刻みとなる。それらを、５つのレイアウトデバイスだけで、作り分けることができるのである。
本実施形態では、２つの異なるセル機能に対して、刻みの異なる細密等比数列型の駆動力系列を共通のレイアウトデバイスによって実現できる可能性を議論してきたが、前記の議論を進めるにおいて前提にしたのは、セル機能Ａのセルとセル機能Ｂのセルとを同一のＰ／Ｎ比で設計すること、及び各々の駆動力系列を同じ自然数ｐによる「２のｐ乗根のべき乗」の形の公比を持つ等比数列型に設計すること、という２点のみであった。従って、実はこの議論は、セル機能Ａとセル機能Ｂとが同一であっても、成り立つものである。そこで、本実施形態の中で、一つのセル機能に対して、刻みの異なる2通りの等比数列型の駆動力系列を持たせることの有効性について、触れておく。
特に高速回路の設計に適用するスタンダードセル・ライブラリにおいて、ＩＮＶＥＲＴＥＲなど基本的な機能のセルについては、相当に大きな駆動力まで駆動力の系列を用意しておく必要があるが、そのとき、基準駆動力からその大駆動力までを細密等比数列型の駆動力系列で実現するには、多くのセル数を要する。一般的に回路の消費電力を抑えるためには、スタンダードセル・ライブラリの駆動力の比較的小さなところでの刻みを細かくすることが効果的であり、また回路の速度性能を上げるためには最大駆動力を高くしておくことが必要だと考えられるので、ライブラリとしての最適性を維持しながらセル数の膨張を抑制するために、比較的小さな駆動力のところでは刻みを細かくして、駆動力の大きなところでは刻みを広げて、できるだけ大きな駆動力までカバーできるようにしておくことが有効となる。すなわち、一つのセル機能について、比較的駆動力の小さなところと駆動力の大きなところとを、刻みの異なる２通りの駆動力系列によって実現することが必要となるが、この場合、セルは同一のＰ／Ｎ比で設計されるので、前記本実施形態についての議論から、同じｐによる「２のｐ乗根のべき乗」の形の公比から２通りの公比を選択すれば、ｐ通りのレイアウトデバイスを共通に使って駆動力系列を等比数列型に設計することが可能なのである。
いま、自然数ｐに５を選び、正の実数θを２１／５によって定義する。駆動力の小さなところでは公比θ２の等比数列型の駆動力系列をなし、駆動力の大きなところでは公比θ３の等比数列型の駆動力系列をなすような、一つのセル機能についての駆動力系列の例を、図１１の『駆動力系列』表に示す。この表中、<１>、<2>等は単純に、一番小さな駆動力から一番大きな駆動力までに順に番号を振ったものであり、<１>のＸ［（１／２）θ］から<９>のＸ［４θ２］までは公比θ２の等比数列型駆動力系列であり、<９>のＸ［４θ２］から<１５>のＸ［６４］までは公比θ３の等比数列型駆動力系列である。本実施形態の説明で既述の図３において、『駆動力系列１』のインデックス（−２）から（６）までの駆動力と、『駆動力系列２』のインデックス（４）から（１０）までの駆動力を選び、Ｘ［４θ２］が共通に含まれていることに注意しながら、あわせて一列に並べることによって、前記図１１の『駆動力系列』をつくることができる。従って、前記図１１の『駆動力系列』は、前記図3の５つの「トランジスタ・レイアウトデバイス」によって実現できることが判る。
前記図３の『駆動力系列１』の場合であれば、１８通りの駆動力でカバーしていた範囲を、前記図１１の『駆動力系列』では１５通りの駆動力でカバーしており、セル数を抑制する効果のあることが判る。公比を切り替えるポイントと、駆動力の大きい側での公比を見直すことによって、更なる抑制も可能となる。
（第４の実施形態）
更に、本発明による第４の実施形態について説明する。
前記第１、第２、第３の何れの実施形態においても、出力信号駆動部のトランジスタは、一つのサイズのトランジスタ・レイアウトデバイスを繰り返し並べて並列に使うことによって、実現することができた。ここでは、駆動力に僅かな誤差を許し、異なるサイズのレイアウトデバイスを組み合わせて近似的に駆動力を実現することによって、並列に並べるレイアウトデバイス本数の大幅な削減が可能となることを、二つの具体例に基づいて説明する。
先ず、駆動力系列が等比数列で、公比が「２のｐ乗根」のとき、ｐ＝３とした場合を取り上げる。これは、第１の実施形態の説明で用いた前記図１の例に同じであるので、そこで用いた記号、記法をそのまま同じ意味で用いる。例えば、θは正の実数であり、２１／３によって定義される。また、駆動力に与えるインデックスも同じである。そして、図４に記載の表[公比θの等比数列型の駆動力系列]は、第１の実施形態にかかる図１に記載の駆動力系列と同じ系列を、インデックス（−２）以上すなわち駆動力がＸ［（１／２）・θ］以上のところについて再記したものであるが、図４の表では、あらためて、各駆動力をレイアウトデバイスの並列配置で実現するための並列本数を記載している。例えば、駆動力Ｘ［θ］はグループ１に属するので、サイズＸ［（１／２）θ］のトランジスタを繰り返し並べれば実現できることは第１の実施形態において説明済みだが、具体的な本数は２本である。尚、図４に記載のリスト『トランジスタ・レイアウトデバイス』で示したレイアウトデバイスの集合は、第１の実施形態で記した前記集合（５）でｐ＝３とした場合に同じであるが、参照の便宜のため、あらためて次に記す。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θ］、Ｘ［（１／２）・θ２］、Ｘ［１］｝ …（２５）
さて、実際の半導体集積回路設計では、設計グリッドと呼ばれる長さの最小単位が存在するので、トランジスタ・サイズＸ［（１／２）・θ］など、θ＝２１／３を使って表示された厳密なサイズをそのまま設計に使えるわけではない。いま、仮に、設計グリッドが基準サイズＸ［１］の１／１０００に相当するとする。そのとき、前記集合（２５）の３通りのレイアウトデバイスを設計で使用する数値表示に書き換えたものが、図５のリスト『トランジスタ・レイアウトデバイスの数値表示』であり、参照の便宜のため、集合（２６）として次に記す。
トランジスタ・レイアウトデバイスのサイズの集合（数値表示）：
｛Ｘ［０．６３０］、Ｘ［０．７９４］、Ｘ［１．０００］｝ …（２６）
また、駆動力の表もθ表示から数値表示に書き換えると、図５の表[公比θの等比数列型の駆動力系列の近似]のようになり、前記図４の表とは、インデックスを通じて駆動力同士が一対一に対応する。例えば、図４の表中でインデックス（１）の駆動力Ｘ［θ］は、図５の表中でインデックスが同じ（１）の駆動力Ｘ［１．２６０］に書き換えられ、又は図４の表中でインデックス（１１）の駆動力Ｘ［８θ２］は、図５の表中でインデックスが同じ（１１）の駆動力Ｘ［１２．６９９］に書き換えられる、という具合である。ここで、数値表示されたレイアウトデバイスの集合（２６）と図５の駆動力系列表の駆動力数値を見比べると、一部の駆動力については、一種類のレイアウトデバイス、すなわち第１の実施形態に係る図１のグループ分類に則った厳密に対応するレイアウトデバイスに固執しなくても、レイアウトデバイスＸ［１．０００］をできるだけ多く使った上で他の種類のデバイスで足りない部分を補えば、相当精度の良い近似駆動力を得られることが判る。例えば、インデックス（７）の駆動力Ｘ［４θ］は数値表示でＸ［５．０４０］であるが、これをＸ［５．０００］で近似してやれば、レイアウトデバイスＸ［１．０００］の５本並列で実現できる。そのときの駆動力の誤差は、駆動力が下がる方向に僅か０．８％であって、一方で並列本数は８本から５本に削減されるので、削減率は３７．５％にもなる。この並列本数の削減分だけセル幅を削減できるので、前記近似によって実質的に駆動力を変更することなく、セル面積を大幅に縮小することができることになる。このように近似が有効な駆動力は他にもあって、例えば、インデックス（１４）の駆動力Ｘ［１６θ２］は数値表示でＸ［２５．３９８］であるが、これをＸ［２５．２６０］で近似してやれば、レイアウトデバイスＸ［１．０００］の２４本とレイアウトデバイスＸ［０．６３０］の２本のあわせて２６本並列で実現できる。そのときの駆動力の誤差は、駆動力が下がる方向に僅か０．５％であって、一方で並列本数は３２本から２６本に削減されるので、削減率は１８．７％になる。図５の前記表[公比θの等比数列型の駆動力系列の近似]には、各駆動力の数値表示に加えて、このような近似が有効な駆動力について、近似誤差と並列本数の削減度を記している。インデックス（７）から（１８）までの中間駆動力及び高駆動力のところで、１２個の駆動力のうちの７つにおいて、実質的な駆動力を変更せずに、大幅な並列本数の削減が可能であることが判る。
二つ目の例として、同じく駆動力系列が等比数列で、公比が「２のｐ乗根のｑ乗」のとき、ｐ＝５、ｑ＝２とした場合を取り上げる。これは、第２の実施形態の説明で用いた前記図２の例に同じであるので、そこで用いた記号、記法をそのまま同じ意味で用いる。例えば、θは正の実数であり、２１／５によって定義される。公比ωは２２／５＝θ２である。また、駆動力に与えるインデックスも同じである。そして、図６に記載の表[公比ωの等比数列型の駆動力系列]は、第２の実施形態にかかる図２に記載の駆動力系列と同じ系列を再記したものであるが、図６の表では、あらためて、各駆動力をレイアウトデバイスの並列配置で実現するための並列本数を記載している。例えば、駆動力Ｘ［θ２］はグループ１１に属するので、サイズＸ［（１／２）θ２］のトランジスタを繰り返し並べれば実現できることは第２の実施形態において説明済みだが、具体的な本数は２本である。尚、図６に記載のリスト『トランジスタ・レイアウトデバイス』で示したレイアウトデバイスの集合は、第２の実施形態で記した前記集合（１０）でｐ＝５とした場合に同じであるが、参照の便宜のため、あらためて次に記す。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θ］、Ｘ［（１／２）・θ２］、Ｘ［（１／２）・θ３］
、Ｘ［（１／２）・θ４］、Ｘ［１］｝ …（２７）
前記一つ目の例のときと同様、設計グリッドが基準サイズＸ［１］の１／１０００に相当するとする。そのとき、前記集合（２７）の５通りのレイアウトデバイスを設計で使用する数値表示に書き換えたものが、図７のリスト『トランジスタ・レイアウトデバイスの数値表示』であり、参照の便宜のため、集合（２８）として次に記す。
トランジスタ・レイアウトデバイスのサイズの集合（数値表示）：
｛Ｘ［０．５７４］、Ｘ［０．６６０］、Ｘ［０．７５８］、Ｘ［０．８７１］
、Ｘ［１．０００］｝ …（２８）
また、駆動力の表もθ表示から数値表示に書き換えると、図７の表[公比ωの等比数列型の駆動力系列の近似]のようになり、前記図６の表とは、インデックスを通じて駆動力同士が一対一に対応する。例えば、図６の表中でインデックス（１）の駆動力Ｘ［θ２］は、図７の表中でインデックスが同じ（１）の駆動力Ｘ［１．３２０］に書き換えられ、又は図６の表中でインデックス（８）の駆動力Ｘ［８θ］は、図７の表中でインデックスが同じ（８）の駆動力Ｘ［９．１９０］に書き換えられる、という具合である。ここで、数値表示されたレイアウトデバイスの集合（２８）と図７の駆動力系列表の駆動力数値を見比べると、一部の駆動力については、一種類のレイアウトデバイス、すなわち第２の実施形態に係る図２のグループ分類に則った厳密に対応するレイアウトデバイスに固執しなくても、レイアウトデバイスＸ［１．０００］をできるだけ多く使った上で他の種類のデバイスで足りない部分を補えば、相当精度の良い近似駆動力を得られることが判る。例えば、インデックス（６）の駆動力Ｘ［４θ２］は数値表示でＸ［５．２７８］であるが、これをＸ［５．３２０］で近似してやれば、レイアウトデバイスＸ［１．０００］の４本並列とレイアウトデバイスＸ［０．６６０］の２本並列のあわせて６本並列で実現できる。そのときの駆動力の誤差は、駆動力が上がる方向に僅か０．８％であって、一方で並列本数は８本から６本に削減されるので、削減率は２５．０％にもなる。この並列本数の削減分だけセル幅を削減できるので、前記近似によって実質的に駆動力を変更することなく、セル面積を大幅に縮小することができることになる。このように近似が有効な駆動力は他にもあって、例えば、インデックス（９）の駆動力Ｘ［８θ３］は数値表示でＸ［１２．１２６］であるが、これをＸ［１２．１４９］で近似してやれば、レイアウトデバイスＸ［１．０００］の１１本とレイアウトデバイスＸ［０．５７４］の２本のあわせて１３本並列で実現できる。そのときの駆動力の誤差は、駆動力が上がる方向に僅か０．２％であって、一方で並列本数は１６本から１３本に削減されるので、削減率は１８．７５％になる。図７の前記表[公比ωの等比数列型の駆動力系列の近似]には、各駆動力の数値表示に加えて、このような近似が有効な駆動力について、近似誤差と並列本数の削減度を記している。インデックス（６）〜（１５）までの中間駆動力及び高駆動力のところで、１０個の駆動力のうちの８つにおいて、実質的な駆動力を変更せずに、大幅な並列本数の削減が可能であることが判る。
ここで説明した内容は、レイアウトデバイスのサイズや駆動力系列に現れる出力信号駆動部のトランジスタ・サイズの具体的な数値に基づく近似手法であるから、一般のｐ、ｑの場合を定量的に議論することはできない。しかし、ここで示した２つの場合によって実用上の有効性は確認できたものと考えられる。
（レイアウトデバイス、レイアウト及び半導体集積回路の一例）
図８は、ＩＮＶセルを例として、そのＩＮＶセルの駆動力系列を、公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合の３通りのレイアウトデバイスを示す。同図において、この３通りのレイアウトデバイスは、ＩＮＶセル用の基準サイズＸ[１]のレイアウトデバイス５１と、ＩＮＶセル用のサイズＸ[（１／２）θ]のレイアウトデバイス５２と、ＩＮＶセル用のサイズＸ[（１／２）θ２]のレイアウトデバイス５３である。尚、同図において、４１はセル高さを示すセル枠、４２はセル高さ、４３はＰ型トランジスタ・レイアウトデバイスの配置可能領域、４４はＮ型トランジスタ・レイアウトデバイスの配置可能領域、４５はＰ型トランジスタ・レイアウトデバイス、４６はＮ型トランジスタ・レイアウトデバイスである。
また、図９は、同様に、ＩＮＶセルを例として、そのＩＮＶセルの駆動力系列を、公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合のＩＮＶセルの駆動力と対応するレイアウトを示す。同図において、６１は基準駆動力Ｘ[１]に対応するインデックス（０）のＩＮＮＶセル、６２は駆動力Ｘ[（１／２）θ]に対応するインデックス（−２）のＩＮＮＶセル、６３は駆動力Ｘ[（１／２）θ２]に対応するインデックス（−１）のＩＮＮＶセルである。また、６４は前記駆動力Ｘ[（１／２）θ]に対応するインデックス（−２）のＩＮＮＶセル６２を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[θ]に対応するインデックス（１）のＩＮＮＶセル、６５は前記駆動力Ｘ[（１／２）θ２]に対応するインデックス（−１）のＩＮＮＶセル６３を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[θ２]に対応するインデックス（２）のＩＮＮＶセル、６６は前記基準駆動力Ｘ[１]に対応するインデックス（０）のＩＮＮＶセル６１を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[２]に対応するインデックス（３）のＩＮＮＶセルである。更に、６７は前記駆動力Ｘ[θ]に対応するインデックス（１）のＩＮＮＶセル６４を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[２θ]に対応するインデックス（４）のＩＮＮＶセル、６８は前記駆動力Ｘ[θ２]に対応するインデックス（２）のＩＮＮＶセル６５を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[２θ２]に対応するインデックス（５）のＩＮＮＶセル、６９は前記駆動力Ｘ[２]に対応するインデックス（３）のＩＮＮＶセルを２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[４]に対応するインデックス（６）のＩＮＮＶセルである。
更に、図１０は、同様に、ＩＮＶセルを例として、そのＩＮＶセルの駆動力系列を、公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合のスタンダードセル・ライブラリによって、各ＩＮＶセルをスタンダードセル領域に並べて半導体集積回路を形成する様子を示す。図１０において、同図左側には公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合のスタンダードセル・ライブラリに含まれる９種のＩＮＶセル、すなわち、基準駆動力Ｘ[１]でインデックス（０）のＩＮＶセル１０１と、駆動力Ｘ[（１／２）θ]でインデックス（−２）のＩＮＶセル１０２と、駆動力Ｘ[（１／２）θ２]でインデックス（−１）のＩＮＶセル１０３と、駆動力Ｘ[θ]でインデックス（１）のＩＮＶセル１０４と、駆動力Ｘ[θ２]でインデックス（２）のＩＮＶセル１０５と、駆動力Ｘ[２]でインデックス（３）のＩＮＶセル１０６と、駆動力Ｘ[２θ]でインデックス（４）のＩＮＶセル１０７と、駆動力Ｘ[２θ２]でインデックス（５）のＩＮＶセル１０８と、駆動力Ｘ[４]でインデックス（６）のＩＮＶセル１０９とを用いて、半導体集積回路のスタンダードセル領域１２０に、これら９種のＩＮＶセル１０１〜１０９を配置して半導体集積回路を形成する一例を示している。尚、同図において、１２１は電源（Ｖｄｄ電位）の配線、１２２は接地（Ｖｓｓ電位）の配線である。また、図１０では、スタンダードセル・ライブラリに含まれる９種のＩＮＶセル１０１〜１０９において、スタンダードセル領域１２０に配置されたときのＩＮＶセルの向きを認識できるように記号Ｆを付している。
以上説明したように、本発明によるスタンダードセル・ライブラリは、各種電子機器に搭載されるＣＭＯＳトランジスタを有する半導体集積回路等に利用することができる。
１〜３ 駆動力系列のインデックスを３の剰余系で分類したときの各グループ
１１〜１５ 駆動力系列のインデックスを５の剰余系で分類したときの各グループ
２１〜２５ 駆動力系列のインデックスを５の剰余系で分類したときの各グループ
３１〜３５ 駆動力系列のインデックスを５の剰余系で分類したときの各グループ
本発明は、半導体集積回路の設計に用いるスタンダードセル・ライブラリに関し、特にライブラリの駆動力系列の構成とそれを実現するためのセルレイアウト構造であって、詳しくは、等比数列型駆動力系列を持つスタンダードセル・ライブラリに関する。
半導体集積回路の設計において、ＡＳＩＣ設計手法で用いられるスタンダードセル・ライブラリは、ＩＮＶＥＲＴＥＲ、ＢＵＦＦＥＲ、２入力ＮＡＮＤ、２入力ＮＯＲ，２入力ＡＮＤ，２入力ＯＲなど、いくつかの基本論理機能に限定して、トランジスタ回路によって論理機能を論理ゲートの形に実現したものを、スタンダードセルとして登録したものである。各論理機能について、出力信号を駆動するトランジスタの大きさを変えて駆動力の異なるセルをつくることも可能であり、一般に一論理機能について複数通りの駆動力のセルが登録されている。
一方、高性能回路を設計するカスタム設計手法においても、論理機能をある程度基本的なものに絞り、それらを論理ゲートと考えながら、論理ゲートを組み合わせることによって回路設計を行う、という思想は存在する。例えば、非特許文献１に、そのような手法が紹介されている。カスタム設計手法であるから、各ゲートのトランジスタ・サイズは、回路内に配置される毎に、連続的に最適なサイズにマニュアル設定されるのだが、基本的な設計指針として、一連なりの論理パス上に並ぶ論理ゲートの駆動力は、パス信号の入力側から出力側に向けて等比的に増大させるのが好ましい、と解説されている。これは、理論的背景とともに著者らの豊富な経験に裏付けられた指針として、カスタム設計者に広く知られている。
従来、スタンダードセル・ライブラリにおいては、同じ論理機能を持つセルの駆動力系列は、基準の駆動力を仮に［１］と書くと、［１／２］、［１］、［２］、［４］、［８］のように２倍刻みの等比的な構成のものが一般的だった。その後、ＡＳＩＣ設計手法を高速回路設計にも適用したいという要求が出てきて、高駆動力として［１６］、［３２］等が加えられて、駆動力系列が高駆動側に延長された。また、低消費電力への要求が高まるに従い、無駄に大きな駆動力を使う場合を減らすためには、刻みを細密にするのがよいと知られるようになり、［３］、［６］等の中間の駆動力が追加されてきた。結果的に、［１／２］、［１］、［２］、［３］、［４］、［６］、［８］、［１６］、［３２］という、隣接駆動力間の比率は２．０の他に１．５や１．３３３が現れて凸凹になるが、以前に比べると豊富な駆動力バリエーションを備えた駆動力系列が一般的になってきている。
さて、半導体大規模集積回路の設計において、セミカスタム設計手法、すなわちスタンダードセル・ライブラリを用いたＡＳＩＣ設計手法を、より高性能な回路設計すなわち高速かつ低消費電力をより高いレベルで両立させなければならないような回路設計にも適用できるように改善したい、という欲求が近年特に強くなっている。そのため、例えば、非特許文献２には、ＡＳＩＣ設計手法の中にカスタム設計手法の思想を積極的に取り込んでいこうという提案がいくつか紹介されている。
前記文献の中で、スタンダードセル・ライブラリの設計に残された改善の余地として、トランジスタのサイズ設計が注目されており、例えば、スタンダードセル・ライブラリを用いて通常のＡＳＩＣ設計フローを流した後、遅延解析結果を受けて、遅延制約を満たすために高速化しなければならないセル又は遅延制約に対して過度に高速で無駄に電力を消費しているセルを選び出し、その内部のトランジスタ・サイズを修正して、新たなセルとして設計に適用する、というフローが提案されている。前記フローで設計したところ、回路遅延を１３．５％縮小した上に消費電力を１８％削減することができた、という報告も記されている。この例からも、高性能な回路設計に向けたスタンダードセル・ライブラリの最適化という観点から、セル内の個々のトランジスタを細かくサイズ調整することが非常に重要かつ有効である、ということが判る。
前記提案のフローによれば、セルのトランジスタ・サイズを修正する際に、セルの大きさ自身が変わってしまう可能性があるので、新たなセルを追加して再設計する際の手間が膨らんでしまうという問題を避けられない。そこで、例えば、特許文献１には、セルの大きさやセルの入出力ピン位置を変えることなく、内部のトランジスタのサイズを、一定の最大サイズで制約された条件の下で、自由に再設定できるようなライブラリの定義方法が提案されている。
特開平９−１０７０３５号公報
Ivan Sutherland,Bob Sproull,David Harris,"Logical Effort: Designing Fast CMOS Circuits,"Academic Press,1999. David Chinnery,Kurt Keutzer,"Closing the Gap Between ASIC&Custom,"Kluwer Academic Publishers,2002.
トランジスタの微細化の進展に伴い、ゲート長（有効チャネル長）や有効チャネル幅を設計者の意図どおりに、製造で仕上げることが難しくなっている。また、ＳＴＩストレスによってチャネルの電気特性が変動するという問題も無視できなくなってきている。これらがトランジスタの性能に与える影響は、そのトランジスタ自身のサイズに依存する部分もあれば、近くに配置される別のトランジスタとの位置関係など複雑な要因も絡んだりするので、正確に予測してモデル化することが難しい。そこで、トランジスタがセル内にレイアウトされたときの電気特性をＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）で事前に評価して、設計で使用するモデルに反映させる手法が提案されているが、トランジスタ・サイズのバリエーションや、隣接するトランジスタとの位置関係のバリエーションなどを含めて、全てのレイアウト・バリエーションを事前に評価することは、一般にはパターンが膨大になるので極めて難しい。
前記従来の技術として紹介した、設計フローの中で適宜セルのトランジスタ・サイズ設計を見直すという手法は、トランジスタ・サイズ設計に与えられた自由度が結果的に高まることになるので、確かにカスタム設計手法の持つ性能面での有効性を獲得することができる。しかし、少なくとも、使用するトランジスタのサイズさえも事前に限定することができないので、微細化トランジスタの世代においては、トランジスタの性能モデルとして誤差の大きなモデルで設計することを余儀なくされる、という弱点を持つ。
本発明の目的は、微細化トランジスタの直面する、モデル精度保証が困難であるという問題を、セルで使用するトランジスタ・サイズを限定することでＴＥＧで評価するレイアウトのパターン数を現実的なレベルに抑えることによって緩和しながら、高性能な設計に適した駆動力系列、すなわち、刻みの細密な等比型の駆動力系列を備えたスタンダードセル・ライブラリを提供することにある。
前記目的を達成するため、本願の主要な構成を説明すると次の通りである。
すなわち、請求項１記載の発明のスタンダードセル・ライブラリは、半導体集積回路設計に用いるスタンダードセル・ライブラリであって、前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、前記セル群の駆動力に関する系列が、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記指標に関して等比数列を形成しており、２以上のある自然数ｐが存在し、前記等比数列は、「２のｐ乗根」（２１／ｐ）という形に実質的に表現できる公比を持つことを特徴とする。
また、請求項２記載の発明は、前記請求項１記載のスタンダードセル・ライブラリであって、セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされていることを特徴とする。
前記請求項１及び２記載のスタンダードセル・ライブラリでは、「２のｐ乗根」（ｐは２以上の自然数）を公比とする等比数列であるので、前記ｐが例えば５程度に小さくても、高性能設計に適した非常に刻みの細密な駆動力系列をつくることができ、しかもその駆動力系列の実現のためにレイアウトデバイスとして必要となるトランジスタのサイズ種類を前記ｐ通りに抑えることができる。出力信号駆動部のトランジスタに係るレイアウトデバイスの種類を連続可変ではなく離散的に限定された数種類に抑えることにより、前記トランジスタのモデル精度保証を容易にし、高性能設計用のスタンダードセル・ライブラリを、誤差の少ない性能モデルに基づいて提供することができるのである。
また、請求項３記載の発明は、前記請求項１記載のスタンダードセル・ライブラリであって、セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスを組み合わせて並べる形態で、前記セル内にレイアウトされていることを特徴とする。
前記請求項３記載のスタンダードセル・ライブラリでは、刻みの細密な等比数列型の駆動力系列を離散的に限定されたレイアウトデバイスで実現する際に、駆動力に僅かな誤差を許し、異なるサイズのレイアウトデバイスを組み合わせて近似的に駆動力を実現することによって、並列に並べるレイアウトデバイス本数の大幅な削減が可能となる。この並列本数の削減分だけセル幅を削減できるので、実質的に駆動力を変更することなく、セル面積を大幅に縮小することができる。
更に、請求項５記載の発明は、半導体集積回路設計に用いるスタンダードセル・ライブラリであって、前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、前記セル群の駆動力に関する系列が、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記指標に関して等比数列を形成しており、２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在し、前記等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持つことを特徴とする。
請求項６記載の発明は、前記請求項５記載のスタンダードセル・ライブラリであって、セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズに基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされていることを特徴とする。
請求項５及び６記載の発明では、駆動力系列が形成する等比数列の公比を「２のｐ乗根のｑ乗」（ｐは２以上の自然数、ｑは１以上ｐ未満の自然数）の形まで拡張することができる。しかも、その駆動力系列の実現のためにレイアウトデバイスとして必要となるトランジスタのサイズ種類を前記同じｐ通りのままで抑えることができる。公比の選択肢が広がるので、ライブラリの最適化を深めることが可能となる。
加えて、請求項９記載の発明は、半導体集積回路設計に用いるスタンダードセル・ライブラリであって、前記ライブラリは、複数のセル機能を実現するための複数のセルを備えており、第１のセル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなる第１のセル群を含み、更に、前記第１のセル機能とは異なる第２のセル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなる第２のセル群を含み、前記第１のセル群に属するセル及び前記第２のセル群に属するセルについて、セルの出力信号駆動部のトランジスタ・サイズについて共通の基準サイズを定義することができて、前記第１のセル群のセルについて、出力信号駆動部のトランジスタ・サイズの前記基準サイズに対する割合を指標として、当該前記第１のセル機能に係る駆動力を定義することができて、前記第１のセル群の前記駆動力に関する系列が、第１の等比数列を形成しており、２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在して、前記第１の等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持ち、前記第２のセル群のセルについて、出力信号駆動部のトランジスタ・サイズの前記基準サイズに対する割合を指標として、当該前記第２のセル機能に係る駆動力を定義することができて、前記第２のセル群の前記駆動力に関する系列が、第２の等比数列を形成しており、ｑより大きくｐ未満のある自然数ｒが存在して、前記第２の等比数列は、「２のｐ乗根のｒ乗」（２ｒ／ｐ）という形に実質的に表現できる公比を持つことを特徴とする。
請求項１０記載の発明は、前記請求項９記載のスタンダードセル・ライブラリであって、セルの出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、前記第１のセル群と前記第２のセル群に対して、共通な前記基準サイズＸ［１］と定義したときに、正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θs］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、前記第１のセル群中のセル又は前記第２のセル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされていることを特徴とする。
前記請求項９及び１０記載のスタンダードセル・ライブラリでは、例えば、セル機能Ａとセル機能Ｂとの２つのセル機能の駆動力系列があって、セルが同一のＰ／Ｎ比で設計される場合には、公比を何れも「２のｐ乗根のべき乗」の形から各々選択することによって、何れの駆動力系列も共通のｐ通りのレイアウトデバイスを使って実現することができる。つまり、公比の異なる細密等比数列型の駆動力系列を、共通の離散限定化レイアウトデバイスによって実現することができるのである。
以上説明したように、本発明のスタンダードセル・ライブラリによれば、刻みの細密な等比型の駆動力系列を提供することができるので、高速かつ低消費電力な高性能回路設計に求められるカスタム設計手法的な駆動力の選択を、それに近い形でライブラリとして実現することが可能になる。
また、それと同時に、セルの性能モデルの精度保証の上で最重要な、出力信号駆動部のトランジスタに係るレイアウトデバイスの種類を連続可変ではなく離散的に限定された数種類に抑えることができるので、前記トランジスタのモデル精度保証を容易にし、高性能設計用のスタンダードセル・ライブラリを、誤差の少ない性能モデルに基づいて提供することができる。従って、本発明によれば、高性能回路を信頼性の高いモデルで設計することのできるスタンダードセル・ライブラリを提供することが可能となる。
本発明に係るスタンダードセル・ライブラリの第１の実施形態における駆動力系列とレイアウトデバイスとを示す図である。 本発明に係るスタンダードセル・ライブラリの第２の実施形態における駆動力系列とレイアウトデバイスとを示す図である。 本発明に係るスタンダードセル・ライブラリの第３の実施形態における駆動力系列とレイアウトデバイスとを示す図である。 本発明に係るスタンダードセル・ライブラリの第４の実施形態における第１の例において、θによる厳密な表示でレイアウトデバイスと駆動力系列とを示す図である。 本発明に係るスタンダードセル・ライブラリの第４の実施形態における第１の例において、数値表示でレイアウトデバイスと駆動力系列とを示す図である。 本発明に係るスタンダードセル・ライブラリの第４の実施形態における第２の例において、θによる厳密な表示でレイアウトデバイスと駆動力系列とを示す図である。 本発明に係るスタンダードセル・ライブラリの第４の実施形態における第２の例において、数値表示でレイアウトデバイスと駆動力系列とを示す図である。 ＩＮＶセルの駆動力系列を２の３乗根公比の等比数列に実現するための３通りのレイアウトデバイスを示す図である。 ＩＮＶセルの駆動力系列を２の３乗根公比の等比数列に実現したときのＩＮＶセルの駆動力と対応するレイアウトを示す図である。 ＩＮＶセルの駆動力系列が２の３乗根公比の等比数列をなすスタンダードセル・ライブラリによって設計された半導体集積回路を示す図である。 駆動力の小さなところでは公比θ２の等比数列型の駆動力系列をなし、駆動力の大きなところでは公比θ３の等比数列型の駆動力系列をなすような一つのセル機能についての駆動力系列の一例を示す図である。
以下、本発明の実施形態の等比数列型駆動力系列を持つスタンダードセル・ライブラリを説明する。
尚、本明細書では、スタンダードセルのレイアウトに現れる個々のＭＯＳトランジスタ・デバイスを、トランジスタ・レイアウトデバイス又は簡単にレイアウトデバイスと呼ぶ。また、トランジスタ・レイアウトデバイスを数える際に、１本、２本という表現を使うことにする。トランジスタ・レイアウトデバイスには、Ｐチャネル型トランジスタ・レイアウトデバイス（ＰＭＯＳトランジスタ・デバイス）及びＮチャネル型トランジスタ・レイアウトデバイス（ＮＭＯＳトランジスタ・デバイス）の２つの型がある。また、１本のＰチャネル型トランジスタ・レイアウトデバイスと１本のＮチャネル型トランジスタ・レイアウトデバイスをＣＭＯＳトランジスタ・デバイスの組として考えるときは、この組をトランジスタ・レイアウトデバイス又は簡単にレイアウトデバイスと呼ぶこともある。これに対して、回路上のトランジスタは、単にＰチャネル型トランジスタ、Ｎチャネル型トランジスタと呼び、またＰチャネル型トランジスタとＮチャネル型トランジスタをＣＭＯＳトランジスタの組として考えるときに、これをトランジスタと呼ぶこともある。
レイアウトデバイスのサイズと言うときは、チャネル幅を指す。本明細書で注目するのは、スタンダードセルの出力信号を駆動する部分のトランジスタであるが、それを構成するトランジスタ・レイアウトデバイスについては、スタンダードセル・ライブラリの中で、チャネル長が全て同一であると想定している。尚、１本のＰチャネル型トランジスタ・レイアウトデバイスと１本のＮチャネル型トランジスタ・レイアウトデバイスをＣＭＯＳトランジスタ・デバイスの組として考えているときは、Ｐ型とＮ型のそれぞれのレイアウトデバイスのチャネル幅を組にしたものをレイアウトデバイスのサイズと呼ぶこともある。
レイアウトデバイスのサイズすなわちチャネル幅をｎｍ（ナノメートル）単位で表すと、そのデバイスがどの世代の微細加工技術を使って製造されるものかによって、その数値が大きく変動する。また、スタンダードセルのセル高さは、前記加工技術の世代によっても、又は設計する半導体集積回路の種類によっても変わるので、その点からも、搭載されるレイアウトデバイスのサイズのｎｍ数値自身は、やはり大きく変動する。本明細書ではスタンダードセルの一ライブラリの中での相対的なサイズに注目するので、基準サイズを定義して、基準サイズに対する割合によって、サイズに関する議論を行う。基準サイズについては、以下で詳しく説明していく。
本発明は、スタンダードセルのある特別なレイアウト構造に依存するものではない。スタンダードセルの一般的なレイアウト構造として、Ｐチャネル型トランジスタ・レイアウトデバイス及びＮチャネル型トランジスタ・レイアウトデバイスは、チャネル幅の方向がセル高さの方向に平行になるように配置され、Ｐ型の配置領域とＮ型の配置領域はセル高さを分割する形で、セル内に分離されているものとする。そして、セル内に１本描きで配置可能なレイアウトデバイスのサイズには、Ｐチャネル型とＮチャネル型のそれぞれについて最大サイズが存在し、この最大サイズは、一つのスタンダードセル・ライブラリに属する全てのセルに対して共通であるものとする。
さて、本発明はセルの駆動力に関するので、セルの出力信号駆動部のトランジスタに注目する。ここでは、本明細書で言う出力信号駆動部トランジスタについて、一般的な認識と異なるものではないが、典型的なセル回路の場合を例として説明しておく。先ず、ＩＮＶＥＲＴＥＲ回路のセルであれば、セルへの入力信号は一つであり、この信号でゲート電極を直接制御されるＰチャネル型トランジスタとＮチャネル型トランジスタの組が１組存在し、この組が出力信号を駆動するＣＭＯＳトランジスタの組にもなっているので、これを出力信号駆動部のトランジスタと考える。次に、ＢＵＦＦＥＲ回路のセルであれば、ＩＮＶＥＲＴＥＲ回路を２段つないだ形になっているので、後段のＩＮＶＥＲＴＥＲ回路を構成するトランジスタを出力信号駆動部のトランジスタと考える。また、２入力ＮＡＮＤ回路のセルであれば、２つの入力信号を仮に信号Ａと信号Ｂと呼ぶと、信号Ａでゲート電極を直接制御されるＰチャネル型トランジスタとＮチャネル型トランジスタの組（「トランジスタＡ組」と呼ぶ）が１組存在し、信号Ｂでゲート電極を直接制御されるＰチャネル型トランジスタとＮチャネル型トランジスタの組（「トランジスタＢ組」と呼ぶ）が１組存在する。トランジスタＡ組のＰチャネル型トランジスタとトランジスタＢ組のＰチャネル型トランジスタとは、チャネルの並列接続によって出力信号を駆動（プルアップ）し、トランジスタＡ組のＮチャネル型トランジスタとトランジスタＢ組のＮチャネル型トランジスタとは、チャネルの直列接続によって出力信号を駆動（プルダウン）する。本明細書では、前記トランジスタＡ組及び前記トランジスタＢ組のそれぞれを、２ＮＡＮＤの出力信号駆動部のトランジスタと考える。但し、ここでは、前記Ａ組とＢ組はＣＭＯＳトランジスタの組として等しいような２ＮＡＮＤ回路を想定しており、出力信号駆動部のトランジスタの属性を議論する際には、何れか一方のトランジスタ組で代表させることによって考えている。２ＮＯＲ回路のセルについても同様に考えるものとする。
スタンダードセル・ライブラリを構成するセルは、セル機能によって分類することができて、一般に各セル機能を持つセルがそれぞれ複数個用意される。セル機能の例としては、ＩＮＶＥＲＴＥＲ、ＢＵＦＦＥＲ、２入力ＮＡＮＤ、２入力ＮＯＲ、２入力ＡＮＤ、２入力ＯＲなどがあり、各セル機能について、出力信号駆動力の大きさの違う複数のセルが存在する。セルの回路において、出力信号を駆動する部分のトランジスタは、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの組み合わせで構成される。その各チャネル型トランジスタのサイズは、前記各チャネル型トランジスタを構成するために前記セルのレイアウト上で単独で又は並列で配置される、当該各チャネル型トランジスタ・レイアウトデバイスのサイズの総和に等しい。本明細書では、出力信号駆動部トランジスタのサイズを、当該Ｐチャネル型トランジスタのサイズと当該Ｎチャネル型トランジスタのサイズの組で表すものとする。そうした上で、セルの出力信号駆動力の大きさ、すなわちセルの駆動力を、出力信号駆動部トランジスタのサイズによって指標化する。いま、セルの駆動力を定量化するための指標として採用した出力信号駆動部トランジスタのサイズは、それ自身がＰチャネル型、Ｎチャネル型それぞれのトランジスタ・サイズの組として定義されたので、駆動力も数値の組という形で与えられる。従って、任意の二つのセルの駆動力の間で大小関係を議論することは難しく、比較するセルの間に一定の条件が成立していることを前提に、駆動力の大小関係を議論することが必要である。この点について、次に説明する。
一般に、一つのスタンダードセル・ライブラリで、同じセル機能を持つセル群の中では、出力信号駆動部を構成するトランジスタの、Ｐチャネル型トランジスタ・サイズとＮチャネル型トランジスタ・サイズとの比は一定である。以下、この比を出力信号駆動部トランジスタのＰ／Ｎ比と呼び、本明細書ではこれを簡単に、セルのＰ／Ｎ比と呼ぶ。セルのＰ／Ｎ比は、セル機能によってそれぞれ最適化されるので、セル機能が異なればセルのＰ／Ｎ比も異なるのが一般的である。本明細書において、２つのセルの駆動力の間で大小関係又は比を議論する場合には常に、これら２つのセルのＰ／Ｎ比が等しいことを必要条件とする。セルの回路において、例えばＮＡＮＤセルのように、Ｐチャネル側はチャネルの並列で出力を駆動し、Ｎチャネル側はチャネルの直列で出力を駆動するような場合には、仮にＰ／Ｎ比がＩＮＶＥＲＴＥＲセルと等しかったとしても、両者の駆動力は質的に異なると考えるべきであり、直接大小比較することはできない。従って、駆動力の大小比較のためにＰ／Ｎ比が等しいことは必要条件だが十分条件ではない、言い換えると、駆動力の大小比較はセル機能が同一である場合に限って可能である、ということに注意する。
ここでは、Ｐ／Ｎ比が等しいという条件の下では、以下で説明するように、２つのセルの出力信号駆動部トランジスタ・サイズの間で大小比較や比の議論が可能になる、という点に注目する。そして、セルの駆動力については、セル機能が同一である場合に限り、Ｐ／Ｎ比が等しいときの出力信号駆動部トランジスタ・サイズ間の大小比較に基づいて、２つの駆動力の間で大小比較や比の議論が可能となる。あるセル機能が与えられて、当該同一の機能を持つ多数のセルについて駆動力の大小関係を議論するには、そのセル機能に付随した基準になる駆動力を一つ用意するのが便利であり、基準の駆動力を定義するために、そのセル機能に付随したＰ／Ｎ比において、トランジスタ・サイズについての基準サイズを導入する。
いま、セルのＰ／Ｎ比を固定して考える。与えられたＰ／Ｎ比を満たしながら、セルのレイアウト上で、１本のＰチャネル型トランジスタ・レイアウトデバイスと１本のＮチャネル型トランジスタ・レイアウトデバイスとの組によって実現される最大のトランジスタに注目し、そのトランジスタ・サイズを、そのＰ／Ｎ比に付随する基準サイズとする。従って、本明細書でいう基準サイズとは、セルのレイアウト上で、セル内に単独（１本描き）で配置できるＰチャネル型トランジスタ・レイアウトデバイスのある特定のサイズと、セル内に単独（１本描き）で配置できるＮチャネル型トランジスタ・レイアウトデバイスのある特定のサイズとの組であって、与えられたＰ／Ｎ比を満たすものを意味する。以下、この基準サイズをＸ［１］と表記する。同じＰ／Ｎ比であれば、この表記を使って全てのトランジスタ・サイズを相対的に表現することができる。例えば、基準サイズに対して、ＰチャネルもＮチャネルもトランジスタ・サイズが半分であるような出力信号駆動部のトランジスタであれば、前記トランジスタの相対的なサイズはＸ［１／２］という表現になる。逆にＰチャネルもＮチャネルも２倍サイズであれば、当該トランジスタの相対的なサイズはＸ［２］となる、という具合である。
次に、セル機能を固定して考える。一つのセル機能が与えられれば、付随してＰ／Ｎ比が決まるので、前記基準サイズは、セル機能に付随する基準サイズ、と言うこともできる。セル機能を同じくするセルにおいては、駆動力の大小関係や比を議論するために、前記セル機能に付随した基準サイズに対する割合によって表現される、出力信号駆動部トランジスタのサイズの相対的な大きさを、あらためて駆動力の指標として利用すればよい。基準サイズＸ［１］のトランジスタを出力信号駆動部に備えるセルの駆動力を、基準の駆動力Ｘ［１］と定義及び表記する。例えば、セルＡとセルＢが同じセル機能を有するとしたとき、適当な正の実数ａとｂを使って、セルＡの出力信号駆動部トランジスタのサイズがＸ［a］であれば、セルＡの駆動力は基準駆動力のａ倍という意味でＸ［a］と表すことができ、セルＢの出力信号駆動部トランジスタのサイズがＸ［b］であれば、同様にセルＢの駆動力をＸ［b］と表すことができる。そして、セルＡの駆動力に対するセルＢの駆動力の比はｂ／ａであると言うことができるのである。
基準サイズについての説明の最後に、前記基準サイズＸ［１］に基づいて、トランジスタ・レイアウトデバイスのサイズを表現することを考える。前記基準サイズＸ［１］は、セルのＰ／Ｎ比を固定して考えることによって、これを定義することができた。そこで、トランジスタ・レイアウトデバイスのサイズについても、同じＰ／Ｎ比を満たす組だけに絞って考える限りにおいては、前記Ｐ／Ｎ比に付随する基準サイズＸ［１］を用いて、これに対する割合によって相対的なサイズ表現をとることができる。あるレイアウトデバイスの相対的なサイズが、適当な正の実数ｃを使ってＸ［ｃ］であるとすると、基準サイズの定義より、ｃは１を超えないことに注意する。逆に言うと、あるトランジスタの相対的なサイズがＸ［ｃ］であるとき、ｃが１を超えていなければ、前記Ｘ［ｃ］は一つのトランジスタ・レイアウトデバイスの相対的なサイズを表していると解釈することもできる。
（第１の実施形態）
以下、本発明による第１の実施形態について説明する。
ここでは、一つのセル機能を固定し、従ってセルのＰ／Ｎ比も固定して考える。そして、与えられたＰ／Ｎ比に付随するトランジスタの基準サイズをＸ［１］とし、この基準サイズＸ［１］のトランジスタを出力信号駆動部のトランジスタとするセルの駆動力を基準駆動力Ｘ［１］とする。
前記で説明したように、前記Ｐ／Ｎ比に従うセルの出力信号駆動部トランジスタのサイズは前記基準サイズに対する割合によって、基準サイズのａ倍（ａは正の実数）であればＸ［ａ］と表され、そのときの駆動力は前記基準駆動力のａ倍という意味で駆動力Ｘ［ａ］である。本明細書で駆動力系列という表現が頻繁に出てくるが、駆動力系列と言うときは、一つのセル機能を共有するセル群に注目し、セルと駆動力が一対一に対応するときに、このＸ［・］の形で表現される駆動力指標に従って駆動力の小さな方から大きな方へと、セルに順列をつけて並べたものを意味する。ここでは、一つのスタンダードセル・ライブラリを開発するに際して前記セル機能を共有し駆動力の異なる複数のセルを用意しなければならない場合に、その駆動力系列においてセルの駆動力が「２のべき乗根」の値を公比とする等比数列を形成するように前記複数のセルを設計すれば、レイアウトデバイスのサイズを離散的に限定することができて、駆動力系列の細密化と設計信頼性の確保を両立できることを示す。
いま、ｐを２以上のある自然数とし、正の実数θを次の式で定める。
θ ＝ ２１／ｐ …（１）
すなわち、θは「２のｐ乗根」であり、従って、
θｐ ＝ ２ …（１´）
である。さて、このθを公比とする等比数列の形で駆動力の系列を構築すると、どういうことになるのかを説明する。先ず、基準の駆動力であるＸ［１］自身を、この系列の中に含むこととする。そのとき、Ｘ［１］以下の駆動力の系列は、仮にＸ［１／２］を最小駆動力とすれば、次のようになる。
Ｘ［１／２］、Ｘ［（１／２）θ］、Ｘ［（１／２）θ２］、…、
Ｘ［（１／２）θｐ−１］、Ｘ［１］
…（２）
また、Ｘ［１］より大きな駆動力の方で、駆動力系列は次のようになる。
Ｘ［θ］、 Ｘ［θ２］、…、 Ｘ［θｐ−１］、 Ｘ［２］
、Ｘ［２θ］、Ｘ［２θ２］、…、Ｘ［２θｐ−１］、Ｘ［４］
、Ｘ［４θ］、Ｘ［４θ２］、…、Ｘ［４θｐ−１］、Ｘ［８］
… …（３）
前記系列（３）において、例えばＸ［θ］という駆動力は、駆動力Ｘ［（１／２）θ］の２倍の駆動力である。つまり、Ｘ［θ］という駆動力のセルを作ろうと思えば、サイズＸ［θ］のトランジスタを使えばよいが、駆動力Ｘ［（１／２）θ］を生み出すサイズＸ［（１／２）θ］のトランジスタを２本並列にすれば実現できる。同様に、例えばＸ［２θ２］という駆動力は、駆動力Ｘ［（１／２）θ２］の４倍であるので、駆動力Ｘ［（１／２）θ２］を生み出すサイズＸ［（１／２）θ２］のトランジスタを４本並列にすれば実現できる。このように考えると、前記系列（３）において、この先どこまで駆動力を大きくしていっても、次のｐ通りのサイズを持つトランジスタがあれば、これを並列にして使うことで、出現する全ての駆動力を実現できることが判る。
トランジスタ・サイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（４）
また、前記系列（２）におけるｐ＋１通りの駆動力についても、最小の駆動力Ｘ［１／２］を除けば、残りのｐ通りの全ての駆動力が前記集合（４）にあるｐ通りのサイズと一対一に対応することは明らかである。そして、前記集合（４）に現れているトランジスタ・サイズは何れもＸ［１］以下であるので、これらサイズ全てを、トランジスタ・レイアウトデバイスのサイズと解釈することができる。すなわち、駆動力系列を前記θ（２のｐ乗根）を公比とする等比数列の形に構築するならば、次の集合（５）に示すｐ通りのサイズを持つトランジスタ・レイアウトデバイスのみによって、Ｘ［（１／２）θ］以上の全ての駆動力を例外なく実現することが可能となるわけである。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（５）
いま、例として、自然数ｐに３を選んだ場合について、具体的に説明する。このとき、正の実数θは２１／３によって定義されるので、θ３＝２である。このことに注意しながら、公比θの等比数列型の駆動力系列を表示したものが、図１における[公比θの等比数列型の駆動力系列]の表である。この表中、Ｘ［θ］の上に記した（１）や、Ｘ［２］の上に記した（３）等の数字は、その駆動力の基準駆動力Ｘ［１］に対する比を、θのべき乗で見たときの当該べき乗数を指す。ここでは、説明の便宜上、この乗数を駆動力のインデックスとして使うことにする。例えば、Ｘ［θ］は「（１）番目の駆動力」、Ｘ［２］は「（３）番目の駆動力」、またＸ［（１／２）・θ］は「（−２）番目の駆動力」という具合である。そのとき、駆動力系列は、最小駆動力をＸ［１／２］とし最大駆動力をＸ［６４］とするならば、インデックス（−３）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１８）までが並ぶ。図の表の中で、インデックスを３（すなわちｐ）の剰余系で分類することによって、Ｘ［（１／２）θ］以上の駆動力、すなわち、インデックス（−２）以上の駆動力を３つのグループに分けている。図の符号１〜３は前記各グループを示す。
グループ１：（インデックスが３で割って１余る数）
インデックス集合＝（−２）、（１）、（４）、（７）、（１０）、（１３）、（１６）
グループ２：（インデックスが３で割って２余る数）
インデックス集合＝（−１）、（２）、（５）、（８）、（１１）、（１４）、（１７）
グループ３：（インデックスが３で割り切れる数）
インデックス集合＝（０）、（３）、（６）、（９）、（１２）、（１５）、（１８）
グループ１に属する駆動力は必ず、インデックス（−２）の駆動力Ｘ［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２に属する駆動力は必ず、インデックス（−１）の駆動力Ｘ［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ３に属する駆動力は必ず、インデックス（０）の駆動力Ｘ［１］（基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、同図の中で『トランジスタ・レイアウトデバイス』のリストで示した３つのレイアウトデバイスを使って、Ｘ［（１／２）θ］以上の駆動力を全て実現することができるのである。
ｐ＝３のとき、「２の３乗根」によるθの値は１．２６０程度であり、このθを公比とする等比数列であれば、スタンダードセル・ライブラリのセル駆動力系列の刻みとして細密なものだと言える。本発明によれば、この細密な駆動力系列を、Ｘ［１］より特に小さな駆動力を除けば、３種類のサイズのレイアウトデバイスの集合によって実現することができるわけであり、高性能設計に必要な駆動力系列の細密化と、高信頼性設計に必要なレイアウトデバイスの限定化を同時に満足することが可能となる。
尚、レイアウトデバイスの種類を増やしてでも、駆動力系列を更に細密にしたいならば、ｐを大きくとればよい。例えば、ｐを５まで増やせるならば、公比θは１．１４９程度まで小さくなり、非常に細密な駆動力系列が可能となるが、その場合でもレイアウトデバイスの種類を僅か５種類に抑えることができるわけである。
（第２の実施形態）
次に、本発明による第２の実施形態について説明する。
ここでも、前記第１の実施形態におけると同様に、一つのセル機能を固定し、従ってセルのＰ／Ｎ比も固定して考える。そして、与えられたＰ／Ｎ比に付随するトランジスタの基準サイズをＸ［１］とし、この基準サイズＸ［１］のトランジスタを出力信号駆動部のトランジスタとするセルの駆動力を基準駆動力Ｘ［１］とする。
ここでは、駆動力系列を等比数列の形に構築する際、「２のべき乗根」の公比から一歩拡張した形の「２のべき乗根のべき乗」という公比を採用したとしても、同様のレイアウトデバイス限定化効果を有することを示す。つまり、この拡張によって、選択できる公比の候補値が増えるので高性能設計に向けたライブラリの最適化を深めることができるのだが、以下で説明するように、レイアウトデバイスのサイズ種類を増やす必要はないのである。
いま、ｐを２以上のある自然数とし、正の実数θを前記式（１）で定める。よって、前記式（１´）はここでも成立している。そして新たに、ｑを１以上ｐ未満のある自然数とし、正の実数ωを次の式で定める。
ω ＝ ２ｑ／ｐ …（６）
すなわち、ωは「２のｐ乗根のｑ乗」であり、従って、
ωｐ ＝ ２ｑ …（６´）
である。尚、もしもここでｑを１にとれば、前記第１の実施形態に同じである。
さて、このωを公比とする等比数列の形で駆動力系列を構築すると、どういうことになるのかを説明する。先ず、基準の駆動力であるＸ［１］自身を、この系列の中に含むことにする。そのとき、駆動力Ｘ［１］より大きなところでの駆動力系列は、次のようになる。
Ｘ［ω］、Ｘ［ω２］、…、Ｘ［ωｐ−１］、Ｘ［２ｑ］
、Ｘ［２ｑω］、Ｘ［２ｑω２］、…、Ｘ［２ｑωｐ−１］、Ｘ［２２ｑ］
、Ｘ［２２ｑω］、Ｘ［２２ｑω２］、…、Ｘ［２２ｑωｐ−１］、Ｘ［２３ｑ］
…（７）
系列（７）の一般項は、ｋを１以上の任意の自然数として、Ｘ［ωｋ］と書くことができるが、θの定義式（１）及び、ωの定義式（６）より、
ω ＝ θｑ …（８）
の関係があるので、前記一般項は次のように表現できる。
Ｘ［１］より大きな駆動力の一般項：
Ｘ［ωｋ］＝Ｘ［θｑｋ］、ｋは１以上の整数 …（９）
ここで、前記式（１´）に注目すると、前記駆動力の一般項（９）は全て、次のｐ通りのトランジスタ・レイアウトデバイスで実現できることが判る。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（１０）
具体的には、ｋが１以上の自然数のとき、すなわち駆動力Ｘ［ωｋ］が基準の駆動力Ｘ［１］より大きいとき、ｑｋをｐで割ったときの商をｉ、余りをｊとすると、ｉ及びｊは０以上の整数となり、前記集合（１０）に示すｐ通りのレイアウトデバイスを使って、駆動力Ｘ［ωｋ］を次のように実現することができる。
ｊ＝０、すなわち、ｑｋがｐの倍数ならば、
ωｋ＝２ｉより、駆動力Ｘ［ωｋ］は、基準サイズＸ［１］の２ｉ本並列で実現可能。
ｊ＝１、２、…、ｐ−１のどれかならば、
ωｋ＝２ｉ＋１［（１／２）θｊ］より、
駆動力Ｘ［ωｋ］は、サイズＸ［（１／２）・θｊ］の２ｉ＋１本並列で実現可能。
また、駆動力がＸ［１］以下のところでの一般項は、ｋを０又は負の整数として、Ｘ［ωｋ］と書くことができるが、やはり前記式（１´）に注目すると、ｋが次の不等式
ｑｋ ≧ −（ｐ−１） …（１１）
を満たす範囲であるならば、前記式（１０）に示すｐ通りのレイアウトデバイスを使って、Ｘ［ωｋ］の駆動力を実現できることが判る。前記式（１１）の条件は、次の不等式で言い換えることができることに注意しておく。
ωｋ ≧ （１／２）・θ …（１２）
以上をまとめると、前記式（６）で与えられたωを公比とする等比数列の形で駆動力系列を構築すると、その一般項は、ｋを整数として駆動力Ｘ［ωｋ］となるが、ｋが前記式（１２）を満たす範囲であれば、それらは何れも前記集合（１０）で示したｐ通りのレイアウトデバイスを並列に使うことによって実現することができる。尚、前記集合（１０）は、前記集合（５）と同形であることに注意する。すなわち、レイアウトデバイスの種類は前記自然数ｐに依存して増減するのみで、前記自然数ｑには依存しないのである。
いま、例として、自然数ｐに５を選び、自然数ｑに２を選んだ場合について、具体的に説明する。このとき、正の実数θは２１／５によって定義されるので、θ５＝２である。このことに注意しながら、公比ω＝２２／５の等比数列型の駆動力系列を、ω＝θ２の関係に基づくθ表記で表示したものが、図２における[公比ωの等比数列型の駆動力系列]の表である。この表中、Ｘ［θ２］の上に記した（１）や、Ｘ［４］の上に記した（５）等の数字は、その駆動力の基準駆動力Ｘ［１］に対する比を、公比ω（＝θ２）のべき乗で見たときの当該べき乗数を指す。やはり、説明の便宜上、この乗数を駆動力のインデックスとして使う。例えば、Ｘ［θ２］はＸ［ω］であるので「（１）番目の駆動力」、Ｘ［４］はＸ［ω５］であるので「（５）番目の駆動力」、またＸ［（１／２）θ］はＸ［ω―２］であるので「（−２）番目の駆動力」、という具合である。そのとき、駆動力系列は、最小駆動力をＸ［（１／２）θ］とし最大駆動力をＸ［６４］とするならば、インデックス（−２）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１５）までが並ぶ。図の表の中で、インデックスを５（すなわちｐ）の剰余系で分類することによって、Ｘ［（１／２）θ］以上の駆動力、すなわち、インデックス（−２）以上の駆動力を５つのグループに分けている。図の符号１１〜１５は前記各グループを示す。
グループ１１：（インデックスが５で割って１余る数）
インデックス集合＝（１）、（６）、（１１）
グループ１２：（インデックスが５で割って２余る数）
インデックス集合＝（２）、（７）、（１２）
グループ１３：（インデックスが５で割って３余る数）
インデックス集合＝（−２）、（３）、（８）、（１３）
グループ１４：（インデックスが５で割って４余る数）
インデックス集合＝（−１）、（４）、（９）、（１４）
グループ１５：（インデックスが５で割り切れる数）
インデックス集合＝（０）、（５）、（１０）、（１５）
グループ１１に属する駆動力は必ず、駆動力Ｘ［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ１２に属する駆動力は必ず、駆動力Ｘ［（１／２）θ４］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ４］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ１３に属する駆動力は必ず、駆動力Ｘ［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ１４に属する駆動力は必ず、駆動力Ｘ［（１／２）θ３］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ３］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ１５に属する駆動力は必ず、駆動力Ｘ［１］（基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、同図の中で『トランジスタ・レイアウトデバイス』のリストで示した５つのレイアウトデバイスを使って、Ｘ［（１／２）θ］以上の駆動力を全て実現することができるのである。
ｐ＝５、ｑ＝２のとき、「２の５乗根の２乗」によるωの値は１．３２０程度であるので、このωを公比とする等比数列であれば、スタンダードセル・ライブラリのセル駆動力系列の刻みとして細密なものだと言える。前記第１の実施形態で紹介した、公比が「２の３乗根」すなわち１．２６０程度の場合と比較すると、公比の値が少し異なる。この少しの差が、ライブラリを実際に設計に適用する際に、ライブラリの最適性の違いとして意味を持つ可能性がある。何れの公比が最適であるかは、具体的な個々の設計で違ってくるであろうが、「２のべき乗根」型公比から「２のべき乗根のべき乗」型公比にまで拡張できるしくみの存在は、公比選択の幅を広げる意味で有効である。
更に、この「２のべき乗根のべき乗」型公比によって、例えば、セル機能Ａとセル機能Ｂとの２つのセル機能の駆動力系列があって、セルが同一のＰ／Ｎ比で設計されるなら、公比を何れも「２のｐ乗根のべき乗」の形から各々選択することによって、どちらの駆動力系列も共通のｐ通りのレイアウトデバイスを使って実現することができる。つまり、公比の異なる細密等比数列型の駆動力系列を、共通の離散限定化レイアウトデバイスによって実現することができるのである。これについては、次の第３の実施形態において詳しく説明する。
（第３の実施形態）
続いて、本発明による第３の実施形態について説明する。
実際のスタンダードセル・ライブラリ設計において、全セル機能に亘って最高レベルに細密な駆動力系列を構築することは、ライブラリ中のセル数が膨大になり過ぎてしまうので、好ましくない。従って、細密な駆動力系列が必要なセル機能とそうでないセル機能とを選別すると共に、細密な駆動力系列を必要とするセル機能についても、各セル機能毎に駆動力系列の細密度が必要十分なレベルに最適化されていることが望ましい。ここでは、セルのＰ／Ｎ比が同一であれば、刻みの異なる細密等比数列型の駆動力系列を持つ２つのセル機能について、出力信号駆動部トランジスタを構成するためのレイアウトデバイスを共通化できることを示す。
尚、異なるセル機能の間でＰ／Ｎ比を同一にすることは、程度問題ではあるが、そのライブラリに課せられた設計ニーズに対して、十分な妥当性を持つ場合がある。例えば、２入力ＡＮＤ機能を持つセルを、前段に２入力ＮＡＮＤ回路を配して後段の出力信号駆動部にＩＮＶＥＲＴＥＲ回路を配する形で２段構成にする場合に、この２入力ＡＮＤセルのＰ／Ｎ比は前記後段のＩＮＶＥＲＴＥＲ回路部分のＰ／Ｎ比を意味するので、これとＩＮＶＥＲＴＥＲセル（以下、ＩＮＶセルと略す）のＰ／Ｎ比を共通化する可能性は十分考えられる。その際、例えば、ＩＮＶセルの駆動力系列をかなり細密にしたい一方で２入力ＡＮＤセルの駆動力系列はそれほど細密でなくても構わない、というような事態が生じる。又は、他の例として、２入力ＮＡＮＤセルとＩＮＶセルのＰ／Ｎ比を同一に設計することもあり得る。その場合に、両セル機能とも駆動力系列をライブラリの中で相対的に細密にしたいのだが、両系列の刻みを同一にはせず、少しだが違う刻みでそれぞれの駆動力系列の細密度を最適化したいという要望が生じる可能性もある。こういったような場合を想定して、駆動力系列の作り分けとレイアウトデバイスの共通化とを図るのが、ここで説明する実施形態の狙いである。
スタンダードセル・ライブラリ中で、セル機能Ａのセルとセル機能Ｂのセルとを同一のＰ／Ｎ比で設計するとする。そして、セル機能Ａ及びセル機能Ｂともに、駆動力系列をライブラリの中で相対的に細密にしたいが、セル機能Ｂの駆動力系列は、セル機能Ａの駆動力系列に比較すると、少し刻みが粗くてもいいものとする。この場合に、駆動力系列を共に等比数列の形にするとして、それらの公比を、同じｐによる「２のｐ乗根のべき乗」の形の中からそれぞれ選ぶならば、どちらのセルの駆動力系列も離散的に限定されたｐ通りのレイアウトデバイスを共通に使って構築できることを示す。
セル機能Ａのセルとセル機能ＢのセルとはＰ／Ｎ比を同一にするので、一つのサイズＸ［１］を基準にして、共通に出力信号駆動部トランジスタのサイズを表すことができる。しかし、セル機能は異なるので、駆動力については共通の基準を設けることができない。そこで、セル機能Ａのセルが、基準サイズＸ［１］のトランジスタを出力駆動部トランジスタとするときの駆動力をＸ１［１］とし、これをセル機能Ａについての基準駆動力とする。同様に、セル機能Ｂのセルが、基準サイズＸ［１］のトランジスタを出力駆動部トランジスタとするときの駆動力をＸ２［１］とし、これをセル機能Ｂについての基準駆動力とする。
いま、ｐを２以上のある自然数とし、正の実数θを前記式（１）で定めるものとし、前記式（１´）はここでも成立する。また、ｑを１以上ｐ未満のある自然数とし、正の実数ω１を次式で定める。
ω１ ＝ ２ｑ／ｐ …（１３）
すなわち、ω１は「２のｐ乗根のｑ乗」であり、従って、
ω１ ｐ ＝ ２ｑ …（１３´）
が成り立つ。そして、ｒを前記ｑより大きなｐ未満のある自然数とし、正の実数ω２を次式で定める。
ω２ ＝ ２ｒ／ｐ …（１４）
すなわち、ω２は「２のｐ乗根のｒ乗」であり、従って、
ω２ ｐ ＝ ２ｒ …（１４´）
が成り立つ。ここで、セル機能Ａの駆動力系列を公比ω１の等比数列で構築し、セル機能Ｂの駆動力系列を公比ω２の等比数列で構築することを考える。そうすると、どちらも「２のｐ乗根のべき乗」型の公比を持ち、ｑ＜ｒより、公比ω２は公比ω１より大きいので、セル機能Ｂの駆動力系列は、セル機能Ａのそれと比較して、刻みが大きく細密度は低くなる。
さて、先ず前記ω１を公比とする等比数列型のセル機能Ａの駆動力系列から見てみる。基準の駆動力であるＸ１［１］自身を、この系列の中に含むことにするので、駆動力Ｘ１［１］より大きなところでの駆動力系列は、次のようになる。
Ｘ１［ω１］、Ｘ１［ω１ ２］、…Ｘ１［ω１ ｐ−１］、Ｘ１［２ｑ］、
Ｘ１［２ｑω１］、Ｘ１［２ｑω１ ２］、…Ｘ１［２ｑω１ ｐ−１］、Ｘ１［２２ｑ］、
Ｘ１［２２ｑω１］、Ｘ１［２２ｑω１ ２］、…Ｘ１［２２ｑω１ ｐ−１］、Ｘ１［２３ｑ］
…
…（１５）
系列（１５）の一般項は、ｋを１以上の任意の自然数として、Ｘ［ω１ ｋ］と書くことができるが、θの定義式（１）及び、ω１の定義式（１３）より、
ω１ ＝ θｑ …（１６）
の関係があるので、前記一般項は次のように表現できる。
Ｘ１［１］より大きな駆動力の一般項：
Ｘ１［ω１ ｋ］＝Ｘ１［θｑｋ］、ｋは１以上の整数 …（１７）
ここで、前記式（１´）に注目すると、前記駆動力の一般項（１７）は全て、次のｐ通りのトランジスタ・レイアウトデバイスで実現できることが判る。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θｓ］：ｓは１からｐまでの自然数｝ …（１８）
具体的には、ｋが１以上の自然数のとき、すなわち駆動力Ｘ１［ω１ ｋ］が基準の駆動力Ｘ１［１］より大きいとき、ｑｋをｐで割ったときの商をｉ、余りをｊとすると、ｉ及びｊは０以上の整数となり、前記集合（１８）のｐ通りのレイアウトデバイスを使って、駆動力Ｘ１［ω１ ｋ］を次のように実現することができる。
ｊ＝０すなわちｑｋがｐの倍数ならば、
ω１ ｋ＝２ｉより、駆動力Ｘ１［ω１ ｋ］は、基準駆動力Ｘ１［１］の２ｉ倍だから、
基準サイズＸ［１］のレイアウトデバイスの２ｉ本並列で実現可能。
ｊ＝１、２、…、ｐ−１のどれかならば、
ω１ ｋ＝２ｉ＋１［（１／２）θｊ］より、
駆動力Ｘ１［ω１ ｋ］は、駆動力Ｘ１［（１／２）θｊ］の２ｉ＋１倍だから、
サイズＸ［（１／２）・θｊ］のレイアウトデバイスの２ｉ＋１本並列で実現可能。
また、駆動力がＸ１［１］以下のところでの一般項は、ｋを０又は負の整数として、Ｘ１［ω１ ｋ］と書くことができるが、やはり前記式（１´）に注目すると、ｋが次の不等式
ｑｋ ≧ −（ｐ−１） …（１９）
を満たす範囲であるならば、前記集合（１８）のｐ通りのレイアウトデバイスを使って、Ｘ１［ω１ ｋ］の駆動力を実現できることが判る。前記式（１９）の条件は、次の不等式で言い換えることができることに注意しておく。
ω１ ｋ ≧ （１／２）・θ …（２０）
つまり、セル機能Ａの駆動力系列の一般項は、ｋを整数として駆動力Ｘ１［ω１ ｋ］となるが、ｋが前記式（２０）を満たす範囲であれば、それらは何れも前記集合（１８）のｐ通りのレイアウトデバイスを並列に使うことによって実現することができる。
次に、前記ω２を公比とする等比数列型のセル機能Ｂの駆動力系列を見るのだが、やはり基準の駆動力であるＸ２［１］自身をこの系列の中に含むことにするので、前記セル機能Ａの駆動力系列についての議論と形式的には同じ議論ができる。ここでは、要点だけ述べておく。先ず、
ω２ ＝ θｒ …（２１）
の関係があるので、セル機能Ｂの駆動力系列の一般項は次のように表現できる。
セル機能Ｂの駆動力系列の一般項：
Ｘ２［ω２ ｋ］＝Ｘ２［θｒｋ］、ｋは整数 …（２２）
ｋが１以上の自然数のとき、すなわち駆動力Ｘ２［ω２ ｋ］が基準の駆動力Ｘ２［１］より大きいとき、ｒｋをｐで割ったときの商をｉ、余りをｊとすると、ｉ及びｊは０以上の整数となり、前記集合（１８）のｐ通りのレイアウトデバイスを使って、駆動力Ｘ２［ω２ ｋ］を次のように実現することができる。
ｊ＝０すなわちｒｋがｐの倍数ならば、
ω２ ｋ＝２ｉより、駆動力Ｘ２［ω２ ｋ］は、基準駆動力Ｘ２［１］の２ｉ倍だから、
基準サイズＸ［１］のレイアウトデバイスの２ｉ本並列で実現可能。
ｊ＝１、２、…、ｐ−１のどれかならば、
ω２ ｋ＝２ｉ＋１［（１／２）θｊ］より、
駆動力Ｘ２［ω２ ｋ］は、駆動力Ｘ２［（１／２）θｊ］の２ｉ＋１倍だから、
サイズＸ［（１／２）・θｊ］のレイアウトデバイスの２ｉ＋１本並列で実現可能。
また、駆動力がＸ２［１］以下のところでは、前記一般項（２２）でｋを０又は負の整数とすればよいが、やはり前記式（１´）に注目すると、ｋが次の不等式
ｒｋ ≧ −（ｐ−１） …（２３）
を満たす範囲であるならば、前記集合（１８）のｐ通りのレイアウトデバイスを使って、Ｘ２［ω２ ｋ］の駆動力を実現できることが判る。尚、前記式（２３）の条件は、次の不等式で言い換えることができる。
ω２ ｋ ≧ （１／２）・θ …（２４）
つまり、セル機能Ｂの駆動力系列の一般項は、ｋを整数として駆動力Ｘ２［ω２ ｋ］となるが、ｋが前記式（２４）を満たす範囲であれば、それらは何れも前記集合（１８）のｐ通りのレイアウトデバイスを並列に使うことによって実現することができる。
よって、セル機能Ａの駆動力系列も、セル機能Ｂの駆動力系列も、セルが同一のＰ／Ｎ比で設計されるならば、公比を何れも「２のｐ乗根のべき乗」の形から選択することによって、先の前記集合（１８）のｐ通りのレイアウトデバイスを使って実現できることを、確認できた。すなわち、公比の異なる駆動力系列を共通の離散限定化レイアウトデバイスで実現することができるのである。
いま、自然数ｐに５を選び、自然数ｑに２を、自然数ｒに３を、それぞれ選んだ場合を例にとって、具体的に説明する。このとき、正の実数θは２１／５によって定義されるので、θ５＝２である。公比ω１＝２２／５の等比数列型の駆動力系列を、ω１＝θ２の関係に基づくθ表記で表示したものが、図３における[駆動力系列１（公比ω１＝２２／５＝θ２）]の表である。この表中、Ｘ１［θ２］の上に記した（１）や、Ｘ１［４］の上に記した（５）等の数字は、その駆動力の基準駆動力Ｘ１［１］に対する比を、公比ω１（＝θ２）のべき乗で見たときの当該べき乗数を指す。やはり、説明の便宜上、この乗数を駆動力のインデックスとして使う。例えば、Ｘ１［θ２］はＸ１［ω１］であるので「（１）番目の駆動力」、Ｘ１［４］はＸ１［ω１ ５］であるので「（５）番目の駆動力」、またＸ１［（１／２）θ］はＸ１［ω１ ―２］であるので「（−２）番目の駆動力」、という具合である。そのとき、駆動力系列は、最小駆動力をＸ１［（１／２）θ］とし、最大駆動力をＸ１［６４］とするならば、インデックス（−２）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１５）までが並ぶ。この表の中で、インデックスを５（すなわちｐ）の剰余系で分類することによって、Ｘ１［（１／２）θ］以上の駆動力すなわち、インデックス（−２）以上の駆動力を５つのグループに分けている。同図の符号２１〜２５は前記各グループを示す。
グループ２１：（インデックスが５で割って１余る数）
インデックス集合＝（１）、（６）、（１１）
グループ２２：（インデックスが５で割って２余る数）
インデックス集合＝（２）、（７）、（１２）
グループ２３：（インデックスが５で割って３余る数）
インデックス集合＝（−２）、（３）、（８）、（１３）
グループ２４：（インデックスが５で割って４余る数）
インデックス集合＝（−１）、（４）、（９）、（１４）
グループ２５：（インデックスが５で割り切れる数）
インデックス集合＝（０）、（５）、（１０）、（１５）
グループ２１に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２２に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ４］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ４］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２３に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ２４に属する駆動力は必ず、駆動力Ｘ１［（１／２）θ３］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ３］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ２５に属する駆動力は必ず、駆動力Ｘ１［１］（系列１の基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、図３の『トランジスタ・レイアウトデバイス』リストで示した５つのレイアウトデバイスを使って、Ｘ１［（１／２）θ２］以上の駆動力を全て実現することができるのである。
次に、公比ω２＝２３／５の等比数列型の駆動力系列を、ω２＝θ３の関係に基づくθ表記で表示したものが、図３における[駆動力系列２（公比ω２＝２３／５＝θ３）]の表である。この表中、Ｘ２［θ３］の上に記した（１）や、Ｘ２［８］の上に記した（５）等の数字は、その駆動力の基準駆動力Ｘ２［１］に対する比を、公比ω２（＝θ３）のべき乗で見たときの当該べき乗数を指す。やはり、説明の便宜上、この乗数を駆動力のインデックスとして使う。例えば、Ｘ２［θ３］はＸ２［ω２］であるので「（１）番目の駆動力」、Ｘ２［８］はＸ２［ω２ ５］であるので「（５）番目の駆動力」、またＸ２［（１／２）θ２］はＸ２［ω２ ―１］であるので「（−１）番目の駆動力」、という具合である。そのとき、駆動力系列は、最小駆動力をＸ２［（１／２）θ２］とし、最大駆動力をＸ２［６４］とするならば、インデックス（−１）を始まりとして、インデックスが１ずつ増えていく順に、インデックス（１０）までが並ぶ。この表の中で、インデックスを５（すなわちｐ）の剰余系で分類することによって、Ｘ２［（１／２）θ２］以上の駆動力、すなわち、インデックス（−１）以上の駆動力を５つのグループに分けている。同図の符号３１〜３５は前記各グループを示す。
グループ３１：（インデックスが５で割って１余る数）
インデックス集合＝（１）、（６）
グループ３２：（インデックスが５で割って２余る数）
インデックス集合＝（２）、（７）
グループ３３：（インデックスが５で割って３余る数）
インデックス集合＝（３）、（８）
グループ３４：（インデックスが５で割って４余る数）
インデックス集合＝（−１）、（４）、（９）
グループ３５：（インデックスが５で割り切れる数）
インデックス集合＝（０）、（５）、（１０）
グループ３１に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ３］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ３］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ３２に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ３３に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ４］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ４］のトランジスタを１本又は複数本繰り返し並べれば実現できる。グループ３４に属する駆動力は必ず、駆動力Ｘ２［（１／２）θ２］の整数倍になっているので、それらは全てサイズＸ［（１／２）θ２］のトランジスタを１本又は複数本繰り返し並べれば実現できる。そして、グループ３５に属する駆動力は必ず、駆動力Ｘ２［１］（系列２の基準駆動力）の整数倍になっているので、それらは全て基準サイズＸ［１］のトランジスタを１本又は複数本繰り返し並べれば実現できる。すなわち、図３の『トランジスタ・レイアウトデバイス』リストで示した５つのレイアウトデバイスを使って、Ｘ２［（１／２）θ２］以上の駆動力を全て実現することができるのである。
以上をまとめると、前記[駆動力系列１（公比ω１＝２２／５＝θ２）]中の全ての駆動力も、前記[駆動力系列２（公比ω２＝２３／５＝θ３）]中の全ての駆動力も、前記リスト『トランジスタ・レイアウトデバイス』の５つのレイアウトデバイスによって、ともに実現できることが確かめられた。
ｐ＝５、ｑ＝２、ｒ＝３のとき、ω１＝２２／５の値は１．３２０程度、ω２＝２３／５＝１．５１６程度であるので、それぞれを公比とする等比数列型の駆動力系列の細密度には、確かに有意な差が存在する。それらを、５つのレイアウトデバイスだけで、作り分けることができるのである。
また、いま、ｐ＝５、ｑ＝１、ｒ＝２とすれば、ω１＝２１／５の値は１．１４９程度、ω２＝２２／５＝１．３２０程度であるので、それぞれを公比とする等比数列型の駆動力系列の細密度は何れも高く、特にω１を公比とする等比数列型の駆動力系列は際立って細密な刻みとなる。それらを、５つのレイアウトデバイスだけで、作り分けることができるのである。
本実施形態では、２つの異なるセル機能に対して、刻みの異なる細密等比数列型の駆動力系列を共通のレイアウトデバイスによって実現できる可能性を議論してきたが、前記の議論を進めるにおいて前提にしたのは、セル機能Ａのセルとセル機能Ｂのセルとを同一のＰ／Ｎ比で設計すること、及び各々の駆動力系列を同じ自然数ｐによる「２のｐ乗根のべき乗」の形の公比を持つ等比数列型に設計すること、という２点のみであった。従って、実はこの議論は、セル機能Ａとセル機能Ｂとが同一であっても、成り立つものである。そこで、本実施形態の中で、一つのセル機能に対して、刻みの異なる2通りの等比数列型の駆動力系列を持たせることの有効性について、触れておく。
特に高速回路の設計に適用するスタンダードセル・ライブラリにおいて、ＩＮＶＥＲＴＥＲなど基本的な機能のセルについては、相当に大きな駆動力まで駆動力の系列を用意しておく必要があるが、そのとき、基準駆動力からその大駆動力までを細密等比数列型の駆動力系列で実現するには、多くのセル数を要する。一般的に回路の消費電力を抑えるためには、スタンダードセル・ライブラリの駆動力の比較的小さなところでの刻みを細かくすることが効果的であり、また回路の速度性能を上げるためには最大駆動力を高くしておくことが必要だと考えられるので、ライブラリとしての最適性を維持しながらセル数の膨張を抑制するために、比較的小さな駆動力のところでは刻みを細かくして、駆動力の大きなところでは刻みを広げて、できるだけ大きな駆動力までカバーできるようにしておくことが有効となる。すなわち、一つのセル機能について、比較的駆動力の小さなところと駆動力の大きなところとを、刻みの異なる２通りの駆動力系列によって実現することが必要となるが、この場合、セルは同一のＰ／Ｎ比で設計されるので、前記本実施形態についての議論から、同じｐによる「２のｐ乗根のべき乗」の形の公比から２通りの公比を選択すれば、ｐ通りのレイアウトデバイスを共通に使って駆動力系列を等比数列型に設計することが可能なのである。
いま、自然数ｐに５を選び、正の実数θを２１／５によって定義する。駆動力の小さなところでは公比θ２の等比数列型の駆動力系列をなし、駆動力の大きなところでは公比θ３の等比数列型の駆動力系列をなすような、一つのセル機能についての駆動力系列の例を、図１１の『駆動力系列』表に示す。この表中、<１>、<2>等は単純に、一番小さな駆動力から一番大きな駆動力までに順に番号を振ったものであり、<１>のＸ［（１／２）θ］から<９>のＸ［４θ２］までは公比θ２の等比数列型駆動力系列であり、<９>のＸ［４θ２］から<１５>のＸ［６４］までは公比θ３の等比数列型駆動力系列である。本実施形態の説明で既述の図３において、『駆動力系列１』のインデックス（−２）から（６）までの駆動力と、『駆動力系列２』のインデックス（４）から（１０）までの駆動力を選び、Ｘ［４θ２］が共通に含まれていることに注意しながら、あわせて一列に並べることによって、前記図１１の『駆動力系列』をつくることができる。従って、前記図１１の『駆動力系列』は、前記図3の５つの「トランジスタ・レイアウトデバイス」によって実現できることが判る。
前記図３の『駆動力系列１』の場合であれば、１８通りの駆動力でカバーしていた範囲を、前記図１１の『駆動力系列』では１５通りの駆動力でカバーしており、セル数を抑制する効果のあることが判る。公比を切り替えるポイントと、駆動力の大きい側での公比を見直すことによって、更なる抑制も可能となる。
（第４の実施形態）
更に、本発明による第４の実施形態について説明する。
前記第１、第２、第３の何れの実施形態においても、出力信号駆動部のトランジスタは、一つのサイズのトランジスタ・レイアウトデバイスを繰り返し並べて並列に使うことによって、実現することができた。ここでは、駆動力に僅かな誤差を許し、異なるサイズのレイアウトデバイスを組み合わせて近似的に駆動力を実現することによって、並列に並べるレイアウトデバイス本数の大幅な削減が可能となることを、二つの具体例に基づいて説明する。
先ず、駆動力系列が等比数列で、公比が「２のｐ乗根」のとき、ｐ＝３とした場合を取り上げる。これは、第１の実施形態の説明で用いた前記図１の例に同じであるので、そこで用いた記号、記法をそのまま同じ意味で用いる。例えば、θは正の実数であり、２１／３によって定義される。また、駆動力に与えるインデックスも同じである。そして、図４に記載の表[公比θの等比数列型の駆動力系列]は、第１の実施形態にかかる図１に記載の駆動力系列と同じ系列を、インデックス（−２）以上すなわち駆動力がＸ［（１／２）・θ］以上のところについて再記したものであるが、図４の表では、あらためて、各駆動力をレイアウトデバイスの並列配置で実現するための並列本数を記載している。例えば、駆動力Ｘ［θ］はグループ１に属するので、サイズＸ［（１／２）θ］のトランジスタを繰り返し並べれば実現できることは第１の実施形態において説明済みだが、具体的な本数は２本である。尚、図４に記載のリスト『トランジスタ・レイアウトデバイス』で示したレイアウトデバイスの集合は、第１の実施形態で記した前記集合（５）でｐ＝３とした場合に同じであるが、参照の便宜のため、あらためて次に記す。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θ］、Ｘ［（１／２）・θ２］、Ｘ［１］｝ …（２５）
さて、実際の半導体集積回路設計では、設計グリッドと呼ばれる長さの最小単位が存在するので、トランジスタ・サイズＸ［（１／２）・θ］など、θ＝２１／３を使って表示された厳密なサイズをそのまま設計に使えるわけではない。いま、仮に、設計グリッドが基準サイズＸ［１］の１／１０００に相当するとする。そのとき、前記集合（２５）の３通りのレイアウトデバイスを設計で使用する数値表示に書き換えたものが、図５のリスト『トランジスタ・レイアウトデバイスの数値表示』であり、参照の便宜のため、集合（２６）として次に記す。
トランジスタ・レイアウトデバイスのサイズの集合（数値表示）：
｛Ｘ［０．６３０］、Ｘ［０．７９４］、Ｘ［１．０００］｝ …（２６）
また、駆動力の表もθ表示から数値表示に書き換えると、図５の表[公比θの等比数列型の駆動力系列の近似]のようになり、前記図４の表とは、インデックスを通じて駆動力同士が一対一に対応する。例えば、図４の表中でインデックス（１）の駆動力Ｘ［θ］は、図５の表中でインデックスが同じ（１）の駆動力Ｘ［１．２６０］に書き換えられ、又は図４の表中でインデックス（１１）の駆動力Ｘ［８θ２］は、図５の表中でインデックスが同じ（１１）の駆動力Ｘ［１２．６９９］に書き換えられる、という具合である。ここで、数値表示されたレイアウトデバイスの集合（２６）と図５の駆動力系列表の駆動力数値を見比べると、一部の駆動力については、一種類のレイアウトデバイス、すなわち第１の実施形態に係る図１のグループ分類に則った厳密に対応するレイアウトデバイスに固執しなくても、レイアウトデバイスＸ［１．０００］をできるだけ多く使った上で他の種類のデバイスで足りない部分を補えば、相当精度の良い近似駆動力を得られることが判る。例えば、インデックス（７）の駆動力Ｘ［４θ］は数値表示でＸ［５．０４０］であるが、これをＸ［５．０００］で近似してやれば、レイアウトデバイスＸ［１．０００］の５本並列で実現できる。そのときの駆動力の誤差は、駆動力が下がる方向に僅か０．８％であって、一方で並列本数は８本から５本に削減されるので、削減率は３７．５％にもなる。この並列本数の削減分だけセル幅を削減できるので、前記近似によって実質的に駆動力を変更することなく、セル面積を大幅に縮小することができることになる。このように近似が有効な駆動力は他にもあって、例えば、インデックス（１４）の駆動力Ｘ［１６θ２］は数値表示でＸ［２５．３９８］であるが、これをＸ［２５．２６０］で近似してやれば、レイアウトデバイスＸ［１．０００］の２４本とレイアウトデバイスＸ［０．６３０］の２本のあわせて２６本並列で実現できる。そのときの駆動力の誤差は、駆動力が下がる方向に僅か０．５％であって、一方で並列本数は３２本から２６本に削減されるので、削減率は１８．７％になる。図５の前記表[公比θの等比数列型の駆動力系列の近似]には、各駆動力の数値表示に加えて、このような近似が有効な駆動力について、近似誤差と並列本数の削減度を記している。インデックス（７）から（１８）までの中間駆動力及び高駆動力のところで、１２個の駆動力のうちの７つにおいて、実質的な駆動力を変更せずに、大幅な並列本数の削減が可能であることが判る。
二つ目の例として、同じく駆動力系列が等比数列で、公比が「２のｐ乗根のｑ乗」のとき、ｐ＝５、ｑ＝２とした場合を取り上げる。これは、第２の実施形態の説明で用いた前記図２の例に同じであるので、そこで用いた記号、記法をそのまま同じ意味で用いる。例えば、θは正の実数であり、２１／５によって定義される。公比ωは２２／５＝θ２である。また、駆動力に与えるインデックスも同じである。そして、図６に記載の表[公比ωの等比数列型の駆動力系列]は、第２の実施形態にかかる図２に記載の駆動力系列と同じ系列を再記したものであるが、図６の表では、あらためて、各駆動力をレイアウトデバイスの並列配置で実現するための並列本数を記載している。例えば、駆動力Ｘ［θ２］はグループ１１に属するので、サイズＸ［（１／２）θ２］のトランジスタを繰り返し並べれば実現できることは第２の実施形態において説明済みだが、具体的な本数は２本である。尚、図６に記載のリスト『トランジスタ・レイアウトデバイス』で示したレイアウトデバイスの集合は、第２の実施形態で記した前記集合（１０）でｐ＝５とした場合に同じであるが、参照の便宜のため、あらためて次に記す。
トランジスタ・レイアウトデバイスのサイズの集合：
｛Ｘ［（１／２）・θ］、Ｘ［（１／２）・θ２］、Ｘ［（１／２）・θ３］
、Ｘ［（１／２）・θ４］、Ｘ［１］｝ …（２７）
前記一つ目の例のときと同様、設計グリッドが基準サイズＸ［１］の１／１０００に相当するとする。そのとき、前記集合（２７）の５通りのレイアウトデバイスを設計で使用する数値表示に書き換えたものが、図７のリスト『トランジスタ・レイアウトデバイスの数値表示』であり、参照の便宜のため、集合（２８）として次に記す。
トランジスタ・レイアウトデバイスのサイズの集合（数値表示）：
｛Ｘ［０．５７４］、Ｘ［０．６６０］、Ｘ［０．７５８］、Ｘ［０．８７１］
、Ｘ［１．０００］｝ …（２８）
また、駆動力の表もθ表示から数値表示に書き換えると、図７の表[公比ωの等比数列型の駆動力系列の近似]のようになり、前記図６の表とは、インデックスを通じて駆動力同士が一対一に対応する。例えば、図６の表中でインデックス（１）の駆動力Ｘ［θ２］は、図７の表中でインデックスが同じ（１）の駆動力Ｘ［１．３２０］に書き換えられ、又は図６の表中でインデックス（８）の駆動力Ｘ［８θ］は、図７の表中でインデックスが同じ（８）の駆動力Ｘ［９．１９０］に書き換えられる、という具合である。ここで、数値表示されたレイアウトデバイスの集合（２８）と図７の駆動力系列表の駆動力数値を見比べると、一部の駆動力については、一種類のレイアウトデバイス、すなわち第２の実施形態に係る図２のグループ分類に則った厳密に対応するレイアウトデバイスに固執しなくても、レイアウトデバイスＸ［１．０００］をできるだけ多く使った上で他の種類のデバイスで足りない部分を補えば、相当精度の良い近似駆動力を得られることが判る。例えば、インデックス（６）の駆動力Ｘ［４θ２］は数値表示でＸ［５．２７８］であるが、これをＸ［５．３２０］で近似してやれば、レイアウトデバイスＸ［１．０００］の４本並列とレイアウトデバイスＸ［０．６６０］の２本並列のあわせて６本並列で実現できる。そのときの駆動力の誤差は、駆動力が上がる方向に僅か０．８％であって、一方で並列本数は８本から６本に削減されるので、削減率は２５．０％にもなる。この並列本数の削減分だけセル幅を削減できるので、前記近似によって実質的に駆動力を変更することなく、セル面積を大幅に縮小することができることになる。このように近似が有効な駆動力は他にもあって、例えば、インデックス（９）の駆動力Ｘ［８θ３］は数値表示でＸ［１２．１２６］であるが、これをＸ［１２．１４９］で近似してやれば、レイアウトデバイスＸ［１．０００］の１１本とレイアウトデバイスＸ［０．５７４］の２本のあわせて１３本並列で実現できる。そのときの駆動力の誤差は、駆動力が上がる方向に僅か０．２％であって、一方で並列本数は１６本から１３本に削減されるので、削減率は１８．７５％になる。図７の前記表[公比ωの等比数列型の駆動力系列の近似]には、各駆動力の数値表示に加えて、このような近似が有効な駆動力について、近似誤差と並列本数の削減度を記している。インデックス（６）〜（１５）までの中間駆動力及び高駆動力のところで、１０個の駆動力のうちの８つにおいて、実質的な駆動力を変更せずに、大幅な並列本数の削減が可能であることが判る。
ここで説明した内容は、レイアウトデバイスのサイズや駆動力系列に現れる出力信号駆動部のトランジスタ・サイズの具体的な数値に基づく近似手法であるから、一般のｐ、ｑの場合を定量的に議論することはできない。しかし、ここで示した２つの場合によって実用上の有効性は確認できたものと考えられる。
（レイアウトデバイス、レイアウト及び半導体集積回路の一例）
図８は、ＩＮＶセルを例として、そのＩＮＶセルの駆動力系列を、公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合の３通りのレイアウトデバイスを示す。同図において、この３通りのレイアウトデバイスは、ＩＮＶセル用の基準サイズＸ[１]のレイアウトデバイス５１と、ＩＮＶセル用のサイズＸ[（１／２）θ]のレイアウトデバイス５２と、ＩＮＶセル用のサイズＸ[（１／２）θ２]のレイアウトデバイス５３である。尚、同図において、４１はセル高さを示すセル枠、４２はセル高さ、４３はＰ型トランジスタ・レイアウトデバイスの配置可能領域、４４はＮ型トランジスタ・レイアウトデバイスの配置可能領域、４５はＰ型トランジスタ・レイアウトデバイス、４６はＮ型トランジスタ・レイアウトデバイスである。
また、図９は、同様に、ＩＮＶセルを例として、そのＩＮＶセルの駆動力系列を、公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合のＩＮＶセルの駆動力と対応するレイアウトを示す。同図において、６１は基準駆動力Ｘ[１]に対応するインデックス（０）のＩＮＮＶセル、６２は駆動力Ｘ[（１／２）θ]に対応するインデックス（−２）のＩＮＮＶセル、６３は駆動力Ｘ[（１／２）θ２]に対応するインデックス（−１）のＩＮＮＶセルである。また、６４は前記駆動力Ｘ[（１／２）θ]に対応するインデックス（−２）のＩＮＮＶセル６２を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[θ]に対応するインデックス（１）のＩＮＮＶセル、６５は前記駆動力Ｘ[（１／２）θ２]に対応するインデックス（−１）のＩＮＮＶセル６３を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[θ２]に対応するインデックス（２）のＩＮＮＶセル、６６は前記基準駆動力Ｘ[１]に対応するインデックス（０）のＩＮＮＶセル６１を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[２]に対応するインデックス（３）のＩＮＮＶセルである。更に、６７は前記駆動力Ｘ[θ]に対応するインデックス（１）のＩＮＮＶセル６４を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[２θ]に対応するインデックス（４）のＩＮＮＶセル、６８は前記駆動力Ｘ[θ２]に対応するインデックス（２）のＩＮＮＶセル６５を２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[２θ２]に対応するインデックス（５）のＩＮＮＶセル、６９は前記駆動力Ｘ[２]に対応するインデックス（３）のＩＮＮＶセルを２個繰り返し並べる形態でレイアウトされた駆動力Ｘ[４]に対応するインデックス（６）のＩＮＮＶセルである。
更に、図１０は、同様に、ＩＮＶセルを例として、そのＩＮＶセルの駆動力系列を、公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合のスタンダードセル・ライブラリによって、各ＩＮＶセルをスタンダードセル領域に並べて半導体集積回路を形成する様子を示す。図１０において、同図左側には公比θを２の３乗根（θ＝２１／３）とした場合の公比θの等比数列に実現する場合のスタンダードセル・ライブラリに含まれる９種のＩＮＶセル、すなわち、基準駆動力Ｘ[１]でインデックス（０）のＩＮＶセル１０１と、駆動力Ｘ[（１／２）θ]でインデックス（−２）のＩＮＶセル１０２と、駆動力Ｘ[（１／２）θ２]でインデックス（−１）のＩＮＶセル１０３と、駆動力Ｘ[θ]でインデックス（１）のＩＮＶセル１０４と、駆動力Ｘ[θ２]でインデックス（２）のＩＮＶセル１０５と、駆動力Ｘ[２]でインデックス（３）のＩＮＶセル１０６と、駆動力Ｘ[２θ]でインデックス（４）のＩＮＶセル１０７と、駆動力Ｘ[２θ２]でインデックス（５）のＩＮＶセル１０８と、駆動力Ｘ[４]でインデックス（６）のＩＮＶセル１０９とを用いて、半導体集積回路のスタンダードセル領域１２０に、これら９種のＩＮＶセル１０１〜１０９を配置して半導体集積回路を形成する一例を示している。尚、同図において、１２１は電源（Ｖｄｄ電位）の配線、１２２は接地（Ｖｓｓ電位）の配線である。また、図１０では、スタンダードセル・ライブラリに含まれる９種のＩＮＶセル１０１〜１０９において、スタンダードセル領域１２０に配置されたときのＩＮＶセルの向きを認識できるように記号Ｆを付している。
以上説明したように、本発明によるスタンダードセル・ライブラリは、各種電子機器に搭載されるＣＭＯＳトランジスタを有する半導体集積回路等に利用することができる。
１〜３ 駆動力系列のインデックスを３の剰余系で分類したときの各グループ
１１〜１５ 駆動力系列のインデックスを５の剰余系で分類したときの各グループ
２１〜２５ 駆動力系列のインデックスを５の剰余系で分類したときの各グループ
３１〜３５ 駆動力系列のインデックスを５の剰余系で分類したときの各グループ

Claims (16)

  1. 半導体集積回路設計に用いるスタンダードセル・ライブラリであって、
    前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、
    少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、
    前記セル群の駆動力に関する系列が、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記指標に関して等比数列を形成しており、
    ２以上のある自然数ｐが存在し、
    前記等比数列は、「２のｐ乗根」（２１／ｐ）という形に実質的に表現できる公比を持つ
    ことを特徴とするスタンダードセル・ライブラリ。
  2. 前記請求項１に記載のスタンダードセル・ライブラリであって、
    セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  3. 前記請求項１に記載のスタンダードセル・ライブラリであって、
    セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスを組み合わせて並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  4. 前記請求項２に記載のスタンダードセル・ライブラリであって、
    前記ｐ通りのトランジスタ・レイアウトデバイスを構成する、ｐ通りのＰチャネル型トランジスタ・レイアウトデバイス及び、同じくｐ通りのＮチャネル型トランジスタ・レイアウトデバイスが、それぞれ単独でも、セルの出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群に属さないセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのＰチャネル型トランジスタ・レイアウトデバイス及び前記ｐ通りのＮチャネル型トランジスタ・レイアウトデバイスを組み合わせて並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  5. 半導体集積回路設計に用いるスタンダードセル・ライブラリであって、
    前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、
    少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、
    前記セル群の駆動力に関する系列が、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記指標に関して等比数列を形成しており、
    ２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在し、
    前記等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持つ
    ことを特徴とするスタンダードセル・ライブラリ。
  6. 前記請求項５に記載のスタンダードセル・ライブラリであって、
    セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズに基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  7. 前記請求項５に記載のスタンダードセル・ライブラリであって、
    セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズに基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスを組み合わせて並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  8. 前記請求項６に記載のスタンダードセル・ライブラリであって、
    前記ｐ通りのトランジスタ・レイアウトデバイスを構成する、ｐ通りのＰチャネル型トランジスタ・レイアウトデバイス及び、同じくｐ通りのＮチャネル型トランジスタ・レイアウトデバイスが、それぞれ単独でも、セルの出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群に属さないセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのＰチャネル型トランジスタ・レイアウトデバイス及び前記ｐ通りのＮチャネル型トランジスタ・レイアウトデバイスを組み合わせて並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  9. 半導体集積回路設計に用いるスタンダードセル・ライブラリであって、
    前記ライブラリは、複数のセル機能を実現するための複数のセルを備えており、
    第１のセル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなる第１のセル群を含み、
    更に、前記第１のセル機能とは異なる第２のセル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなる第２のセル群を含み、
    前記第１のセル群に属するセル及び前記第２のセル群に属するセルについて、セルの出力信号駆動部のトランジスタ・サイズについて共通の基準サイズを定義することができて、
    前記第１のセル群のセルについて、出力信号駆動部のトランジスタ・サイズの前記基準サイズに対する割合を指標として、当該前記第１のセル機能に係る駆動力を定義することができて、
    前記第１のセル群の前記駆動力に関する系列が、第１の等比数列を形成しており、
    ２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在して、
    前記第１の等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持ち、
    前記第２のセル群のセルについて、出力信号駆動部のトランジスタ・サイズの前記基準サイズに対する割合を指標として、当該前記第２のセル機能に係る駆動力を定義することができて、
    前記第２のセル群の前記駆動力に関する系列が、第２の等比数列を形成しており、
    ｑより大きくｐ未満のある自然数ｒが存在して、
    前記第２の等比数列は、「２のｐ乗根のｒ乗」（２ｒ／ｐ）という形に実質的に表現できる公比を持つ
    ことを特徴とするスタンダードセル・ライブラリ。
  10. 前記請求項９に記載のスタンダードセル・ライブラリであって、
    セルの出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、前記第１のセル群と前記第２のセル群に対して、共通な前記基準サイズＸ［１］と定義したときに、
    正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θs］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記第１のセル群中のセル又は前記第２のセル群中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  11. 半導体集積回路設計に用いるスタンダードセル・ライブラリであって、
    前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、
    少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、
    前記セル群の駆動力に関する系列において、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記セル群に属するセルに駆動力の小さなものから大きなものへと順列をつけた系列において、
    前記系列の中で連続する複数のセルから構成される第１の部分系列が存在し、 前記第１の部分系列に属する全てのセルは第１の部分セル群を形成し、
    前記第１の部分系列は、前記指標による駆動力に関して等比数列を形成し、
    ２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在して、
    前記等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持っており、
    同時に、前記系列の中で連続する複数のセルから構成される、前記第１の部分系列には属さないセルを少なくとも１つ以上含む、第２の部分系列が存在し、前記第２の部分系列に属する全てのセルは第２の部分セル群を形成し、
    前記第２の部分系列は、前記指標による駆動力に関して等比数列を形成し、
    前記自然数ｑとは異なる、ｑより大きくｐ未満のある自然数ｒが存在して、
    前記第２の部分系列が形成する前記等比数列は、「２のｐ乗根のｒ乗」（２ｒ／ｐ）という形に実質的に表現できる公比を持っている
    ことを特徴とするスタンダードセル・ライブラリ。
  12. 前記請求項１１に記載のスタンダードセル・ライブラリであって、
    セルの前記出力信号駆動部のトランジスタ・サイズについて、セル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    正の実数θを前記自然数ｐに係る２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θs］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記第１の部分セル群中のセル又は前記第２の部分セル群中のセルであって、当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  13. 半導体集積回路設計に用いるスタンダードセル・ライブラリであって、
    前記ライブラリは少なくとも一つのセル機能を実現するための複数のセルを備えており、
    少なくとも一つの前記セル機能について、当該同一の機能を持ちかつ駆動力の異なる複数のセルからなるセル群を含み、
    セルの出力信号駆動部のトランジスタ・サイズについて、スタンダードセル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    ｐを２以上のある自然数とし、正の実数θを２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスが、出力信号駆動部のトランジスタを構成するデバイスとして搭載可能であり、
    前記セル群に属するセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とするスタンダードセル・ライブラリ。
  14. 半導体集積回路であって、
    スタンダードセル・アレイの領域を備え、
    前記スタンダードセル・アレイには、少なくとも一つのセル機能について複数個のセルが配置されており、
    前記セルは出力信号を駆動するための出力信号駆動部トランジスタを有し、前記セル機能を有する前記複数個のセルの中から、当該同一の機能を持ちかつ出力信号駆動部トランジスタのサイズの異なるセル群を見い出すことができて、
    セルの出力信号駆動部のトランジスタ・サイズについて、スタンダードセル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    ｐを２以上のある自然数とし、正の実数θを２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスを定義することができて、
    前記セル群中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とする半導体集積回路。
  15. 半導体集積回路であって、
    スタンダードセル・アレイの領域を備え、
    前記スタンダードセル・アレイには、少なくとも一つのセル機能について複数個のセルが配置されており、
    前記セルは出力信号を駆動するための出力信号駆動部トランジスタを有し、前記セル機能を有する前記複数個のセルの中から、当該同一の機能を持ちかつ出力信号駆動部トランジスタのサイズの異なるセル群を見い出すことができて、
    前記セル群の駆動力に関する系列において、前記セル群に属するセルの出力信号駆動部のトランジスタ・サイズの相対的大きさを駆動力の指標として、前記セル群に属するセルを駆動力の小さなものから大きなものへと順列をつけた系列において、
    前記系列の中で複数のセルから構成される部分系列が存在し、前記部分系列は、前記指標による駆動力に関して等比数列を形成し、
    ２以上のある自然数ｐが存在し、また、１以上ｐ未満のある自然数ｑが存在し、
    前記等比数列は、「２のｐ乗根のｑ乗」（２ｑ／ｐ）という形に実質的に表現できる公比を持つ
    ことを特徴とする半導体集積回路。
  16. 前記請求項１５に記載の半導体集積回路であって、
    セルの出力信号駆動部のトランジスタ・サイズについて、スタンダードセル内に１本描きで収納可能なトランジスタ・レイアウトデバイスのある特定のサイズを、基準サイズＸ［１］と定義したときに、
    ｐを２以上のある自然数とし、正の実数θを２１／ｐによって定義すると、θｐは２を意味し、
    前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θｓ］（ｓは自然数で１からｐまで動く）という形のｐ通りのサイズで区別される、ｐ通りのトランジスタ・レイアウトデバイスを定義することができて、
    前記請求項１５に記載の駆動力に関して等比数列をなす前記部分系列中のセルであって、
    当該出力信号駆動部のトランジスタ・サイズが、前記基準サイズＸ［１］に基づく表示で、Ｘ［（１／２）・θ］に等しいか又はそれより大きなサイズであるとき、
    前記セルの出力信号駆動部のトランジスタが、前記ｐ通りのトランジスタ・レイアウトデバイスから前記セルに対応して一つだけ選択された前記レイアウトデバイスを、一つ又は複数個繰り返し並べる形態で、前記セル内にレイアウトされている
    ことを特徴とする半導体集積回路。
JP2010543849A 2008-12-24 2009-12-22 スタンダードセル・ライブラリ及び半導体集積回路 Withdrawn JPWO2010073610A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008328451 2008-12-24
JP2008328451 2008-12-24
PCT/JP2009/007107 WO2010073610A1 (ja) 2008-12-24 2009-12-22 スタンダードセル・ライブラリ及び半導体集積回路

Publications (1)

Publication Number Publication Date
JPWO2010073610A1 true JPWO2010073610A1 (ja) 2012-06-07

Family

ID=42287257

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010543849A Withdrawn JPWO2010073610A1 (ja) 2008-12-24 2009-12-22 スタンダードセル・ライブラリ及び半導体集積回路

Country Status (3)

Country Link
US (1) US8302057B2 (ja)
JP (1) JPWO2010073610A1 (ja)
WO (1) WO2010073610A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842131B2 (en) 2016-09-30 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for generating layout diagram for semiconductor device having engineering change order (ECO) cells

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8397184B2 (en) * 2008-10-09 2013-03-12 Lsi Corporation Channel length scaling for footprint compatible digital library cell design
US8720518B2 (en) * 2010-12-17 2014-05-13 Kimberly-Clark Worldwide, Inc. Apparatus for bonding ribbon in a nonlinear pattern to a web
JP2012243151A (ja) * 2011-05-20 2012-12-10 Toshiba Corp 半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップサイズ見積もり方法
US9183335B2 (en) * 2013-03-21 2015-11-10 Synopsys, Inc. Dynamic power driven clock tree synthesis (CTS)
US9704846B1 (en) 2013-10-04 2017-07-11 Pdf Solutions, Inc. IC chips containing a mixture of standard cells obtained from an original set of design rules and enhanced standard cells that are a substantially uniform variant of the original set of design rules and methods for making the same
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9361418B2 (en) 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
TWI656622B (zh) * 2014-09-23 2019-04-11 聯華電子股份有限公司 積體電路佈局結構
US9842182B2 (en) 2014-10-01 2017-12-12 Samsung Electronics Co., Ltd. Method and system for designing semiconductor device
US9495501B1 (en) * 2016-01-29 2016-11-15 International Business Machines Corporation Large cluster persistence during placement optimization of integrated circuit designs
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US10339250B2 (en) 2016-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method
US11062073B2 (en) * 2016-12-23 2021-07-13 Google Llc Integrated circuit design system and method
US10236886B2 (en) * 2016-12-28 2019-03-19 Qualcomm Incorporated Multiple via structure for high performance standard cells
US10664565B2 (en) * 2017-05-19 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system of expanding set of standard cells which comprise a library
US10860777B1 (en) * 2019-06-17 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Method and system for fabricating integrated circuit with aid of programmable circuit synthesis
US10963618B1 (en) * 2020-01-06 2021-03-30 Cadence Design Systems, Ine. Multi-dimension clock gate design in clock tree synthesis
US11657205B2 (en) * 2020-10-16 2023-05-23 Synopsys, Inc. Construction, modeling, and mapping of multi-output cells

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02287880A (ja) * 1989-04-28 1990-11-27 Nec Corp 論理回路の適性セル選択装置
US5164811A (en) 1990-04-20 1992-11-17 Seiko Epson Corporation Semiconductor integrated circuit with varying channel widths
JP2763985B2 (ja) * 1992-04-27 1998-06-11 三菱電機株式会社 論理シミュレーション装置
JPH07311794A (ja) * 1994-05-18 1995-11-28 Toshiba Corp 半導体集積回路の設計処理方法
US5689432A (en) * 1995-01-17 1997-11-18 Motorola, Inc. Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method
US5619418A (en) * 1995-02-16 1997-04-08 Motorola, Inc. Logic gate size optimization process for an integrated circuit whereby circuit speed is improved while circuit area is optimized
US5619420A (en) * 1995-05-04 1997-04-08 Lsi Logic Corporation Semiconductor cell having a variable transistor width
JPH0922945A (ja) * 1995-07-04 1997-01-21 Hitachi Ltd Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式
US5757655A (en) * 1996-08-26 1998-05-26 Micron Technology, Inc. Method and system for producing dynamic property forms and compacting property databases
US5956497A (en) * 1997-02-26 1999-09-21 Advanced Micro Devices, Inc. Methodology for designing an integrated circuit using a reduced cell library for preliminary synthesis
AU1913500A (en) * 1998-11-25 2000-06-13 Nanopower, Inc. Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits
JP2000188334A (ja) * 1998-12-21 2000-07-04 Matsushita Electric Ind Co Ltd 半導体集積回路修正装置
JP3579633B2 (ja) * 2000-05-19 2004-10-20 株式会社ルネサステクノロジ 半導体集積回路
US7003738B2 (en) * 2000-06-30 2006-02-21 Zenasis Technologies, Inc. Process for automated generation of design-specific complex functional blocks to improve quality of synthesized digital integrated circuits in CMOS using altering process
JP2002056042A (ja) * 2000-08-11 2002-02-20 Hitachi Ltd 半導体集積回路の自動配置方法
US6643828B2 (en) * 2001-12-14 2003-11-04 Hewlett-Packard Development Company, L.P. Method for controlling critical circuits in the design of integrated circuits
US7080341B2 (en) * 2003-09-09 2006-07-18 Robert Eisenstadt Apparatus and method for integrated circuit power management
US7426710B2 (en) * 2004-05-27 2008-09-16 Verisilicon Holdings, Co. Ltd. Standard cell library having cell drive strengths selected according to delay
US7254802B2 (en) * 2004-05-27 2007-08-07 Verisilicon Holdings, Co. Ltd. Standard cell library having cell drive strengths selected according to delay
US7185294B2 (en) * 2004-09-23 2007-02-27 Verisilicon Holdings, Co Ltd Standard cell library having globally scalable transistor channel length
JP2008522525A (ja) * 2004-12-01 2008-06-26 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 論理回路を有する電子装置及び論理回路を設計する方法。
US7644383B2 (en) * 2005-06-30 2010-01-05 Texas Instruments Incorporated Method and system for correcting signal integrity crosstalk violations
US8015517B1 (en) * 2008-06-06 2011-09-06 Nangate A/S Library sizing
US8225257B2 (en) * 2008-10-14 2012-07-17 Lsi Corporation Reducing path delay sensitivity to temperature variation in timing-critical paths

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842131B2 (en) 2016-09-30 2023-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for generating layout diagram for semiconductor device having engineering change order (ECO) cells

Also Published As

Publication number Publication date
US8302057B2 (en) 2012-10-30
WO2010073610A1 (ja) 2010-07-01
US20110252392A1 (en) 2011-10-13

Similar Documents

Publication Publication Date Title
WO2010073610A1 (ja) スタンダードセル・ライブラリ及び半導体集積回路
JP5183737B2 (ja) デュアルゲートｍｏｓ型電界効果トランジスタによる再構成可能論理セル
JP4090222B2 (ja) 半導体集積回路、該半導体集積回路の設計方法及び該半導体集積回路設計用プログラム
US11682665B2 (en) Semiconductor layout with different row heights
US8159266B1 (en) Metal configurable integrated circuits
US7886250B2 (en) Reconfigurable integrated circuit
Pradeep et al. Design and development of high performance MOS current mode logic (MCML) processor for fast and power efficient computing
US20120119782A1 (en) Logic for Metal Configurable Integrated Circuits
JP2004079694A (ja) スタンダードセル
US8159265B1 (en) Memory for metal configurable integrated circuits
US20070223279A1 (en) Semiconductor integrated circuit device
US7693701B2 (en) Structure for a configurable low power high fan-in multiplexer
Bobba et al. Layout technique for double-gate silicon nanowire fets with an efficient sea-of-tiles architecture
US10033384B2 (en) FINFET based driver circuit
CN110866372A (zh) n倍驱动两输入与非门标准单元及其版图
JP5262082B2 (ja) 半導体集積回路
US10002964B2 (en) System and method for threshold logic with electrostatically formed nanowire transistors
CN102611429A (zh) 基于阈值逻辑的set/mos混合结构的加法器
WO2023056639A1 (zh) 逻辑门电路、锁存器及触发器
JP2008022329A (ja) 出力制御回路
US7830179B2 (en) Multi-functional logic gate device and programmable integrated circuit device using the same
JP3155239B2 (ja) 伝送ゲートセル
CN202435380U (zh) 基于阈值逻辑的set/mos混合结构的加法器
JPH08306890A (ja) 予め画定された接続パターンを備えたゲートアレイセル
CN102571064B (zh) 基于set/mos混合结构的二进制码-格雷码转换器

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20130305