JP5183737B2 - デュアルゲートｍｏｓ型電界効果トランジスタによる再構成可能論理セル - Google Patents

Description

本発明は、複数の入力を有し、そこに入力された論理信号を処理可能な一定数の論理動作を実行できる、再構成可能論理セル一般に関する。

特に、本発明は、製造コストを抑えた再構成可能論理セルを提供するものである。

集積回路の製造コストは、主として、リソグラフィに有用なマスクの設計コストと、集積回路の製造に使用される自動装置、特にフォトリソグラフィ装置のコストとによっている。

これらの製造コストは、小型化とアーキテクチャの複雑化という最近の傾向によって、増加の一途をたどっている。また、リーク電流や動作信頼性の問題を引き起こす小型化に起因する諸問題に対処するために、ますます高度なデバイスが必要となっている。これらすべてがあいまって、マスクの設計は極めて複雑になっている。

１９７０年代から用いられている特定用途向け集積回路（ＡＳＩＣ）等の専用回路は、集積度が高く、特定の用途向けに設計されている。これらの回路の設計には時間とコストがかかり、わずかでも設計上の欠陥があれば、回路の修正が必要になる。

より高い柔軟性を確保するために、プログラマブル回路が開発されている。プログラマブル回路は、欠陥に対する許容度が高く、別の用途にも再利用可能である。特に、マスクを様々な用途に再利用できる。この種の回路には、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）、プログラマブルロジックアレイ（ＰＬＡ）回路等の各種アーキテクチャがあり、１９８０年代には開発されていた（欧州特許公開公報第０２６４３３４ Ａ２号（米国フェアチャイルドセミコンダクタ社、１９８８年４月２０日発行）

プログラマブル回路は、柔軟性および設計の面でＡＳＩＣ等の専用回路ほど複雑でないため、産業界で好んで用いられてきた。万能機能としても知られるプログラマブル回路は、ＣＭＯＳスタティック論理で構成されている。このようなプログラマブル回路により、基本論理動作を構成する基本部品を相互接続することができる。

これにより、ユーザーの所望する任意の論理動作を作製可能である。しかし、プログラマブル回路は、性能および消費電力の面でＡＳＩＣと比べて大きく劣っている。

実際、ＡＳＩＣは一般的に、動作の高速化または低消費化、あるいはその両方を図るために最適化されている。一方、プログラマブル回路は、個別の基本部品を接続する相互接続回路網を伴うため、この基本部品間の相互接続部による寄生容量に起因する短所があり、最適化されていない。

現在、基本部品を実装する別の論理方式も提案されており、これにより再構成可能セルを作製することができる。従来の論理セルに代えて再構成可能セルを実装することにより、相互接続部の削減および計算用リソースのフル活用を図ることが可能となる。

これは、性能および消費電力の面だけでなく、相互接続部の配線に必要なシリコン表面積と金属層の数を減らすことから、コストの面でも有用である。

このような手法により、一定数の論理動作を作製することが可能である。これには、ホール効果デバイス、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）デバイス、または共鳴トンネルダイオード（ＲＴＤ）素子を、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）素子と組み合わせて使用している。

しかし、上述の製造工程には開発途上のものもあり（特にＣＮＴＦＥＴ）、複雑であるため高コストのものもある（特にＲＴＤ／ＨＦＥＴおよびＣＭＯＳ／ホール効果技術）。

実際、ホール効果を用いる素子はＣＭＯＳ技術では容易に集積できず、その製造が複雑化かつ高コスト化する。

ＲＴＤ素子にいたってはＣＭＯＳ技術に非対応であり、外部の接続手段が必要となり最終的に回路が複雑になることが考えられる。

ＣＮＴＦＥＴ素子は、その技術が工業生産に応用できる成熟度に達していないため、産業的視点から使用が難しい。

一方で、設計および集積が容易で、低コストで、多目的に使用可能であることから中期的にマスクのコスト面で利益の見込める再構成可能回路に対する需要が大きいことも事実である。

したがって、本発明の主な目的は、デュアルゲートＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の使用による新規な再構成可能論理セルを提供し、プログラマブル論理による回路の精密さを有する設計を可能にすることにより、上述の問題を克服することである。

本発明によれば、従来のＣＭＯＳスタティック論理と比較して、同じ動作を実装するために必要なトランジスタの数を減らすことが可能である。また、従来のＣＭＯＳスタティック論理によるプログラマブル回路の短所である相互接続回路網を減らすことができる。

したがって、本発明によれば、消費電力の低減およびスピードの面で現在のニーズに見合う高性能な動作が実現可能となる。

本発明は、ｎ入力を有し（ｎは２以上）、ｎ入力に入力された論理信号を処理可能な少なくとも４つの論理動作を実現できる再構成可能論理セルであって、セルの接地と出力との間に、直列に設けられたｎ個のデュアルゲートＮ型ＭＯＳＦＥＴトランジスタを有する少なくとも１本の第１のブランチと、第１のブランチと並列に設けられ、それぞれ１個のデュアルゲートＮ型ＭＯＳＦＥＴトランジスタを有するｎ−１本のブランチとを備え、論理動作のそれぞれはセルの所与の構成に対応し、ここで一連の制御信号が少なくとも一部のトランジスタのリアゲートに印加され、各制御信号は当該トランジスタをある動作モードに設定することが可能であり、ｎ入力はそれぞれ第１のブランチのｎ個のトランジスタのうちの１つのフロントゲートに接続され、ｎ−１入力は第１のブランチと並列に設けられるｎ−１本のブランチのｎ−１個のトランジスタのうちの１つのフロントゲートに印加されることを特徴とする、再構成可能論理セルを提供する。

このようなセルにおいて、セルの出力は、接地から最も遠い、セルのブランチが共有する点に位置している。

このような再構成可能論理セルでは、トランジスタのリアゲートのバイアスを用いることにより、当該トランジスタの閾値電圧は、所望の動作に対応するよう調整されていてもよい。

これにより、セルのいくつかのトランジスタのリアゲートのバイアスに対応した構成において、各論理動作が実現可能となる。

本発明に係る論理方式によれば、この種の用途に従来用いられてきた論理方式から脱却することが可能となり、しかもこれが単にデュアルゲートＭＯＳＦＥＴデバイスを用いることによって達成される。１つのゲートを有するＭＯＳトランジスタ（米国特許第５７７７４９１号明細書、ＨＷＡＮＧ他（米国）、１９９８年７月７日発行）による回路構成を用いることにより、スイッチの必要な機能を再構成することが可能となるが、これには６個のトランジスタとこれらを接続する相互接続部の使用が想定され、消費電力、表面積、これに伴う価格コストが大幅に増加する。

本発明における再構成可能という概念は、表面積の点で有用である。実際、これによって、従来のＣＭＯＳ論理による動作の実装と比較して、同数の論理動作を実装するために必要な論理セルの数を減らすことができる。さらに、相互接続回路網を減らすことができる。これにより、相互接続回路網内の配線による容量も減らすことができる。

これにより動的電力消費を低減させ、スピードが改善される。したがって、スピードおよび消費電力に関する性能と、柔軟な使用とを両立させることができる。

本発明の第１の態様によると、ｎは２であり、第１の入力は第１のブランチの第１のトランジスタの互いに接続されているゲートに接続されており、第２の入力は第１のブランチのゲートが分離されている第２のトランジスタのフロントゲートと、第２のブランチのやはりゲートが分離されているトランジスタのフロントゲートとに接続されており、第１のブランチの第２のトランジスタのリアゲートおよび第２のブランチのトランジスタのリアゲートに印加された制御信号によりセルは再構成可能となり、４つの動作を実行可能となる。

本発明の第２の態様によると、ｎは３であり、すべてのトランジスタのゲートは分離しており、第１の入力は第１のブランチの第１のトランジスタのフロントゲートに接続されており、第２の入力は第１のブランチの第２のトランジスタのフロントゲートと、第２のブランチのトランジスタのフロントゲートとに接続されており、第３の入力は第１のブランチの第３のトランジスタのフロントゲートと、第３のブランチのトランジスタのフロントゲートとに接続されており、これら５個のトランジスタのリアゲートに印加された５つの制御信号によりセルは再構成可能となり、１１の動作を実行可能となる。

本発明のある特徴によると、制御信号は−Ｖｄｄ、０、＋Ｖｄｄから選択される電圧を有する。ここで、Ｖｄｄはセルの電源電圧である。

この特徴によれば、永続的導通またはフロントゲートに印加された電圧により制御可能な導通により、あるいはさらにフロントゲートのバイアスに関わらず導通を完全に遮断することにより、各トランジスタをその動作図において位置決めすることができる。

本発明の第１の実施形式では、再構成可能セルはダイナミック論理で構成され、セルのブランチは、接地と電源端子との間、ならびにプリロード用Ｐ型トランジスタ（Ｍｐ）と評価用Ｎ型トランジスタ（Ｍｎ）との間で直列に設けられ、これらのトランジスタのゲートはクロック信号により制御され、第１のブランチと並列に設けられるｎ−１本のブランチのトランジスタは非対称型である。ダイナミック論理を用いて固定された論理動作を構成することは、すでに実現されている。この論理方式と異なる論理技術（米国特許公開公報第２００４／０４１５８８ Ａ１号、ＣＨＯＥ ＳＷＥＥ ＹＥＷ（米国）、２００４年３月４日発行）とを組み合わせることにより、消費電力および表面積を減らすことが可能になる。しかし、この方式による回路は再構成可能ではない。

「対称型デュアルゲートＭＯＳＦＥＴトランジスタ」とは、フロントゲートおよびリアゲートのゲート酸化膜の膜厚が対称である、より広義にはその動作が対称であるデュアルゲートＭＯＳＦＥＴトランジスタを意味する。「非対称型デュアルゲートＭＯＳＦＥＴトランジスタ」とは、フロントゲートおよびリアゲートのゲート酸化膜の膜厚が異なる、より広義にはその動作が非対称であるデュアルゲートＭＯＳＦＥＴトランジスタを意味する。非対称型は、フロントゲートおよびリアゲートに２つの異なる材料を用いることにより実現できる。

このようなダイナミック論理で構成されたセルでは、すべてのトランジスタは非対称型であることが望ましい。

この特徴によれば、同じ特徴に作製されたトランジスタのセットを使用できるため、本発明に係る再構成可能セルを容易に製造できる。

本発明の別の実施形式では、再構成可能セルはスタティック論理で構成され、セルのブランチは接地と電源端子との間で直列に配置され、トランジスタの相補型回路網が、接地から最も遠く、セルの出力をなす、セルのブランチが共有する点と電源端子との間に配置されている。

特に、この実施形式では、ｎは２であり、相補型回路網は、電源端子とセルの出力との間に、セルのブランチのトランジスタのうち、１個のＰ型ＭＯＳＦＥＴトランジスタと、これと直列接続された、セルの出力に接続された２個の並列接続されたＰ型ＭＯＳＦＥＴトランジスタとを備え、第１の入力は並列接続された第１のＰ型トランジスタの互いに接続されているゲートに接続されており、第２の入力はゲートが分離されている並列接続された第２のＰ型トランジスタのフロントゲートと、直列接続されたやはりゲートが分離されているＰ型トランジスタのフロントゲートとに接続されており、並列接続された第２のＰ型トランジスタのリアゲートと、直列接続されたＰ型トランジスタのリアゲートとに印加された２つの制御信号によりセルは再構成可能となり、４つの動作を実行可能となる。

好適な特徴によると、この実施形式では、トランジスタはすべて対称型であるとき、グリッドが分離されている並列接続されたＰ型トランジスタのチャネル幅（Ｗ）とチャネル長（Ｌ）の比Ｗ／Ｌは、電圧Ｖｄｄがそのリアゲートに印加されているとき、当該トランジスタが遮断されるように調節される。

本発明の別の好適な特徴によると、ゲートが分離されている並列接続されたＰ型トランジスタは非対称型である。

ここで、すべてのトランジスタが非対称型であることが望ましい。

１以上の非対称型トランジスタが使用される態様において、トランジスタの非対称性とは、入力論理信号により制御されるフロントゲートの閾値電圧が、セルの論理動作の制御信号により制御されるリアゲートの閾値電圧に対して大きくなるようなものであると望ましい。

ここで、１または複数のトランジスタの非対称性が、当該トランジスタの動作モードの安定性と、当該トランジスタのゲート破壊の限界値より低いバイアス電圧でセルが実行する動作とを確実に両立させるよう選択されることが望ましい。

特に、トランジスタの非対称性は、ゲート酸化膜の膜厚が異なる非対称型ゲートによって実現するか、さらに非対称型ゲートが非対称型の動作を構成することにより実現してもよい。

このような非対称型の動作は、例えば関連するトランジスタの２つのゲートを異なる材料を用いて作製することにより実現してもよい。

本発明のその他の特徴および長所は、図面を参照した以下の説明から明らかになるであろう。図面においては、本発明の好適な実施形態を示すが、本発明をいかようにも限定するものではない。

本発明に係るダイナミック論理で構成された再構成可能セルの第１の実施形態を示す図である。 図１に示す再構成可能セルが実行するＮＡＮＤ動作およびＮＯＲ動作のタイミングチャートである。 図１に示す再構成可能セルが実行するＮＯＮ−Ａ動作およびＮＯＮ−Ｂ動作のタイミングチャートである。 本発明に係るダイナミック論理で構成された再構成可能セルの第２の実施形態を示す図である。 本発明に係るダイナミック論理で構成された再構成可能セルの成り立ちを概略的に示す図である。 本発明に係るスタティック論理で構成された再構成可能セルの一実施形態を示す図である。 図６に示すスタティック論理で構成された再構成可能セルが実行するＮＡＮＤ動作、ＮＯＲ動作、ＮＯＮ−Ａ動作、およびＮＯＮ−Ｂ動作のタイミングチャートである。 本発明に係るスタティック論理で構成された再構成可能セルの成り立ちを概略的に示す図である。

図１は、２進信号が入力される２入力Ａ、Ｂを扱う４つの論理動作を構成するダイナミック再構成可能セルを概略的に示す。ここで、ゼロ値は「０」、非ゼロ値は「１」と想定される。

この再構成可能セルが実行した論理動作の結果は、セルの出力である出力Ｆに出力される。

セルは、ダイナミック論理に則り、デュアルゲートＭＯＳＦＥＴデバイスのセットにより作製される。

図１に示す好適な例では、再構成可能セルは５個のデュアルゲートＭＯＳＦＥＴトランジスタＭ１〜Ｍ３、Ｍｎ、Ｍｐを備えている。

トランジスタＭ１、Ｍｎ、Ｍｐは、対称型デュアルゲートＭＯＳＦＥＴデバイスであり、そのフロントゲートおよびリアゲートは互いに接続されている。対称型トランジスタであるため、これらのトランジスタのフロントゲートおよびリアゲートのゲート酸化膜の膜厚および動作は同等である。

トランジスタＭ２は、ゲートが分離されている対称型デュアルゲートＭＯＳＦＥＴデバイスである。トランジスタＭ３は、やはりゲートが分離されている非対称型デュアルゲートＭＯＳＦＥＴデバイスである。

トランジスタＭ３の非対称性は、フロントゲート酸化膜およびリアゲート酸化膜を膜厚が異なるよう作製するか、このトランジスタの両ゲートの動作を非対称にすることにより実現してもよい。このような異なる動作は、例えばフロントゲートおよびリアゲートに２つの異なる材料を用いることにより実現してもよい。

本発明によると、トランジスタＭ１、Ｍ２は、再構成可能セルの第１のブランチに直列接続され、トランジスタＭ３は、第１のブランチと並列に第２のブランチに設けられている。

並列な両ブランチは、トランジスタＭｎ、Ｍｐの両者と直列接続され、これらはダイナミック論理に用いられる原理に則り、クロック信号ＣＬＫで制御される。プリロード用トランジスタＭｐはＰ型トランジスタであり、評価用トランジスタＭｎはＮ型トランジスタである。

セルの出力Ｆは、トランジスタＭ５に接続された両ブランチが共有する点、すなわち、接地から最も遠い共有点に相当する。

本発明によると、再構成可能Ａは、トランジスタＭ１の両ゲートに接続されている。再構成可能セルの入力Ｂは、トランジスタＭ２、Ｍ３のフロントゲートに接続されている。

電圧値がＶｄｄ、０、−Ｖｄｄ（Ｖｄｄは電源電圧）と仮定できる２つの制御信号Ｃ１、Ｃ２が、それぞれトランジスタＭ２のリアゲートと、トランジスタＭ３のリアゲートとに印加されている。

これらの信号Ｃ１、Ｃ２により、トランジスタＭ２、Ｍ３の動作モードの修正が、すなわち、再構成可能セルにより実行される論理動作の修正が可能となる。

表１に、トランジスタＭ２、Ｍ３のリアゲートに印加される制御信号Ｃ１、Ｃ２を修正することにより、図１の再構成可能セルによって実行可能な論理動作の一覧を示す。

表２に、ＮＡＮＤ、ＮＯＲ、ＮＯＮ−Ａ、ＮＯＮ−Ｂ論理動作の真理値表を示す。

図２および図３は、０．６ＶのＶｄｄで動作し、非対称型トランジスタのみからなる図１の再構成可能セルの動作を示すタイミングチャートである。

これらのタイミングチャートでは、入力Ａ、Ｂ、クロック信号ＣＬＫ、制御信号Ｃ１、Ｃ２、出力Ｆに想定される値が時間毎の動作として示されている。

信号の電圧はボルト（Ｖ）単位で示されている。トランジスタはすべて非対称型であり、フロントゲート酸化膜の膜厚が３．５ｎｍ、リアゲート酸化膜の膜厚が１．２ｎｍである。

ＮＭＯＳ回路網のトランジスタＭ１〜Ｍ３、Ｍｎは、すべて同じサイズを有しており、図１の好適な実施形態ではＷ／Ｌは１．６μｍ／０．４μｍである。本実施形態のＰ型プリロード用トランジスタＭｐについては、Ｗ／Ｌは１μｍ／０．４μｍである。

ＮＭＯＳトランジスタを同じサイズとすることにより、同時に製造された非対称型トランジスタのセットから再構成可能セルを容易に製造することができる。この場合、再構成可能セルの第２のブランチのトランジスタＭ３に印加された入力Ｂは、最も厚いゲート酸化膜を有するゲートに接続される。

タイミングチャートの第１の区間において、信号Ｃ１は０Ｖ、信号Ｃ２は−Ｖｄｄ＝−０．６Ｖである。これにより再構成可能セルは、ＮＡＮＤ論理動作を実行する。

この構成では、信号Ｃ１によって印加されたゼロ電圧により、トランジスタＭ２は「正常」動作モードとなる。つまり、トランジスタＭ２は、フロントゲートに論理レベル１が印加されると導通し、同フロントゲートに論理レベル０が印加されると遮断される。

−Ｖｄｄの信号Ｃ２を印加することにより、トランジスタＭ３は、フロントゲートに印加された電圧に関わらず、完全に遮断される。

このようなトランジスタＭ３の完全な遮断は、このトランジスタが非対称型である場合に限り可能となる。

実際、非対称とは、フロントゲートの閾値電圧が増加することにより、−Ｖｄｄの制御信号Ｃ１が印加されると、このフロントゲートに印加された信号に関わらず、この構成においてトランジスタＭ３は導通せず、ＮＡＮＤ動作が実行され得るような構成である。

しかし、フロントゲートの閾値電圧は、信号Ｃ２がゼロの場合にトランジスタＭ３が正常動作モードとなるよう、十分に低くあり続けなければならない。

これは、信号Ｃ１が電圧Ｖｄｄ、信号Ｃ２がゼロ電圧である場合にＮＯＲ動作が実行され得る構成では特に言えることである。

このような信号Ｃ１では、トランジスタＭ２の閾値電圧を大幅に抑えることができ、そのフロントゲートに印加された信号の論理状態に関わらずトランジスタＭ２を導通させることができる。

ゼロ電圧の信号Ｃ２により、トランジスタＭ３の正常な導通が保証される。すなわち、トランジスタＭ３は、フロントゲートに論理レベル１が印加されると導通し、トランジスタＭ３のフロントゲートに論理レベル０が印加されると遮断される。

図２および図３は、図１の再構成可能セルにより実現されるタイミングチャートである。

トランジスタＭ３は、リアゲートに電圧−Ｖｄｄが印加されると常に遮断される。トランジスタＭ３が対称型であると、完全には遮断されない。

フロントゲート酸化膜の膜厚を厚くするか、あるいはフロントゲートにより高い動作を用いることにより、非対称型トランジスタＭ３のフロントゲートの閾値電圧を上げることができる。このゲートに対する制御を低減することにより、入力Ｂが論理状態１である場合も含めて、トランジスタＭ３の完全遮断が保証される。

図２および図３のタイミングチャートは、リアゲート酸化膜およびフロントゲート酸化膜の膜厚を約１〜３倍の差を持たせることにより実現される。すなわち、リアゲートについては１．２ｎｍ、フロントゲートについては３．５ｎｍとする。

両ゲートの非対称性の重要度は、電源電圧Ｖｄｄに応じて決まる。一般的に、フロントゲート酸化膜の膜厚に対するリアゲート酸化膜の膜厚の比率は、０．５まで下げられることが分かっている。

つまり、例えば、０．６Ｖの電源電圧Ｖｄｄにおいて、リアゲートについて膜厚を１．２ｎｍとすると、フロントゲートについては約２．４ｎｍまで薄膜化できる。

これにより、フロントゲート酸化膜の薄膜化によって閾値電圧を低減できるため、さらに幾分か性能を向上させることができる。

図４は、本発明に係る再構成可能セルの第２の好適な実施形態を示す。

３入力を有するこの再構成可能セルは、１１の論理動作を実装可能であり、７個のデュアルゲートＭＯＳＦＥＴトランジスタを備えている。

より詳細には、ダイナミック論理の原理に則りクロック信号を扱うことのできるトランジスタＭｎ、Ｍｐに加え、３個のトランジスタＭ１、Ｍ２、Ｍ３が第１のブランチに直列に設けられ、第１のブランチと並列な２本のブランチに、それぞれ１個のトランジスタＭ４、Ｍ５が設けられている。

トランジスタＭ１〜Ｍ５の各フロントゲートは、再構成可能セルの３入力Ａ、Ｂ、Ｃからの入力を受ける。

各トランジスタは、さらにリアゲートにおいて制御信号に接続されている。このように５つの制御信号Ｃ１〜Ｃ５が、トランジスタＭ１〜Ｍ５の動作モードを制御するために必要である。

表３に、図４に示す１１の動作が構成された再構成可能セルの真理値表を示す。

図５に、ｎ入力Ｅ１〜Ｅｎを有する再構成可能セルを作製できる本発明の原理を概略的に示す。

図５の再構成可能セルは、独立したゲートを有するｎ個のデュアルゲートＭＯＳＦＥＴトランジスタＭ１〜Ｍｎが配置される第１のブランチを備えている。

このｎ個のトランジスタＭ１〜Ｍｎのフロントゲートは回路網Ｅ１〜Ｅｎのｎ論理入力により制御され、ｎ個のトランジスタのリアゲートは制御信号Ｃ１〜Ｃｎにより制御されている。

再構成可能セルは、第１のブランチと並列なｎ−１本のブランチをさらに備え、ここに例えばフロントゲート酸化膜がリアゲート酸化膜よりも厚い、非対称型デュアルゲートＭＯＳＦＥＴトランジスタＭｎ＋１〜Ｍ２ｎ−１が各々配置されている。

これらのトランジスタのフロントゲートは、それぞれｎ−１入力Ｅ２〜Ｅｎのうちの一つに接続されている。

これらすべてのトランジスタのリアゲートの２ｎ−１の制御信号Ｃ１〜Ｃ２ｎ−１が、再構成可能セルの構成を制御するために必要である。

先出の図面に示すダイナミック論理により構成される再構成可能セルは、特に小型である。実際、ダイナミック構造にはＰ型の相補型回路網は必要でないため、大幅な小型化を維持することができる。

相補型回路網がなければ、寄生容量を抑えることができ、相補型のスタティック構造と比較して高速化を図ることができる。

しかし、スタティック論理は一般的に、ダイナミック論理と比較してノイズに対する耐性が高く、よって温度が大幅に変わり得る用途では特に重要となる。

ＣＭＯＳスタティック論理（ＳＣＭＯＳ）では、先出の図面に示したＮＭＯＳ回路網に加えて、Ｐ型の相補型回路網が必要である。

このようなＰＭＯＳ相補型回路網では表面積と寄生容量が大きくなってしまうが、多数の入力で論理動作を実装する場合には、軍事用、さらには油井における用途ではスタティック論理が重要になり得る。

図６は、４つの論理動作を構成する再構成可能スタティックセルを示し、これは６個のトランジスタからなっている。

この再構成可能セルでは、ダイナミック論理の両ブランチは、接地から最も遠い、両ブランチが共有する点に設けられた出力Ｆを有する。第１のブランチには、２個の対称型または非対称型トランジスタＱ１、Ｑ２が直列に配置され、第２のブランチには、１個の好適には非対称型トランジスタＱ３が配置されている。

ＰＭＯＳトランジスタＱ４、Ｑ５、Ｑ６の相補型回路網は、出力Ｆと電源端子Ｖｄｄとの間に実装されている。この回路網では、対応する１つのＮＭＯＳブランチが遮断されると、１または複数の相補型ＰＭＯＳブランチが導通する。

トランジスタＱ４、Ｑ５は、互いに並列に接続され、電源端子に接続されたトランジスタＱ６と直列に配置されている。よって、出力Ｆは、両トランジスタ回路網が共有する点に位置している。

トランジスタＱ５は、ゲートが互いに接続されている対称型または非対称型デュアルゲートＰ型ＭＯＳＦＥＴトランジスタである。

トランジスタＱ４、Ｑ６は、ゲートが分離されている非対称型デュアルゲートＰ型ＭＯＳＦＥＴトランジスタであり、各リアゲートに入力される２つの制御信号Ｃ３、Ｃ４により制御されている。

入力Ａは、トランジスタＱ５の互いに接続されているゲートに接続されている。

入力Ｂは、トランジスタＱ４、Ｑ６のフロントゲートに接続されている。

図６の再構成可能セルは、対称型トランジスタのみから、あるいは非対称型トランジスタのみから作製してもよい。

図６の例におけるトランジスタのサイズについては、トランジスタＱ１、Ｑ２、Ｑ３のＷ／Ｌは１．６μｍ／０．４μｍであり、トランジスタＱ５、Ｑ６のＷ／Ｌは３．２μｍ／０．４μｍであり、トランジスタＱ４のＷ／Ｌは０．８μｍ／０．５μｍである。

セルが０．６Ｖを超える電源電圧Ｖｄｄで作動する場合を除き、再構成可能スタティックセル全体に対称型トランジスタを使用しても、正常に作動する。

実際、トランジスタＱ３、Ｑ４の閾値電圧Ｖｓに対する電源電圧Ｖｄｄの比率が十分に低いことが求められ、これはＶｄｄが０．６Ｖ、対称型デバイスの閾値電圧が約０．４Ｖの場合に当てはまる。Ｖｄｄ／Ｖｓ比がこのように低ければ、それ自体で、トランジスタＱ３の遮断が、リアゲートにもっぱら電圧−Ｖｄｄを印加することにより保証される。

トランジスタＱ４については、リアゲートを適切に制御していれば、Ｗ／Ｌ比が低く、Ｖｄｄ／Ｖｓ比も比較的低ければ遮断を保証するに十分であり、これによりセルの適切な機能性が保証される。

しかし、低消費化よりも高速化が重視されている再構成可能スタティックセルにおいては、トランジスタのメーカー指定の最大電圧値に近い電源電圧を選択するのが有用である。この場合、電源電圧は例えば１．２Ｖであってもよい。

このような場合、電源電圧が０．６Ｖを超えると、トランジスタＱ３、Ｑ４に非対称型デュアルゲートＭＯＳＦＥＴトランジスタを使用して、そのフロントゲートに印加された電圧に関わらず、遮断が必要な構成において遮断を可能にする必要がある。このような場合、ダイナミック論理で実装されたセルについては、セルの全体を非対称型トランジスタのみで作製してもよい。

非対称型トランジスタのフロントゲート酸化膜とリアゲート酸化膜の膜厚比率を調整する際には、ゲート酸化膜の絶縁破壊のリスクを避けるために、関連するトランジスタの電圧Ｖｇｓ、Ｖｇｄを１．２Ｖ未満に維持しながら、この遮断状態を実現するように設定することが望ましい。

表４に、４つの論理動作を構成できる図６に示す再構成可能スタティックセルの真理値表を示す。実行可能な各動作は、制御信号Ｃ１〜Ｃ４の状態に応じた所与の構成に対応する。

実装された４つの論理動作は、図１の再構成可能セルの論理動作と同様である。

つまり、図６の再構成可能セルの動作によれば、ＮＯＮ−Ａ、ＮＯＮ−Ｂ、ＮＡＮＤ、ＮＯＲの４つの論理動作を構成することができる。

ＮＯＮ−Ａ構成においては、トランジスタＱ２のフロントゲートに印加された電圧に関わらず、すなわち信号Ｂの論理状態に関わらずトランジスタＱ２を導通とするよう、信号Ｃ１は電圧Ｖｄｄを有する。また、トランジスタＱ３をフロントゲートに印加された電圧に関わらず、すなわち信号Ｂの論理状態に関わらず遮断するよう、信号Ｃ２は電圧−Ｖｄｄを有する。トランジスタＱ３は非対称型であるから、このように完全に遮断される。

ＰＭＯＳトランジスタＱ４は常に遮断状態とするために、信号Ｃ３は電圧Ｖｄｄを有する。実際は、トランジスタＱ４の遮断状態は、トランジスタＱ４自身のバイアスと、同じブランチに直列に配置された１または複数のトランジスタのバイアスとによって決まる。必要であれば、トランジスタＱ４は非対称型に設定される。このデバイスＱ４は、例えばリアゲート酸化膜よりもフロントゲート酸化膜の方が膜厚が大きい。

トランジスタＱ６をそのフロントゲートに印加された入力Ｂの論理状態に関わらず導通とするために、信号Ｃ４は電圧−Ｖｄｄを有する。

図７は、図６に示す４つの動作を構成する再構成可能スタティックセルの、このセルによって構成される４つの各動作についてのタイミングチャートである。これらの動作を構成するには、リアゲートに印加された電圧によるフロントゲートの論理状態に関わらず、これらのトランジスタを導通あるいは遮断状態にすることができなければならない。

ＮＯＮ−Ｂ構成においては、入力Ａにより制御されたＮＭＯＳトランジスタＱ１が配置されたブランチを遮断するよう、制御信号Ｃ１は電圧−Ｖｄｄを有する。また、トランジスタＱ３の正常な導通を保証するために、制御信号Ｃ２は０Ｖとする。

入力Ｂの論理状態に関わらずトランジスタＱ４の導通を保証するために、制御信号Ｃ３を−Ｖｄｄとし、これによりトランジスタＱ４の閾値電圧を大幅に減少させ、その抵抗Ｒ_ＯＮを抑制する。これにより、入力Ｂの論理状態に関わらず、トランジスタＱ４は導通となる。

最後に、トランジスタＱ６の正常な導通を保証するために、制御信号Ｃ４はＶｄｄとする。すなわち、このトランジスタはそのフロントゲートに論理状態０が印加されると導通し、そのフロントゲートに論理状態１が印加されると遮断される。

ＮＡＮＤ動作を構成するには、トランジスタＱ２の正常な導通を保証するために、制御信号Ｃ１は電圧０Ｖを有する。また、トランジスタＱ３を、必要に応じてこのトランジスタの非対称構造との組み合わせにより遮断するよう、信号Ｃ２は電圧−Ｖｄｄを有する。また、トランジスタＱ４の正常な導通が保証するために、制御信号Ｃ３は電圧Ｖｄｄを有し、トランジスタＱ６を、そのフロントゲートに印加された電圧に関わらず、すなわち入力Ｂの論理状態に関わらず導通とするよう、制御信号Ｃ４は電圧−Ｖｄｄを有する。

さらに、ＮＯＲ動作を構成するには、トランジスタＱ２のフロントゲートに印加された電圧に関わらず、このトランジスタの導通を保証するために、制御信号Ｃ１は電圧Ｖｄｄを有する。また、入力Ｂによる論理状態に応じて、トランジスタＱ３の正常な動作を保証するために、制御信号Ｃ２は０Ｖとする。また、トランジスタＱ４を、必要に応じてこのトランジスタのサイズの調整および非対称性との組み合わせにより常に遮断するよう、制御信号Ｃ３は電圧Ｖｄｄを有する。例えば、入力Ｂにより制御されたゲート酸化膜を厚くしてもよい。これにより、トランジスタＱ４の閾値電圧を増加させ、遮断状態における動作が実現される。

さらに、トランジスタＱ６の正常な導通を保証するために、制御信号Ｃ４は電圧Ｖｄｄとする。

図８に、ｎ入力Ｅ１〜Ｅｎを有する再構成可能スタティックセルを作製可能な本発明の原理を概略的に示す。

図８の再構成可能セルは、直列なｎ個のＭＯＳＦＥＴトランジスタＭ１〜ＭｎＡが配置される第１のブランチを備えている。

トランジスタＭ１Ａは、フロントゲートおよびリアゲートが互いに接続されている対称型デュアルゲートＭＯＳＦＥＴトランジスタであり、ｎ−１個のトランジスタＭ２Ａ〜ＭｎＡは、ゲートが分離されている対称型デュアルゲートＭＯＳＦＥＴトランジスタである。

トランジスタＭ１Ａの両ゲートは、回路網Ｅ１の論理入力により制御されている。ｎ−１個のトランジスタＭ２Ａ〜ＭｎＡのフロントゲートは、回路網Ｅ２〜Ｅｎのｎ−１論理入力により制御され、これらｎ−１個のトランジスタのリアゲートは、制御信号Ｃ２Ａ〜ＣｎＡにより制御されている。

再構成可能セルは、第１のブランチと並列なｎ−１本のブランチをさらに備え、ここにＭＯＳＦＥＴトランジスタＭ２Ｂ〜ＭｎＢが各々配置されている。

ｎ−１個のトランジスタＭ２Ｂ〜ＭｎＢは、ゲートが分離されている非対称型デュアルゲートＭＯＳＦＥＴトランジスタであることが望ましい。

ｎ−１個のトランジスタＭ２Ｂ〜ＭｎＢのフロントゲートは、回路網Ｅ２〜Ｅｎのｎ−１論理入力により制御され、これらｎ−１個のトランジスタのリアゲートは、制御信号Ｃ２Ｂ〜ＣｎＢにより制御されている。

出力Ｆは、接地から最も遠い、ｎ本のブランチが共有する点に位置している。

ＰＭＯＳトランジスタの相補型回路網は、出力Ｆと電源端子Ｖｄｄとの間に実装されている。この回路網では、対応するＮＭＯＳブランチが遮断されると、１または複数の相補型ＰＭＯＳブランチが導通する。

この相補型回路網は、互いに並列に接続され、ｎ−１個のトランジスタＭ２Ｄ〜ＭｎＤと直列に配置されているｎ個のトランジスタＭ１Ｃ〜ＭｎＣを備えている。ここで、トランジスタＭｎＤは電源端子に接続されている。

よって、出力Ｆは、両トランジスタ回路網の共有する点に配置されている。

トランジスタＭ１Ｃは、ゲートが互いに接続されている対称型または非対称型デュアルゲートＰ型ＭＯＳＦＥＴトランジスタである。一方、ｎ−１個のトランジスタＭ２Ｃ〜ＭｎＣは、ゲートが分離されている非対称型デュアルゲートＰ型ＭＯＳＦＥＴトランジスタである。

トランジスタＭ１Ｃの両ゲートは、回路網Ｅ１の論理入力により制御されている。ｎ−１個のトランジスタＭ２Ｃ〜ＭｎＣのフロントゲートは、回路網Ｅ２〜Ｅｎのｎ−１論理入力により制御され、これらｎ−１個のトランジスタのリアゲートは、制御信号Ｃ２Ｃ〜ＣｎＣにより制御されている。

トランジスタＭ２Ｄ〜ＭｎＤは、ゲートが分離されている非対称型デュアルゲートＰ型ＭＯＳＦＥＴトランジスタである。ｎ−１個のトランジスタＭ２Ｄ〜ＭｎＤのフロントゲートは、回路網Ｅ２〜Ｅｎのｎ−１論理入力により制御され、これらｎ−１個のトランジスタのリアゲートは、制御信号Ｃ２Ｄ〜ＣｎＤにより制御されている。

なお、図８に示す再構成可能セルを、すべて対称型トランジスタから、あるいはすべて非対称型トランジスタから作製してもよい。

これらすべてのトランジスタのリアゲートの４（ｎ−１）の制御信号（Ｃ２Ａ〜ｃａｎ、Ｃ２Ｂ〜ＣｎＢ、Ｃ２Ｃ〜ＣｎＣ、Ｃ２Ｄ〜ＣｎＤ）が、再構成可能セルの構成を制御するために必要である。

以下の請求の範囲に定義された本発明の原理に則り、種々の応用が可能である。

Claims (15)

1. ｎ入力（Ａ、Ｂ、…）を有し（ｎは２以上）、前記ｎ入力（Ａ、Ｂ、…）に与えられた論理信号を処理可能な少なくとも４つの論理動作を実現できる再構成可能論理セルにおいて、
   前記セルの接地と出力（Ｆ）との間に、直列に設けられたｎ個のデュアルゲートＮ型ＭＯＳＦＥＴトランジスタ（Ｍ１、Ｍ２、…）を有する少なくとも１本の第１のブランチと、前記第１のブランチと並列に設けられ、それぞれ１個のデュアルゲートＮ型ＭＯＳＦＥＴトランジスタ（Ｍ３）を有するｎ−１本のブランチとを備え、前記論理動作のそれぞれは前記セルの所与の構成に対応し、一連の制御信号（Ｃ１、Ｃ２、…）が少なくとも一部のトランジスタ（Ｍ２、Ｍ３、…）のリアゲートに印加され、各制御信号（Ｃ１、Ｃ２、…）は当該トランジスタ（Ｍ２、Ｍ３、…）をある動作モードに設定することが可能であり、前記ｎ入力（Ａ、Ｂ、…）はそれぞれ前記第１のブランチの前記ｎ個のトランジスタ（Ｍ１、Ｍ２、…）のうちの１つのフロントゲートに接続され、ｎ−１入力（Ｂ）は前記第１のブランチと並列に設けられる前記ｎ−１本のブランチの前記ｎ−１個のトランジスタのうちの１つ（Ｍ３）のフロントゲートに印加されることを特徴とする、再構成可能論理セル。
2. ｎは２であり、第１の入力（Ａ）は前記第１のブランチの第１のトランジスタ（Ｍ１）の互いに接続されているゲートに接続されており、第２の入力（Ｂ）は前記第１のブランチのゲートが分離されている第２のトランジスタ（Ｍ２）のフロントゲートと、前記第２のブランチのやはりゲートが分離されているトランジスタ（Ｍ３）のフロントゲートとに接続されており、前記第１のブランチの前記第２のトランジスタ（Ｍ２）のリアゲートおよび前記第２のブランチの前記トランジスタ（Ｍ３）のリアゲートに印加された制御信号（Ｃ１、Ｃ２）により、前記再構成可能セルが４つの動作を実行可能となることを特徴とする、請求項１に記載の再構成可能論理セル。
3. ｎは２であり、すべての前記トランジスタのゲートは分離しており、第１の入力（Ａ）は前記第１のブランチの第１のトランジスタ（Ｍ１）のフロントゲートに接続されており、第２の入力（Ｂ）は前記第１のブランチの第２のトランジスタ（Ｍ２）のフロントゲートと、前記第２のブランチのトランジスタ（Ｍ４）のフロントゲートとに接続されており、第３の入力（Ｃ）は前記第１のブランチの第３のトランジスタ（Ｍ３）のフロントゲートと、第３のブランチのトランジスタ（Ｍ５）のフロントゲートとに接続されており、前記５個のトランジスタ（Ｍ１〜Ｍ５）のリアゲートに印加された５つの制御信号（Ｃ１〜Ｃ５）により、前記再構成可能セルが１１の動作を実行可能となることを特徴とする、請求項１に記載の再構成可能論理セル。
4. 前記制御信号（Ｃ１、Ｃ２、…）は−Ｖｄｄ、０、＋Ｖｄｄから選択される電圧を有し、Ｖｄｄはセルの電源電圧であることを特徴とする、請求項１〜３のいずれか一項に記載の再構成可能論理セル。
5. 前記再構成可能セルはダイナミック論理で構成され、前記セルの前記ブランチは、前記接地と電源端子との間、ならびにプリロード用Ｐ型トランジスタ（Ｍｐ）と評価用Ｎ型トランジスタ（Ｍｎ）との間で直列に設けられ、これらのトランジスタのゲートはクロック信号により制御され、前記第１のブランチと並列に設けられる前記ｎ−１本のブランチの前記トランジスタ（Ｍ３、Ｍ４、Ｍ５）は非対称型であるであることを特徴とする、請求項１〜４のいずれか一項に記載の再構成可能論理セル。
6. すべての前記トランジスタは非対称型であることを特徴とする、請求項５に記載の再構成可能論理セル。
7. 前記再構成可能セルはスタティック論理で構成され、前記セルの前記ブランチは前記接地と電源端子（Ｖｄｄ）との間で直列に配置され、トランジスタの相補型回路網が、前記接地から最も遠く、前記セルの前記出力（Ｆ）をなす、前記セルの前記ブランチが共有する点と前記電源端子（Ｖｄｄ）との間に配置されていることを特徴とする、請求項１〜５のいずれか一項に記載の再構成可能論理セル。
8. ｎは２であり、前記相補型回路網は、前記電源端子と前記セルの前記出力（Ｆ）との間に、１個のＰ型ＭＯＳＦＥＴトランジスタ（Ｑ６）と、これと直列接続された、前記セルの前記出力（Ｆ）に接続された２個の互いに並列接続されたＰ型ＭＯＳＦＥＴトランジスタ（Ｑ４、Ｑ５）とを備え、前記第１の入力（Ａ）は並列接続された第１のＰ型トランジスタ（Ｑ５）の互いに接続されているゲートに接続されており、前記第２の入力（Ｂ）はゲートが分離されている並列接続された第２のＰ型トランジスタ（Ｑ４）のフロントゲートと、直列接続されたやはりゲートが分離されている前記Ｐ型トランジスタ（Ｑ６）のフロントゲートとに接続されており、並列接続された前記第２のＰ型トランジスタ（Ｑ４）のリアゲートと、直列接続された前記Ｐ型トランジスタ（Ｑ６）のリアゲートとに印加された２つの制御信号（Ｃ３、Ｃ４）により、前記再構成可能セルが４つの動作を実行可能となることを特徴とする、請求項２または７に記載の再構成可能論理セル。
9. 前記トランジスタはすべて対称型であるとき、ゲートが分離されている並列接続された前記Ｐ型トランジスタ（Ｑ４）のＷ／Ｌ比は、電圧Ｖｄｄがそのリアゲートに印加されているとき、当該トランジスタが遮断されるように調節されることを特徴とする、請求項８に記載の再構成可能論理セル。
10. ゲートが分離されている並列接続された前記Ｐ型トランジスタ（Ｑ４）は非対称型であることを特徴とする、請求項８に記載の再構成可能論理セル。
11. すべての前記トランジスタが非対称型であることを特徴とする、請求項１０に記載の再構成可能論理セル。
12. 前記トランジスタの非対称性とは、入力論理信号により制御されるフロントゲートの閾値電圧が、前記セルの論理動作の前記制御信号により制御されるリアゲートの閾値電圧に対して大きくなるようなものであることを特徴とする、請求項５、６、１０または１１に記載の再構成可能論理セル。
13. １または複数の前記トランジスタの非対称性が、当該トランジスタの動作モードの安定性と、当該トランジスタのゲート破壊の限界値より低いバイアス電圧で前記セルが実行する動作とを確実に両立させるよう選択されることを特徴とする、請求項５、６、１０、１１または１２に記載の再構成可能論理セル。
14. 非対称型ゲートは、ゲート酸化膜の膜厚が異なることを特徴とする、請求項１〜１３のいずれか一項に記載の再構成可能論理セル。
15. 非対称型ゲートは、非対称型の動作を構成することを特徴とする、請求項１〜１４のいずれか一項に記載の再構成可能論理セル。

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