DE3750926T2 - Synchrone Array-Logikschaltung. - Google Patents

Description

Gebiet der Erfindung
• Diese Erfindung bezieht sich auf eine Schaltung für das Ausführen logischer Funktionen mit eingebauter Prüfbarkeit. Eine Schaltung, die die Merkmale aufweist, welche in der Präambel des Anspruchs 1 ausgeführt sind, ist in der Veröffentlichung MICROPROCESSORS AND MICROSYSTEMS, Band 10, Nr. 3, April 1986, S. 139-147, London, GB, beschrieben. Die Konstruktion der kombinatorischen Logikschaltung, die in diesem Dokument offenbart ist, wird nicht im einzelnen erörtert.
• Die Veröffentlichung IT/INFORMATIONSTECHNIK, Band 28, Nr. 3, 1986, S. 142-149, München, DE, vergleicht statische und dynamische CMOS Schaltungen und offenbart getaktete dynamische CMOS Schaltungen mit einer Abschätzphase und einer Haltephase.
• Es ist das Ziel der vorliegenden Erfindung, die prüfbare Schaltung nach dem Stand der Technik zu verbessern durch Verringerung der Anzahl von Transistoren und die Vereinfachung der Verschaltung.
• Anspruch 1 definiert die vorliegende Erfindung, während Anspruch 2 eine Kombination solcher Schaltungen definiert.
Beschreibung einer Ausführungsform
• Fig. 1 ist ein Blockdiagramm eines Abschnitts einer integrierten Schaltung;
• Fig. 2 ist eine schematische Darstellung eines konzentuellen Layouts von Transistoren innerhalb der Matrix, die in Fig. 1 gezeigt ist;
• Fig. 3 ist eine Serie von Zeitlagediagrammen zur Darstellung des Betriebs der Schaltung nach Fig. 2;
• Fig. 4 ist ein Schema zur Darstellung des erfindungsgemäßen alternativen konzeptuellen Layouts für die Matrix nach Fig. 1;
• Fig. 5 ist ein Schema zur Darstellung einer Transistormatrix, die eine Boole'sche Funktion implementiert;
• Fig. 6 ist ein Schema zur Darstellung der Implementierung einer äquivalenten Boole'schen Funktion unter Verwendung von weniger Transistoren;
• Fig. 7 ist ein Schema zur Darstellung des Multiplexer- und Speicherelements aus Fig. 1 in größeren Einzelheiten.
• Fig. 1 ist ein Blockdiagramm zur konzeptionellen Illustration der Art und Weise, in der integrierte Schaltungen implementiert werden.
• Fig. 1 ist ein kleiner Ausschnitt eines viel größeren integrierten Schaltkreises und illustriert die schaltungsmäßige Realisierung von zwei Boole'schen Gleichungen. Es ist offensichtlich, daß ebensoviele Abschnitte wie in Fig. 1 dargestellt, kombiniert werden können zum Erzeugen der Gesamtfunktion, die für den integrierten Schaltkreis gewünscht wird.
• Fig. 1 umfaßt zwei Zellen 10 und 20, jede für die Implementierung einer einzelnen Boole'schen Gleichung. Die Zellen 10 und 20 sind miteinander auf dem Niveau des Blockdiagramms identisch und deshalb wird hier nur die Zelle 10 beschrieben. Die Zelle 10 umfaßt generell eine Matrix von Transistoren 12, einen Multiplexer 15 und ein Speicherelement 18. Diese Elemente sind in Blockform dargestellt; ihre Komponenten werden im einzelnen weiter unten beschrieben. Das Speicherelement 18 implementiert die Abtastprüfbarkeit und den Synchronbetrieb der Zellen miteinander. Die Transistormatrix 12, welche das Mittel darstellt, mittels dem die gewünschte Logikfunktion von Zelle 20 implementiert wird, ist schaltbar angeschlossen zwischen einer Leistungsversorgung VDD und einem Tiefenpotential VSS über Transistoren 21 und 22. Die Signal leitungen für ein Taktsignal 25, ein Prüfsignal 27 und Signal 0 (28) erstrecken sich in die Zelle 10 von außerhalb der Zelle. Falls gewünscht, könnte ein Signal 0, invers zu Signal 0, statt diesem geliefert werden. Leitung 28 kommt von einer (nicht dargestellten) der Zelle 10 vorausgehenden Zelle oder, in dem Fall, wenn die Zelle 10 die erste Zelle ist, von Signalen, geliefert von außerhalb des Chips. Die Taktleitung 25 wird angesteuert mittels eines bekannten Oszillators und ist angeschlossen zum Liefern eines Taktsignals an das Speicherelement 18 und an den Transistor 21, während das inverse Taktsignal dem Transistor 22 zugeführt wird. Aus Gründen der Deutlichkeit sind die Transistoren 21 und 22 außerhalb der Matrix 12 gezeigt. In dem tatsächlichen Schaltkreis werden sie jedoch innerhalb der Matrix 12 implementiert oder innerhalb eines Taktpuffers, verwendet zum Ansteuern der Taktleitungen. Der Multiplexer 15 ist mit dem Speicherelement 18 verbunden zur Steuerung der Signale, die dem Speicherelement zugeführt werden. Signale auf der Prüfleitung 27 steuern den Multiplexer 15 und bestimmen, ob der Multiplexer 15 an das Speicherelement 18 das Signal Q auf Leitung 28 oder das Ausgangssignal von der Transistormatrix 12, empfangen über Leitung 30, liefern wird.
• Die Zelle 10 kann in zwei unterschiedlichen Arten betrieben werden, normal und Prüfung. Im Normalbetrieb ist die Prüfleitung 27 aus. Die Matrix 12 wird in Reaktion auf Signale, die an ihre Eingangsknoten 35a, 35b, usw., angelegt werden, eine Boole'sche Gleichung lösen und das Resultat über Leitung 30 dem Multiolexer 15 zuführen. Da die Prüfleitung 27 aus ist, wird der Multiolexer 15 das Resultat jener Lösung dem Speicherelement 18 hinzuführen, das das Matrixausgangssignal zwischenspeichert auf Ausgangsleitung 32. Die Ausgangsleitung 32 ist als Eingangsleitung an das Speicherelement der nächsten Zelle 20 angeschlossen und typischerweise liefert sie ein oder mehrere Eingangssignale an die Transistormatrizen in anderen Zellen. Wenn Rückkopplung in den Matrizen 12 verwendet wird, kann die Leitung 32 sogar mit der Ausgangsmatrix 12 in derselben Zelle 10 verbunden werden.
• Während des Prüfens wird die innnerhalb der Zelle 10 in Fig. 1 dargestellte Schaltung in einer abweichenden Weise unter Steuerung durch die Prüfleitung 27 konfiguriert. Ein Signal auf dieser Leitung veranlaßt den Multiplexer 15 das 0 Signal auf Leitung 28 direkt dem Speicherelement 18 zuzuführen, wobei das Signal auf Leitung 30 ignoriert wird. In einer solchen Konfiguration wird eine Kette von Speicherelementen in aneinandergrenzenden Zellen erzeugt, die als ein Schieberegister wirkt. Das Schieberegister ermöglichst das vollständige Prüfen der integrierten Schaltung einschließlich der Transistormatrizen. Allgemein gesagt können die Prüfdaten in die Schaltunq unter Verwendung von Speicherelementen in Schieberegisterform eingetaktet werden. Dann wird das System in den Normalbetrieb geschaltet für ein oder mehrere Zyklen zum Ausführen einer spezifizierten Operation. Schließlich wird das System wieder in den Prüfmodus gebracht und die Ergebnisse der spezifizierten Operation werden ausgetaktet für den Vergleich mit den Daten, die von einem richig funkionierenden Schaltkreis geliefert werden. Dieser Prozeß kann ebenso of wie gewünscht wiederholt werden, um die richtige Funktionsweise aller Schaltungskomponenten zu verifizieren. Eine solche Prüfoperation wird weiter unten diskutiert.
• In unserem System versorgt jede Transistormatrix ein einzelnes Speicherelement und jede Gruppe von Zellen 10, 20, usw., empfängt dasselbe Taktsignal. Falls erforderlich, wird ein Taktpufferschaltkreis verwendet, um die einlaufenden Taktsignale an alle gewünschten Speicherelemente zu verteilen. Das Taktsignal ist nicht in der Anzahl von Phasen beschränkt, die es haben kann, noch besteht eine Beschränkung dahingehend, ob die Speicherelemente dynamisch oder statisch sind.
• Das Wesentliche der Zelle 10 ist die Transistormatrix 12. Diese Transistormatrix, unter Verwendung von typischerweise nur N-Kanal- Transistoren führt die logische Operation bezüglich des Eingangssignals 35 aus, während das Speicherelement 18 das Resultat aufbewahrt. Die Matrix 12 kann, ebenso wie die Boole'sche Gleichung, die es löst, von irgendeiner gewünschten Größe sein. Die Matrix hat üblicherweise eine von mehreren unterschiedlichen Formaten. Die generelle Struktur einer Ausführunqsform einer Transistormatrix 12 ist in größeren Einzelheiten in Fig. 2 gezeigt. Die Matrix selbst besteht aus "Leisten" von vergrabener Diffusion 37, die an der Ober- und Unterseite verbunden sind mit den Transistoren, beispielweise Transistoren 42 und 43 auf irgendeine Leiste die eine logische UND Funktion ausführt. Das Verbinden der Leisten an ihren Ober- und Unterseiten liefert die logische ODER Funktion. Für das einfache Summieren von Produktmatrizen bestimmt die Anzahl von Leisten die Breite der Matrix und ist gleich der Anzahl von ODER Termen in der Boole'schen Gleichung. Die Anzahl von Transistoren in jeder Leiste bestimmt die Matrixhöhe und repräsentiert die Anzahl von UND Termen. Obwohl theoretisch unbegrenzt, ist tatsächlich die Größe der Matrix begrenzt durch Schaltungsverhaltenüberlegungen. Darüberhinaus kann, wie unten diskutiert, die Abmeßung der Matrix durch Faktorisierung reduziert werden.
• Für den beispielsweisen Schaltungsteil aus Fig. 2 wird der untere Knoten 52 verbunden mit dem oberen Knoten SO, wenn entweder (1) beide Transistoren 42 und 43 eingeschaltet sind oder (2) Transistor 44 und einer der Transistoren 45 oder 46 eingeschaltet sind. Demgemäß berechnet die einfache dargestellte Schaltung die Funktion: Ausgang geht auf null, wenn Transistoren 42 und 43 gleich eins sind oder wenn Transistor 44 gleich eins ist und einer der Transistoren 45 und 46 gleich 1 ist.
• Der Betrieb der in Fig. 2 dargestellten Schaltung wird illustriert unter Verwendung der Zeitlagediagramme in Fig. 3. Während des ersten Halbtaktzyklus werden, während das Taktsignal ClK hoch liegt, der obere Knoten 50 und alle anderen mit ihm verbundenen Knoten durch eingeschaltete Transistoren auf einen digital hochliegenden Zustand geladen. Dies ist die Vorladephase. während des nächsten Halbzyklus werden der untere Knoten 52 und alle anderen Knoten, die mit ihm verbunden sind, durch ausgeschaltete Transistoren auf ein digital niedrig entladen. Dies ist die Berechnungsphase. Wenn ein leitender Pfad durch die Matrix existiert vom oberen Knoten zum unteren Knoten (d.h. alle der UND Transistoren in irgendeiner ODER Leiste sind ein), dann wird auch der obere Knoten auf niedrig entladen. Bei der nächsten Taktflanke, d.h. unmittelbar vor dem nächsten Vorladen, wird das Speicherelement den digitalen Pegel an der oberen Seite der Matrix lesen und feststellen, ob er hoch oder niedrig liegt, und das Resultat zwischenspeichern. Demgemäß wird durch Verwendunq des Speicherelements der Matrixausgang gespeichert und weitergeleitet zu nachfolqenden Zellen und Matrizen und die Matrix ist freigemacht für die nächsten Daten und den Vorlade/Berechnungszyklus. Für die hypothetischen Eingangsdaten, die in Fig. 3 verwendet wurden während der Zyklen 1 und 2, existiert eine leitende Strecke zwischen Knoten 50 und 52 und demgemäß wird der Knoten 50 niedrig gezogen. Kein leitender Pfad existiert während Zyklus 3 und demgemäß bleibt der Knoten 50 hoch.
• Die Vorlade- und Berechnungsfunktionen können auf mehrere unterschiedliche Weisen ausgeführt werden. Ein solcher Ansatz war in Fig. 2 gezeigt, wo jede Matrix einen P-Kanal-Vorladetransistor und einen N-Kanal-Berechnungstransistor umfaßt. Der alternative Ansatz der vorliegenden Erfindung ist in Fig. 4 gezeigt. Wie in Fig. 4 gezeigt, umfaßt jede Matrix einen N-Kanal-Vorladetransistor und benutzt gemeinsam die Taktleitung als den Berechnungsknoten. Abgesehen von der Verringerung der Anzahl von erforderlichen Transistoren, hat der Ansatz nach Fig. 4 Vorteile beim Layout und Verdrahtung. Da die Taktleitung durch jede Zelle verläuft (wie in Fig. 1 gezeigt), liefert die Taktleitung ein leichtes lineares Ziel am Boden der Matrix für die automatische Verdrahtung, abweichend von einem Rechnungstransistor, der ein Punktziel darstellt.
• Ein Beispiel der "Faktorisierung" zum Verringern der Transistorzahl einer Matrix ist in Fig. 5 und 6 wiedergebeben. Wie in Fig. 5 gezeigt, umfaßt eine Matrix einen ersten Transistor 60 in Serienschaltung mit einem zweiten Transistor 62. Diese seriengeschalteten Transistoren sind ihrerseits parallel geschaltet mit dritten und vierten Transistoren 64 und 66. 3eder der Transistoren 60 und 64 empfängt ein Eingangssignal, das mit A bezeichnet ist, während der Transistor 62 von Signal B gesteuert wird und der Transistor 66 von Signal C. Demgemäß folgt der Ausgang dem Eingang, wenn entweder A und B oder A und C ein sind. Um die Matrix auf diese Weise zu imnlementieren werden vier Transistoren benötigt.
• Fig. 6 illustriert das Konzept der Faktorisierung, in welchem der Transistor 64 weggelassen ist und der Transistor 60 seriell gekoppelt ist an die parallel geschalteten Transistoren 62 und 66. Im Ergebnis implementiert diese Schaltung dieselbe Funktion wie in Fig. 5, jedoch mit einem Transistor weniger. Wir verwenden das Faktorisieren zum Verrinqern der Transistorzahl, Verbesserung der Geschwindigkeit, Verrineruno der Last und Herabsetzung der Chipfläche in großen Matrizen.
• Die Gesamtbetriebsgeschwindigkeit der Transistormatrix wird begrenzt durch die Vorlade- und Rechnungszeiten, welche ihrerseits gesteuert werden durch die Belastungen innerhalb der Matrix, die geladen und entladen werden müßen. Größere Matrizen haben die Tendenz, langsamer zu arbeiten als kleinere Matrizen. Die die Güte beeinträchtigenden Merkmale einer Matrix sind die Transistorleitfähigkeit und die parasitäre fast. Der Durchschaltwiderstand repräsentiert die Leitfähigkeit des Transistors. Im Ergebnis gilt, daß je mehr Serienkomponenten vorhanden sind desto mehr Kapazität geladen und entladen werden muß und höherer Widerstand vorliegt, über welchen die Kapazität geladen und entladen wird. Ein schlechtester Fall tritt ein, wenn nur einer der UND Pfade leitend ist und alle bis auf den unteren Transistor aller anderen Pfade ausgeschaltet sind, was bewirkt, daß die gesamte parasitäre Kapazität durch einen einzigen Transistor zu entladen ist.
• Ein anderer Faktor, der die Güte der Transistormatrix beeinflußt, ist die Länge der Verdrahtungsdiffusion zwischen den Transistoren und der Matrix. Längere Verdrahtungsleitungen haben einen höheren Widerstand und eine größere Kapazität. Zusätzlich wird die Matrixgüte beeinflußt von der Verzögerung zwischen dem Beginn der Vorladephase und dem Gültigwerden der Eingangssignale für die Matrix. Dies ist ein Ergebnis der Verzögerung in der Signalausbreitung durch die Speicherelemente, was eine Zunahme der Zeit bewirkt, über welche der Takt in der Vorladephase bleiben muß. Demgemäß ist die maximale Taktrate begrenzt durch die Summe der Signalausbreitungsverzögerung, Vorladezeit im schlechtesten Falle und Rechnungszeit im schlechtesten Falle.
• Fig. 7 ist ein detailliertes Schema der Kombination des Multiplexors 15 und des Speicherelements 18, in Blockform in Fig. 1 dargestellt. Zur Illustration wurde eine Verstärkerstufe im Speicherelement 18 hinzugefügt zur Darstellung einer Technik für die Verstärkung der Ausgangssignale von dem Soeicherelement. Solche Verstärkung ist erforderlich, wenn das Speicherelement viele andere Transistormatrizen ansteuert oder weniger Matrizen ansteuert, die jedoch weiter von dem Speicherelement entfernt sind.
• Der Zweck des Speicherelements besteht darin, die Transistormatrizen in allen Fällen der integrierten Schaltung zu synchronisieren wie auch einen Abtastpfad für die Prüfung bereit zu stellen. Das Speicherelement speichert das Ergebnis einer Rechnung und verstärkt das Eroebnis für nachfolgende Stufen. Der Ausgang von einer Transistormatrixrechnung wird gespeichert von der Schaltung, die sich verhält wie eine flankengetriggerte Latch-Schaltung vom D-Typ. Die Speicherelemente selbst können von dynamischer oder statischer Konstruktion sein. Die dynamischen Schaltkreise sind kleiner und schneller, während die statischen Schaltkreise die Möglichkeit bieten, den Systemtakt abzuschalten.
• Der zentrale Abschnitt der in Fig. 7 dargestellten und mit "dynamisches Speicherelement (Latch-Schaltung)" bezeichneten Schaltung arbeitet mit einem einzigen Taktsignal, ist hinsichtlich des Layout komnakt und umfaßt Verstärkungsstufen. Die verstärkte Schaltung auf der rechten Seite der Fig. 7 ,gird verwendet für die Kompensation bezüglich großer Lasten. Diese Verstärkung ist besonders kritisch bei sehr stark integrierten Schaltkreisen, da der Uberhang der Verdrahtungsverläufe so groß ist.
• Fig. 7 zeigt auch im Detail den Multiplexer, der steuert, welche Signale dem Speicherelement zuzuführen sind. Wenn das signal geliefert wird, dann empfängt das Speicherelement das Signal vom Knoten, der mit Scan Input bezeichnet ist, während dann, wenn nicht vorhanden ist, die Speicherelementleitung 120 an die Transistormatrix angekoppelt ist. Es ist festzuhalten, daß die in Fig. 7 gezeigte Zeichnung nur zum Zweck der Erläuterung dient. Andere bekannte Schaltungen können als Zwischenspeichermultiplexer oder anstelle des dargestellten Verstärkers verwendet werden. Beispielsweise können Stufen aus dem Speicherelement eliminiert werden und ebenso der Verstärker für kleinere Lasten.
• Der Betrieb der in Fig. 7 dargestellten Schaltung läuft wie folgt. Wenn das Testsignal erfaßt wird, wird der Transistor 100 durchgeschaltet und der Transistor 101 gesperrt, um zu bewirken, daß das Scan Inputsignal auf Leitung 120 dem Speicherelement zugeführt wird. Alternativ ist im Normalbetrieb, wenn das Testsignal abgeschaltet ist, der Transistor 101 durchgeschaltet und der Transistor 100 gesperrt, um zu bewirken, daß das Signal von der Matrix auf Leitung 120 zu dem Speicherelement übertragen wird.
• Das dynamische Speicherelement bildet einen Zwischenspeicher für das ihm auf Leitung 120 präsentierte Signal zur Leitung 130. Nachdem das Signal auf Leitung 130 zwischengesneichert wurde, kann es direkt stromabliegenden Speicherelementen und anderen Transistormatrizen irendwo auf dem Chip zugeführt werden. In dem Fall, daß die Belastung auf Leitung 130 die Lieferfähigkeit des Speicherelements übersteigt, kann ein Verstärker vorgesehen werden. Ein typischer Verstärker ist in Fig. 7 dargestellt, obwohl es sich versteht, daß andere Verstärker ebenfalls verwendbar sind. Schließlich wird das verstärkte Ausgangssignal auf Leitung 140 dem nächsten Soeicherelement zugeführt. Wenn ein invertiertes Ausgangssignal gewünscht wird, kann von Leitung 140 ein bekannter Inverter angesteuert werden.

Claims (6)

1. Eine Schaltung, umfassend:

einen Prüfknoten (27);

einen Taktknoten (25);

einen Abtasteingangsknoten (28);

einen Abtastausgangsknoten (32);

ein Speicherelement (18), verbunden mit dem Taktknoten und dem Abtastausgangsknoten, und Schaltermittel (15), verbunden mit dem Prüfknoten, dem Abtasteingangsknoten and dem Speicherelement,

gekennzeichnet durch einen ersten Knoten für den Empfang einer ersten Quelle von positivem elektrischen Potential (VDD),

Vorlademittel einschließlich eines N-Kanal-Transistors, ansprechend auf ein Taktsignal, das am Taktknoten einwirkt und angeschlossen ist zwischen dem ersten Knoten und einem oberen Knoten;

einen Abschätzknoten, der direkt mit dem Taktknoten verbunden ist, eine Matrix (12) von Transistoren für das Erfüllen einer Boole'schen Funktion, angeschlossen zwischen dem oberen Knoten und dem Abschätzknoten, wobei der obere Knoten mit dem Abschätzknoten verbunden wird, wenn ein leitender Pfad durch die Matrix existiert; und

bei dem das Schaltermittel ebenfalls mit der Matrix verbunden ist, so daß das Schaltermittel unter Steuerung von dem Prüfknoten Signale entweder von dem Abtasteingangsknoten oder von dem oberen Knoten zu dem Speicherelement liefert.

2. Eine Schaltungskombination, umfassend mindestens einen ersten und einen zweiten Schaltkreis, jeder mit den Merkmalen nach Anspruch 1 , wobei der Abtastausgangsknoten (32) des ersten Schaltkreises (10) der Abtasteingangsknoten des zweiten Schaltkreises (20) ist, wobei alle Schaltkreise in Kombination sich den Prüfknoten (27) und den Taktknoten (25) teilen.

3. Eine Schaltung nach Anspruch 1 oder Anspruch 2, bei dem das Speicherelement ein Latch umfaßt.

4. Eine Schaltung nach Anspruch 1 oder Anspruch 2, bei dem das Schaltermittel einen Multiplexer umfaßt.

5. Eine Schaltung nach Anspruch 1, bei dem die Matrix ferner gekennzeichnet ist durch:

Serienschaltung von solchen der Mehrzahl von Transistoren (42, 43), die UND-Funktionen auszuführen haben; und

Parallelschaltung solcher der Mehrzahl der Transistoren (45, 46), welche ODER-Funktionen auszuführen haben.

6. Eine Schaltung nach Anspruch 1, bei der jeder Transistor in der Matrix ein Steuergate aufweist; und

alle Transistoren (60, 64) in der Matrix entsprechend demselben Ausdruck in der Boole'schen Funktion miteinander verbundene Steuergatter besitzen.