KR880005754A - 동기배열논리회로 및 시스템 - Google Patents

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Abstract

내용 없음

Description

동기배열논리회로 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 바람직한 실시예의 회로를 사용하여 제조되는 집적회로의 일부분에 관한 블럭도.
제2도는 제1도에 도시된 배열내에 있는 트랜지스터들의 개념적인 배치를 예시하는 개략도.
제3도는 제2도회로의 동작을 예시하는 일련의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 셀(cel1) 12 : 트랜지스터 배열
15 : 멀티플렉서 18 : 기억소자
25 : 클럭 라인 27 : 검사 라인
35a,b : 입력노드 37 : 스틱(stick)
50 : 상부노드 52 : 하부노드
101-107 : 수평금속 라인 110-113 : 확산영역
120-122 : 트랜지스터

Claims (35)

  1. 클럭 신호들의 소스(source), 제1, 제2와 제3주사노드(node), 제2주사노드에 연결되어 클럭신호들을 수신하도록 연결된 제 1기억소자, 제 3주사노드에 연결되어 클럭신호들을 수신하도록 연결된 제 2 기억소자, 최소한 하나의 제1입력노드와 제1출력노도를 갖는 제1트랜지스터 배열, 최소한 하나의 제2입력노드와 제2출력노드를 갖는 제2트랜지스터 배열, 검사 신호를 공급하는 검사노드, 검사신호에 응답하여 제1주사노드 또는 제1출력노드중 하나를 제1기억소자에 연결하기 위하여 검사노드와 제1출력노드에 연결되며, 제1주사노드와 제1기억소자사이에 연결된 제1스위칭수단, 및 검사신호에 응답하여 제2주사노드 또는 제2출력노드중 하나를 제2기억소자에 연결하기 위하여 검사노드와 제2주사노드에 연결되며, 제2주사노드와 제2기억소자사이에 연결된 제2스위칭수단을 포함하는 회로.
  2. 제1항에 있어서, 제1트랜지스터 배열이 제1과 제2소스의 전기전위, 부울기능을 평가하는 트랜지스터들의 배열, 제1소스와 상기배열 사이에 연결된 선충전(precharge)수단, 및 제2소스와 상기 배열 사이에 연결된 평가수단을 포함하여, 전도성경로가 상기 배열을 통하여 존재하는 경우에 제1소스가 제2소스에 연결되는 회로.
  3. 제2항에 있어서, 클럭신호들의 소스가 선충전수단과 평가수단에 각각 연결되는 회로.
  4. 제 1항에 있어서, 제 1기억소자가 래치(latch)를 포함하는 회로.
  5. 제1항에 있어서, 제1스위칭수단이 멀티플렉서를 포함하는 회로.
  6. 제 1항에 있어서, 제1트랜지스터 배열이 부울기능을 수행하도록 연결된 다수의 트랜지스터들을 포함하는 회로.
  7. 제6항에 있어서, 상기 배열이 다수의 트랜지스터들중 AND 기능을 수행하기 위하여 직렬로 연결된 트랜지스터를, 및 다수의 트랜지스터들중 OR 기능을 수행하기 위하여 병렬로 연결된 트랜지스터들을 포함하는 것을 특징으로 하는 회로.
  8. 제2항에 있어서, 상기 배열내의 각각의 트랜지스터가 제어 게이트를 가지고, 부울기능에서 동일한 항목에 해당하는 상기 배열의 모든 트랜지스터들이 공통으로 제어게이트들에 연결되는 회로.
  9. 검사노드, 클럭노드, 주사입력노드, 주사출력노드, 특정한 기능을 수행하도록 상호연결된 트랜지스터들의 배열, 클럭노드와 주사출력노드에 연결된 기억소자, 및 주사입력노드 또는 상기배열중 하나로부터 기억소자로 신호들을 공급하기 위하여 검사노드의 제어하에 동작가능하도록, 검사노드, 주사입력노드, 상기배열과 기억소자에 연결된 스위칭수단을 포함하는 회로.
  10. 제9항에 있어서, 상기배열이 부울기능을 수행하는 회로.
  11. 제10항에 있어서, 상기배열이 AND-OR 매트릭스로 연결된 다수의 트랜지스터들을 포함하는 회로.
  12. 제11항에 있어서, AND 기능을 수행하는 트랜지스터들이 직렬로 연결되는 회로.
  13. 제12항에 있어서, OR 기능을 수행하는 트랜지스터들이 병렬로 연결되는 회로.
  14. 제9항에 있어서, 상기 배열이, 제1과 제2전위소스, 부울기능을 수행하기 위하여 제1노드와 제2노드사이에 연결되어, 각각의 트랜지스터가 제어전극을 갖는 다수의 트랜지스터들, 제어신호들을 제공하기 위하여 제어전극들 각각에 연결된 제어수단, 제1전위소스와 제1노드사이에 연결된 충전수단, 및 제2노드와 제2전위 소스를 제어가능하도록 연결하기 위하여 제2노드와 제2전위소스 사이에 연결된 평가수단을 포함하는 회로.
  15. 제14항에 있어서, 충전수단이 클럭신호들의 소스에 연결된 제어전극을 갖는 충전트랜지스터를 포함하는회로.
  16. 제15항에 있어서, 평가수단이 클럭신호들의 소스에 연결된 제어전극을 갖는 평가트랜지스터를 포함하는 회로.
  17. 제16항에 있어서, 스위칭수단이 제1노드에서 상기 배열에 연결되는 회로.
  18. 제14항에 있어서, 동일한 제어신호를 수신하는 모든 트랜지스터들에 관한 제어전극들이 공통으로 연결되는 회로.
  19. 제9항에 있어서, 트랜지스터들의 배열이 게이트와 게이트 신호인가에 의해서 서로 선택적으로 연결가능한 한쌍의 확산 영역들을 각각의 전계효과 트랜지스터가 갖는 전계효과 트랜지스터들을 포함하는 회로.
  20. 제19항에 있어서, 상기 배열에 의해 수행되는 특정한 기능이 단지 AND 연산자들과 OR 연산자들에 의해 연결된항목들을 갖는 부울기능을 포함하여, 상기배열이 식의 각각의 항목에 해당하는 트랜지스터를 포함하는 회로.
  21. 제20항에 있어서, 동일한 항목에 해당하는 모든 트랜지스터들의 게이트들이 공통으로 연결되는 회로.
  22. 제21항에 있어서, AND 연산자들에 의해 연결된 식의 항목들에 해당하는 확산된 영역들의 트랜지스터들이 직렬로 연결되고 OR 연산자들에 의해 연결된 식의 항목들에 해당하는 확산된 영역들의 트랜지스터들이 병렬로 연결되는 회로.
  23. 한세트의 부울식들을 사용한 집적회로에 의해 수행되는 기능을 정하는 단계, 모든 동작이 단지 AND 연산자들과 OR 연산자들을 사용하여 수행되도록 부울식들을 다시 정하는 단계, 세트내의 각각의 식을 위하여 최소한 하나의 다른식에 관한 기억소자와 직렬로 연결되어있는 각각의 식에관한 기억소자를 제공하는 단계, 및 식의 각각의 항목에 관하여 트랜지스터를 제공하여, AND 연산자들에 의해 분리된 식의 항목들에 해당하는 트랜지스터들을 직렬로 연결하며, OR 연산자들에 의해 분리된 식의 항목들에 해당하는 트랜지스터들을 병렬로 연결하고, 식내에서 동일한 항목들에 해당하는 트랜지스터들을 공통으로 연결함으로써 형성되여 기억소자에 연결된 출력을 갖는 트랜지스터 배열을, 세트내의 각각의 식을 위하여 이 식을 평가하기 위해서 제공하는 단계를 포함하는 집적회로 설계방법.
  24. 집적회로의 부분에 의해 수행되는 기능을 정하는 한세트의 부울식들을 제공하는 단계, 각각의 이러한 식을 위하여 데이타베이스로부터 기억소자를 포함하는 한세트의 원시군(primitives)을 검색하는 단계, 기억소자들을 정하는 단계, 각각의 이러한 부울식을 위하여 제1축을 따라 트랜지스터들의 위치들을 정하는 단계, 및 각각의 이러한 부울식을 위하여 제2축을 따라 트랜지스터들의 위치들을 정하는 단계를 포함하는 상호연결된 트랜지스터들의 배열을 사용하여 논리기능을 수행하는 집적회로의 부분을 배치하는 방법.
  25. 제24항에 있어서, 부울식들을 제공하는 단계가 이러한 식들이 단지 AND, OR 및 역(inverse)연산자들만을 포함하도록 변환시키기 위해 식들을 자동적으로 처리하는 단계를 더욱 포함하는 방법.
  26. 제24항에 있어서, 기억소자들을 정하는 단계가 제1축을 따라 기억소자들을 직렬로 정렬시키는 단계를 더욱 포함하는 방법.
  27. 제26항에 있어서, 기억소자들을 정하는 단계가 각각의 기억소자를 각각에 인접한 기억소자와 상호연결시키는 단계를 더욱 포함하는 방법.
  28. 제24항에 있어서, 제1축을 따라 위치를 정하는 단계가 식들의 각각의 모든 항목에 해당하는 단일 트랜지스터를 배치하는 단계를 포함하는 방법.
  29. 제28항에 있어서, 배치단계가 제1기억소자에 해당하는 식의 제1항목으로 시작하여, 제1 OR 동작이 도달할때까지 제1축을 따라서 제1위치를 모든 순서적인 트랜지스터에 설정하는 단계를 포함하는 방법.
  30. 제29항에 있어서, 제2 OR 동작이 도달할때까지 제1축을 따라서 제 2위치를 모든 순서적인 트랜지스터에 설정하는 단계가 뒤따르는 방법.
  31. 제30항에 있어서, 모든 트랜지스터들이 제1축을 따라 위치들이 설정될때까지, 제1위치 실정단계를 반복하는 단계를 더욱 포함하는 방법.
  32. 제25항에 있어서, 제2축을 따라 트랜지스터들의 위치들을 정하는 단계가 제2축을 따라서 동일한 위치를 동일한 입력신호를 수신하는 모든 트랜지스터에 설정하는 단계를 포함하는 방법.
  33. 제32항에 있어서, 제2축을 따라서 트랜지스터들을 압축하는 단계가 뒤따르는 방법.
  34. 제25항에 있어서, 각각의 식에 해당하는 트랜지스터들 중에서 상호연결을 정하는 단계가 뒤따르는 방법.
  35. 제34항에 있어서, AND 동작에 의해 분리된 식의 순서적인 항목들에 해당하는 모든 트랜지스터들이 직렬로 연결되고 OR 동작에 의해 분리된 식의 순서적인 항목들에 해당하는 모든 트랜지스터들이 병렬로 연결되는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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