KR930004033B1 - 프로그래머블 로직소자의 입력/출력 마크로셀 - Google Patents

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Abstract

내용 없음.

Description

프로그래머블 로직소자의 입력/출력 마크로셀
제 1 도는 본 발명의 블럭 구성도.
제 2 도는 본 발명의 세부 회로 구성도.
제 3 도는 디멀티플렉서의 구성도.
제 4 도는 본 발명의 다른 실시예시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 마크로셀 11 : OR 게이트 그룹
12 : 디멀트플렉서 그룹 13 : OR 게이트 그룹
본 발명은 EPROM 트랜지스터 또는 EEPROM 트랜지스터로 구성된 프로그래머블 메모리 어레이와 관련된 마크로셀(Macrocell)에 관한 것이다.
일반적으로 EPROM 기법을 사용한 EPLD(Erasable and Programmable Logic Device) 들이나 EEPLD(Electrically Erasable and Electrically Programmable Logic Device) 들이 널리 사용되고 있다.
EPLD 구조는 두개의 미국특허(미국특허 제4,609,986과 4,617,479호)에 의해 처음 공개되었다. 그 프로그래머블 로직 소자에서의 마크로셀은 "앤드"어레이의 출력을 받아 이루어진다. "앤드"어레이의 출력은 "앤드"어레이로부터 나오는 적항(Product Term)이다. 마크로셀은 여러 적항들을 OR한 후 입력/출력(I/O)회로를 거쳐 출력 핀으로 보내거나, "앤드"셀로 궤환시킴으로써 조합(Combinatorial) 로직이나 순차 로직을 수행케한다. 미국특허 제4,609,986호와 4,617,479호에 나타난 마크로셀은 "앤드"어레이로부터 일정한 수의 적항을 받아 OR시킨후 앞서 기술한 마크로셀의 I/O회로로 입력된다. 이때 인접한 마크로셀 간에는 서로 독립적이다. 이러한 구조는 적항의 수가 고정되어 OR되므로 사전에 고정된 적항의 수보다 적은 적항을 요구하는 로직을 구현할 때는 적항이 낭비되며 더많은 적항을 요구하는 로직을 구현할때는 또다른 마크로셀을 추가하여 사용해야 하므로 마크로셀의 효율적 사용이 떨어진다. 또한 이러한 구조는 하나의 OR된 경로 즉, 하나의 적항의 합 데이타 경로를 가지므로 이 소자를 사용하는 시스템 사용자가 지정된 마크로셀로 조합 로직을 구현하려면 이 마크로셀 내의 레지스터를 사용할 수 없다. 이것은 미국특허 4,609,986과 4,617,479에 나타난 소자의 레지스터는 마크로셀 수만큼으로 한정되어 있으므로 레지스터의 효율적 사용면에서 효율성이 떨어진다.
적항을 효율적으로 사용하기 위해 적항을 인접한 마크로셀간에 공유(SHARING)하는 방법이 미국특허 4,878,200에서 공개되었다. 이 구조는 사전에 지정된 수의 적항을 두개의 그룹으로 OR한 후 각각의 그룹은 두 그룹이 속한 마크로셀로 OR되거나 각각의 그룹은 인접한 마크로셀로 할당할 수있게 하였다.
이러한 구조는 적항을 많이 쓰는 마크로셀은 인접한 마크로셀로부터 적항을 할당받을 수 있고, 적항을 적게 쓰는 마크로셀은 인접한 마크로셀에 적항을 할당해 줄 수 있는 구조이다. 이 구조 역시 한 마크로셀 내에 하나의 적항의 합 데이타 경로를 가지므로 앞서 기술한 문제점을 갖는다.
결과적으로 적항을 효율적으로 사용함과 더불어 마크로셀의 기능을 효과적으로 사용할 필요성이 대두된다.
본 발명의 목적은 적항을 효율적으로 사용하고 마크로셀을 효율적으로 사용하기 위해 한 마크로셀 내에 다수의 적항의 합 데이타 경로를 갖는 마크로셀을 제공하는데 있다.
본 발명은 상기 목적을 달성하기 위해 다수의 입력신호 및 자체의 저장정보를 통해 "앤드"로직을 구성하여 다수의 출력신호를 제공하는 프로그래머블 로직 어레이에 연결되어 상기의 출력신호(적항)들을 논리합(OR)한 후 입력/출력회로를 거쳐 출력하거나 상기 프로그래머블 로직 어레이로 궤환시키는 마크로셀(Macrocell)에 있어서, 다수의 OR게이트로 구성되며 상기 프로그래머블 로직 어레이로부터의 적항을 각각 소정의 수만큼 논리합(OR)하여 출력하는 제 1 논리합수단, 상기 제 1 논리합수단 각각의 OR 게이트 출력단에 연결된 다수의 디멀티플렉서로 구성되며, 각각의 1입력 신호에 대해 2이상의 출력 신호를 발생시키는 디멀티플렉서 수단, 상기 디멀티플렉서 수단의 각 디멀티플렉서한 출력단에 연결되어 그 출력들을 논리합(OR)함으로써 하나의 적항의 합 데이타 경로를 형성하는 OR 게이트가 다수개로 구성되는 제 2 논리합 수단, 및 상기 제 2 논리합 수단의 다수개 OR 게이트로부터 제공되는 다수의 적항의 합 데이타 경로를 받아서 출력단으로 보내거나 상기의 프로그래머블 로직 어레이로 궤환시키는 입력/출력 수단으로 구성되어 하나의 마크로셀 내에 다수의 적항의 합 데이타 경로를 포함하도록 함을 특징으로 하며, 또한, 다수의 OR 게이트로 구성되며 상기 프로그래머블 로직 어레이로부터의 적항을 각각 소정의 수만큼 논리합(OR)하여 다수의 적항의 합 데이타를 각기 다른 경로로 출력하는 논리합 수단, 및 상기 논리합 수단의 다수의 OR 게이트에서 출력되는 다수의 적항의 합 데이타를 각기 다른 경로를 통해 입력하여 출력단으로 보내거나 상기의 프로그래머블 로직 어레이로 궤환시키는 입력/출력수단으로 구성되어 하나의 마크로셀 내에 다수의 적항의 합 데이타 경로를 갖도록 함을 특징으로 한다.
본 발명은 시스템 사용자가 한 마크로셀 내에 적항을 사용하는 로직을 구성할 경우 그 마크로셀 내에서 남는 적항으로 또다른 적항의 합 데이타 경로를 구성하므로 적항을 효율적으로 사용할 수 있고 한 마크로셀내에 각기 다른 적항의 합 데이타를 갖는 조합 로직과 순차 로직을 동시에 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제 1 도는 본 발명의 블럭 구성도를 보여준다. EPROM 어레이로 이루어진 소거 가능한 프로그래머블 "앤드"메모리 어레이(15)는 다수의 입력을 받는다. 마크로셀은 EPROM 어레이에서 16개의 적항을 받아서 4개의 그룹으로 OR되며 각 그룹은 4개의 적항을 갖는다.
또다른 적항들(도시하지 않았음)이 마크로셀의 제어신호를 형성하기 위해 사용된다. OR 게이트 그룹(11)를 통해 OR된 4개 그룹의 신호들은 각기 디멀티플렉서 그룹(12)를 거치게 된다. 디멀티플렉서 그룹(12)에 입력된 신호는 EPROM 셀에 의해 제어되는 제어신호에 의해 2개의 출력 신호에 선택적으로 연결될 수 있다. 디멀티플렉서 그룹(12)에서 2개의 출력 신호중 입력신호와 연결되지 않은 출력신호는 접지(VSS)에 연결되며, 그 구조의 일례는 제 3 도에 도시되어 있다. 제 3 도에서의 디멀티플렉서(30)는 전송게이트(31,32)를 사용하여 구성한 것으로서, 33과 34는 MOSFET이고, 35는 인버터이며, 36은 OR 게이트를 각각 나타낸다. 다시 제 1 도를 참조하면 디멀티플렉서에 연결된 8개의 출력 신호선(SIGNAL LINE)이 나온다. 각 디멀티플렉서로부터 1개씩의 신호선을 선택하여 총 4개의 신호선을 OR하여 첫번째 적항의 합 데이타 경로를 만든다. 각 디멀티플렉서에서 선택되지 않은 나머지 1개씩의 신호선(총 4개의 신호선)을 OR하여 두번째 적항의 합 데이타 경로를 만든다. 두개의 적항의 합 데이타 경로는 각기 0,4,8,12 혹은 16개의 적항들과 16,12,8,4 혹은 0개의 적항들을 갖는다. 2개의 적항의 합 데이타 경로는 입력/출력회로(14)로 들어가 조합 로직 혹은 순차 로직을 수행한다.
제 2 도는 제 1 도에 대한 상세 회로도이다.
제 2 도에서 제 1 도에 표시된 소자와 유사한 소자는 동일한 참조번호를 사용하였다. 각각의 적항의 합 데이타 경로는 각기 따로 EPROM에 의해 제어되는 배타적 OR(XOR) 회로(21,22)로 입력되어 EPROM 트랜지스터의 상태에 따라 데이타가 바로 전달되거나 반전 데이타가 전달된다. 첫번째 적항의 합 데이타 경로의 XOR(21)을 통한 출력은 플립플롭(24)기능을 선택하는 첫번째 멀티플렉서(23)(이하 MUX라함)로 입력되고 플립플롭(24)의 출력 Q와 더불어 두번째 MUX(26)로 입력된다. 두번째 MUX(26)의 출력은 세번째 MUX(27)의 출력과 더불어 네번째 MUX(28)의 입력으로 사용되고 동시에 "앤드"메모리 어레이로 궤환된다. 네번째 MUX(28)의 출력은 출력 인에이블(OE) 제어신호에 의해 제어되는 출력 인에이블 버퍼(29)를 거친후 I/O 핀으로 출력된다.
I/O 핀은 입력핀으로 쓰일 수 있게 "앤드"메모리 어레이에 연결되어 있다. 다섯번째 MUX(20)는 플립플롭(24)의 클럭신호를 선택하는 MUX로서 동기 클럭 1, 반전된 동기 클럭 1, 동기 클럭 2, 비동기 클럭 중에서 하나를 선택하여 플립플롭의 클럭 신호로 사용한다. 첫번째, 두번째, 세번째, 그리고 네번째 MUX는 각기 1개의 EPROM 트랜지스터에 의해 제어된다. 다섯번째 MUX는 2개의 EPROM, 트랜지스터에 의해 제어된다. 첫번째 MUX(23)는 D플립플롭(24)의 출력 Q과 NOR(21)를 거친 첫번째 적항의 합 데이타 경로를 배타적 OR 게이트(25)를 통과시킨 후 이 데이타를 D플립플롭(24)의 입력 D로 연결시킴으로써 플립플롭(24)의 기능을 T플립플롭의 기능으로 전환시키거나 XOR(21)를 거친 첫번째 적항의 합 데이타 경로를 D플립플롭(24)의 입력 D로 연결시킴으로써 플립플롭의 기능을 D플립플롭으로 갖게끔 한다.
D플립플롭(24)에는 플립플롭을 세트, 리세트하는 제어신호가 있다. 세트, 리세트, 출력 인에이블(OE), 그리고 비동기클럭(ASYNC)신호는 "앤드"메모리 어레이에서 나오는 또다른 적항들에 의해 형성된다. "앤드"메모리 어레이의 입력라인은 입력단과, 마크로셀의 궤환 신호입력단과, I/O 핀에서 오는 입력단의 정(True)데이타 라인과 반전된 데이타 라인으로 구성된다. 제 1 도 및 제 2 도는 한 마크로셀에 대해 도시한 것으로 한 프로그래머블 로직 소자에는 다수의 마크로셀들, 그에 해당하는 수의 I/O 핀, 그리고 그에 상당하는 프로그래머블 "앤드"메모리 어레이가 내재해 있다.
제4도는 본 발명의 또다른 실시예시도이다. 제4도에서 제1도 내지 제3도에 표시된 소자와 유사한 소자는 동일한 참조번호를 사용하였다. "앤드"메모리 어레이에서 나오는 9개의 적항들은 3개씩 그룹화하여 OR된다. OR된 세개의 신호선은 각기 디멀티플렉서 그룹(12)의 입력으로 쓰이고 각 디멀티플렉서는 제 3 도와 같은 형태이다.
각 디멀티플렉서에서 한개씩의 신호선(총 3개의 신호선)을 OR하여 첫번째 적항의 합 데이타 경로를 만든다. 각 디멀티플렉서에서 선택되지 않은 나머지 한개의 신호선(총 3개의 신호선)을 OR하여 두번째 적항의 합 데이타 경로를 만든다. 첫번째 적항의 합 데이타 경로는 EPROM에 의해 제어되는 신호와 더불어 배타적 OR(XOR)(21,22)되며, EPROM 트랜지스터의 상태에 따라 바로 데이타가 전달되거나 반전되어 전달된다. XOR(21)를 거친 첫번째 적항의 합 데이타 경로는 레지스터의 입력으로 사용되고 동시에 레지스터의 출력 Q와 더불어 MUX(41)의 입력으로 사용된다. EPROM 트랜지스터에 의해 제어되는 MUX(41)의 출력은 "앤드"메모리 어레이로 궤환되고 또 한편으로는 출력 인에이블(OE) 제어신호에 의해 제어되는 출력 인에이블 버퍼(42)에 입력된다. 출력 인에이블 버퍼의 출력은 I/O 핀에 연결된다. I/O 핀이 입력핀의 역할을 할 수 있게 I/O 핀이 "앤드"메모리 어레이에 연결된다. 레지스터는 EPROM 트랜지스터에 의해 D플립플롭 혹은 T플립플롭의 역할을 하게 된다. 레지스터에는 세트, 리세트를 시키는 제어신호 및 클럭신호가 연결되어 있다. 두번째 적항의 합 데이타 경로는 EPROM 트랜지스터에 의해 제어되는 XOR(22)를 거친후 "앤드"메모리 어레이로 궤환된다. "앤드"메모리 어레이의 입력라인은 입력단, 마크로셀에서 궤환되는 신호입력단, 그리고 I/O 핀에서 오는 입력단 신호의 정 데이타 라인과 반전데이타 라인으로 이루어진다. 한 프로그래머블 로직 소자에는 다수의 마크로셀들, 그에 해당하는 I/O 핀들, 그리고 그에 상당하는 수의 "앤드" 메모리 어레이가 내재해 있다.
또한 본 발명의 변형예로서 다음의 구성을 들 수 있다.
상기 제 1 도에서 설명한 바와 같은 프로그래머블 "앤드"메모리 어레이(15)에 연결되어 사전에 정해진 수만큼의 적항을 논리합(OR)하여 출력함으로써 다수의 적항의 합 데이타 경로가 형성되도록 하는 다수의 OR 게이트들(11)과, 상기 다수의 OR 게이트 각각의 출력단에 연결되어 각기 다른 경로를 통해 입력되는 데이타를 출력단으로 보내거나 상기의 프로그래머블 "앤드"메모리 어레이(15)로 궤환(feedback)시키는 입력/출력회로(14)로 마크로셀을 구성시킴으로써, 상기의 디멀티플렉서를 사용한 실시예의 경우 보다는 적항의 사용 효율면에서 다소 미약하나 종전의 기법 보다는 가변할 수 있는 기능등이 월등하며 매우 간단한 구조로서 레지스터의 사용효율을 제고시킨다.
본 발명은 상기와 같이 구성되어 적항을 효율적으로 사용할 수 있고 한 마크로셀 내에 각기 다른 적항의 합 데이타를 갖는 조합 로직과 순차 로직을 동시에 구현할 수있다.

Claims (15)

  1. 다수의 입력신호 및 자체의 저장정보를 통해 "앤드"로직을 구성하여 다수의 출력신호를 제공하는 프로그래머블 로직 어레이(15)에 연결되어 상기의 출력신호(적항)들을 논리합(OR)한 후 입력/출력회로(14)를 거쳐 출력하거나 상기 프로그래머블 로직 어레이(15)로 궤환시키는 마크로셀(Macrocell)에 있어서 ; 다수의 OR게이트로 구성되며 상기 프로그래머블 로직 어레이(15)로부터의 적항을 각각 소정의 수만큼 논리합(OR)하여 출력하는 제 1 논리합수단(11), 상기 제 1 논리합수단(11) 각각의 OR 게이트 출력단에 연결된 다수의 디멀티플렉서로 구성되며, 각각의 1입력 신호에 대해 2이상의 출력 신호를 발생시키는 디멀티플렉스 수단(12), 상기 디멀티플렉스 수단(12)의 각 디멀티플렉서 한 출력단에 연결되어 그 출력들을 논리합(OR)함으로써 하나의 적항의 합 데이타 경로를 형성하는 OR 게이트가 다수개로 구성되는 제 2 논리합 수단(13), 및 상기 제 2 논리합 수단(13)의 다수개 OR 게이트로부터 제공되는 다수의 적항의 합 데이타 경로를 받아서 출력단으로 보내거나 상기의 프로그래머블 로직 어레이(15)로 궤환시키는 입력/출력 수단(14)으로 구성되어 하나의 마크로셀 내에 다수의 적항의 합 데이타 경로를 포함하도록 함을 특징으로 하는 마크로셀.
  2. 제 1 항에 있어서, 상기 제 1 논리합 수단(11)을 구성하는 하나의 OR 게이트가 논리합(OR)하는 적항의 수는 상기 적항의 효율적인 이용을 위해 인위적으로 정하는 임의의 특정 숫자임을 특징으로 하는 마크로셀.
  3. 제 1 항에 있어서, 상기 디멀티플렉스 수단(12)을 구성하는 디멀티플렉서 수는 제 1 논리합 수단(11)을 구성하는 OR 게이트 수와 동일하게 구성함을 특징으로 하는 마크로셀.
  4. 제 3 항에 있어서, 상기 각 디멀티플렉서는 상기 프로그래머블 로직 어레이(15)로부터 오는 또다른 적항들에 의해 제어됨을 특징으로 하는 마크로셀.
  5. 제 3 항에 있어서, 상기 제 1 논리합 수단(11)에 입력되는 다수의 적항은 EPROM 트랜지스터로 구성된 프로그래머블 로직 어레이(15)에 의해 제공됨을 특징으로 하는 마크로셀.
  6. 제 3 항에 있어서, 상기 제 1 논리합 수단(11)에 입력되는 다수의 적항은 EEPRO M 트랜지스터로 구성된 프로그래머블 로직 어레이(15)에 의해 제공됨을 특징으로 하는 마크로셀.
  7. 제 3 항에 있어서, 상기 제 2 논리합 수단(13)을 구성하는 OR 게이트는 상기 각 디멀티플렉서의 출력신호 수와 동일하게 구성함을 특징으로 하는 마크로셀.
  8. 제 1 항에 있어서, 다수의 적항의 합 데이타를 받는 상기 입력/출력 수단(14)은 조합 로직 및 순차로직 동작을 동시에 에뮬레이션 함을 특징으로 하는 마크로셀.
  9. 제 8 항에 있어서, 조합 로직과 순차 로직의 동시 구현시 상기 각 동작은 서로 다른 적항의 합 데이타 경로를 점유하도록 함을 특징으로 하는 마크레셀.
  10. 다수의 입력신호 및 자체의 저장정보를 통해 "앤드"로직을 구성하여 다수의 출력신호를 제공하는 프로그래머블 로직 어레이(15)에 연결되어 상기의 출력신호(적항)들을 논리합(OR)한 후 입력/출력회로(14)를 거쳐 출력하거나 상기 프로그래머블 로직 어레이(15)로 궤환시키는 마크로셀(Macrocell)에 있어서 ; 다수의 OR게이트로 구성되며 상기 프로그래머블 로직 어레이(15)로부터의 적항을 각각 소정의 수만큼 논리합(OR)하여 다수의 적항의 합 데이타를 각기 다른 경로로 출력하는 논리합 수단(11), 및 상기 논리합수단(11)의 다수의 OR 게이트에서 출력되는 다수의 적항의 합 데이타를 각기 다른 경로를 통해 입력하여 출력단으로 보내거나 상기의 프로그래머블 로직 어레이(15)로 궤환시키는 입력/출력수단(14)으로 구성되어 하나의 마크로셀 내에 다수의 적항의 합 데이타 경로를 갖도록 함을 특징으로 하는 마크로셀.
  11. 제10항에 있어서, 상기 논리합 수단(11)을 구성하는 하나의 OR 게이트가 논리합(OR)하는 적항의 수는 상기 적항의 효율적인 이용을 위해 인위적으로 정하는 임의의 특정 숫자임을 특징으로 하는 마크로셀.
  12. 제10항에 있어서, 상기 논리합 수단(11)에 입력되는 다수의 적항은 EPROM 트랜지스터로 구성된 프로그래머블 로직 어레이(15)에 의해 제공됨을 특징으로 하는 마크로셀.
  13. 제10항에 있어서, 상기 논리합 수단(11)에 입력되는 다수의 적항은 EEPROM 트랜지스터로 구성된 프로그래머블 로직 어레이(15)에 의해 제공됨을 특징으로 하는 마크로셀.
  14. 제10항에 있어서, 다수의 적항의 합 데이타를 받는 상기 입력/출력 수단(14)은 조합 로직 및 순차 로직 동작을 동시에 에뮬레이션함을 특징으로 하는 마크로셀.
  15. 제14항에 있어서, 조합 로직과 순차 로직의 동시 구현시 상기 각 동작은 서로 다른 적항의 합 데이타 경로를 점유하도록 함을 특징으로 하는 마크로셀.
KR1019900012258A 1990-08-09 1990-08-09 프로그래머블 로직소자의 입력/출력 마크로셀 KR930004033B1 (ko)

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