RU2629698C1 - Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток - Google Patents

Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток Download PDF

Info

Publication number
RU2629698C1
RU2629698C1 RU2016120125A RU2016120125A RU2629698C1 RU 2629698 C1 RU2629698 C1 RU 2629698C1 RU 2016120125 A RU2016120125 A RU 2016120125A RU 2016120125 A RU2016120125 A RU 2016120125A RU 2629698 C1 RU2629698 C1 RU 2629698C1
Authority
RU
Russia
Prior art keywords
gate
drain
transistor
gates
source areas
Prior art date
Application number
RU2016120125A
Other languages
English (en)
Inventor
Николай Валерьевич Масальский
Original Assignee
Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН) filed Critical Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН)
Priority to RU2016120125A priority Critical patent/RU2629698C1/ru
Application granted granted Critical
Publication of RU2629698C1 publication Critical patent/RU2629698C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Thin Film Transistor (AREA)

Abstract

Изобретение относится к микро- и наноэлектронике, а именно к полупроводниковым прибором, в частности к конструкции логического вентиля, реализующего операцию конъюнкции, и может быть использовано при создании цифровых интегральных схем с элементами субмикронных и нанометровых размеров. Техническим результатом изобретения является увеличение плотности интеграции за счет объединения трех логических сигналов на одной транзисторной структуре, что позволяет снизить конструктивно топологическую сложность цифровых схем, и снижение уровня потребляемой мощности за счет применения германия в качестве основного материала транзистора, который обладает значительно большей подвижностью носителей заряда по сравнению с кремнием. Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток включает фронтальный и обратный затворы, вытянутые в продольном направлении вдоль рабочей области транзистора, области стока и истока с контактами к указанным областям стока и истока, фронтальный подзатворный и погруженный окислы. Вентиль И выполнен на структуре «германий на изоляторе», фронтальный затвор выполнен в виде трех идентичных фронтальных затворов с тремя идентичными фронтальными подзатворными окислами. Обратный затвор выполнен в виде трех идентичных обратных затворов. 6 ил.

Description

Изобретение относится к области микро- и наноэлектронике, а именно к полупроводниковым прибором, в частности к конструкции логического вентиля, реализующего операцию конъюнкции, и может быть использовано при создании цифровых интегральных схем с элементами субмикронных и нанометровых размеров.
На современном этапе развития микроэлектроники решение проблемы дальнейшего масштабирования параметров элементов микросхем ищется с помощью альтернативных транзисторных структур, о чем свидетельствуют многочисленные доклады представителей крупнейших корпораций Intel, IBM, AMD, Hitachi на ведущих Международных конференциях по электронным приборам. Опираясь на последние достижения, формируется новый подход масштабирования - функционализация элементной базы [1].
Перспективным кандидатом для реализации логических операций логического вентиля на основе одной мультизатворной транзисторной структуры является известный однотранзисторный логический вентиль И на структуре «кремний на изоляторе» с архитектурой без перекрытия затвор-сток/исток с тонкой нелегированной рабочей областью транзистора, известная как «gate-underlap design». Данная архитектура является прототипом и включает вытянутые в продольном направлении вдоль рабочей области транзистора области стока и истока, один фронтальный подзатворный и один погруженный окислы, один фронтальный и один обратный затворы и характеризуется большим расстоянием между краем затвора и положением максимального уровня концентрации легирующей примеси в области стока/истока [2].
Недостатком известного логического вентиля И является низкая степень интеграции логических функций на кристалле и достаточно высокий уровень потребляемой мощности.
Техническая проблема, решаемая патентуемым изобретением, является увеличение плотности интеграции за счет объединения трех логических сигналов на одной транзисторной структуре, что позволяет снизить конструктивно топологическую сложность цифровых схем, и снижение уровня потребляемой мощности за счет применения германия в качестве основного материала транзистора, который обладает значительно большей подвижностью носителей заряда по сравнению с кремнием.
Указанная проблеме решается однотранзисторным логическим вентилем И с архитектурой без перекрытия областей затвор-сток/исток, включающим фронтальный и обратный затворы, вытянутые в продольном направлении вдоль рабочей области транзистора области стока и истока с контактами к указанным областям стока и истока, фронтальный подзатворный и погруженный окислы, и который выполнен на структуре «германий на изоляторе», фронтальный затвор выполнен в виде трех идентичных фронтальных затворов с тремя идентичными фронтальными подзатворными окислами, а обратный затвор - в виде трех идентичных обратных затворов.
На фиг. 1 - патентуемый однотранзисторный логический вентиль И.
На фиг. 2 - нормированное распределение поверхностного потенциала вдоль транзисторной структуры с тремя независимыми затворами.
На фиг. 3 - временная диаграмма напряжения на первом фронтальном затворе вентиля.
На фиг. 4 - временная диаграмма напряжения на втором фронтальном затворе вентиля.
На фиг. 5 - временная диаграмма напряжения на третьем фронтальном затворе вентиля.
На фиг. 6 - временная диаграмма напряжения на выходе (область истока) вентиля, полученная при помощи математического ядра программы схемотехнического моделирования HSPICE.
Патентуемый однотранзисторный логический вентиль И включает три идентичных фронтальных затвора 1, 2 и 3, три идентичных фронтальных подзатворных окислов 4, 5 и 6, три идентичных обратных затвора 7, 8 и 9, погруженный окисел 10, вытянутые в продольном направлении вдоль рабочей области транзистора 11 область стока 12 и область истока 13, контакт 14 к области стока 12, контакт 15 к области истока 13.
Ток протекает через транзистор только в случае если напряжение, соответствующее уровню логической единицы, приложено ко всем трем фронтальным затворам одновременно. Поэтому напряжение питания Uds (напряжение между стоком и истоком) должно быть равно уровню логической единицы. При всех других комбинациях напряжений на фронтальных затворах ток через транзистор течь не будет и на его выходе будет уровень логического нуля. Таким образом, устройство функционирует как классический вентиль И.
Для моделирования характеристик рассматриваемого устройства была выбрана апробированная транзисторная структура, отвечающая требованиям современной технологии с пиковым уровнем легирования стока/истока 5×1020 см-3 [3]. На фиг. 2 для прототипа транзистора n-типа с длиной каждого затвора Lg1=Lg2=Lg3=25 нм, Ls=20 нм, Ld=45 нм, tS=10 нм, tf и tb 1.5 нм и 50 нм, соответственно, на основе аналитического решения уравнения Пуассона представлено численно рассчитанное распределение поверхностного потенциала для случая Uds=Uf1=Uf2=Uf3=0.1 В и Ub1=Ub2=Ub3=0 В.
При моделировании статических и динамических характеристик вентиля принималась модель подвижности, которая учитывает высокую степень полевой деградации [3], при этом низко полевая подвижность носителей равна 720 см2/(В*с) для n-типа транзистора [4].
На фиг. 3-6 представлена временная диаграмма напряжений на фронтальных затворах и выходе (область стока) вентиля, полученная при помощи математического ядра программы схемотехнического моделирования HSPICE. Длительность импульсов Uf1, Uf2, и Uf3, подающихся на соответствующий затвор (вход вентиля), одинакова. Частота их следования на каждом входе отличается ровно в два раза от предыдущего. Это влечет наложение импульсов из низкочастотной последовательности Uf3 на нечетные импульсы среднечастотной и высокочастотной последовательности Uf2 и Uf1, соответственно. Именно в данных случаях происходит срабатывание вентиля и на его выходе формируется сигнал логической единицы, что иллюстрируется фиг. 6. Во всех остальных случаях напряжение на выходе устройства соответствует уровню логического нуля.
В общем случае время срабатывания вентиля ограничено временным откликом транзисторной структуры, которое можно оптимизировать подбором топологических параметров: Lg - длина затвора, tS - толщина рабочей области,
Figure 00000001
- толщина окисла фронтального затвора, Ld - длина зазора, g - градиент легирования областей стока/истока.
На основе транзистора со структурой «германий на изоляторе» с тонкой нелегированной рабочей областью и без перекрытия областей затвора и стока/истока выполнен логический вентиль, реализующий операцию конъюнкции. Предложенный подход позволяет, во-первых, повысить степень интеграции логических функций на кристалле, во-вторых, оптимизировать топологические параметры и электрофизические характеристики логического вентиля, в частности уменьшения приложенного напряжения без потери быстродействия, в соответствии с технологическими требованиями, не прибегая к детальному 2D моделированию, и, в-третьих, открывает перспективу существенного уменьшения многих негативных характеристик современных микросхем. Результаты численного моделирования характеристик вентиля показывают, что проекты устройств, выполненных в рамках рассматриваемого подхода масштабирования на основе современных технологий, применимы для реализации эксафлопных вычислений с низким уровнем потребляемой мощности.
Список источников информации
1. International technology roadmap for semiconductor 2014 edition. - [Электронный ресурс] - Режим доступа: http://public.itrs.net.
2. Kranti A., Hao Y., Armstrong G. A. Performance projections and design optimization of planar double gate SOI MOSFETs for logic technology applications // Semiconductor Science and Technology. - 2008, v. 23, №4, P. 217-224.
3. Масальский H.B. Характеристики двух затворных КНИ КМОП нанотранзисторов для перспективных технологий с низким уровнем потребляемой мощности // Микроэлектроника. - 2012, т. 41, №6, с. 436-444.
4. З.С.Физика полупроводниковых приборов. М.: Мир. 1984.

Claims (1)

  1. Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток, включающий фронтальный и обратный затворы, вытянутые в продольном направлении вдоль рабочей области транзистора, области стока и истока с контактами к указанным областям стока и истока, фронтальный подзатворный и погруженный окислы, отличающийся тем, что он выполнен на структуре «германий на изоляторе», фронтальный затвор выполнен в виде трех идентичных фронтальных затворов с тремя идентичными фронтальными подзатворными окислами, а обратный затвор - в виде трех идентичных обратных затворов.
RU2016120125A 2016-05-25 2016-05-25 Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток RU2629698C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016120125A RU2629698C1 (ru) 2016-05-25 2016-05-25 Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016120125A RU2629698C1 (ru) 2016-05-25 2016-05-25 Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток

Publications (1)

Publication Number Publication Date
RU2629698C1 true RU2629698C1 (ru) 2017-08-31

Family

ID=59797656

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016120125A RU2629698C1 (ru) 2016-05-25 2016-05-25 Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток

Country Status (1)

Country Link
RU (1) RU2629698C1 (ru)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043537A (en) * 1997-01-31 2000-03-28 Samsung Electronics, Co., Ltd. Embedded memory logic device using self-aligned silicide and manufacturing method therefor
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
US7652330B1 (en) * 2003-07-03 2010-01-26 American Semiconductor, Inc. Independently-double-gated combinational logic
US7859308B2 (en) * 2007-07-13 2010-12-28 Ecole Centrale De Lyon Reconfigurable logic cell made up of double-gate MOSFET transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043537A (en) * 1997-01-31 2000-03-28 Samsung Electronics, Co., Ltd. Embedded memory logic device using self-aligned silicide and manufacturing method therefor
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
US7652330B1 (en) * 2003-07-03 2010-01-26 American Semiconductor, Inc. Independently-double-gated combinational logic
US7859308B2 (en) * 2007-07-13 2010-12-28 Ecole Centrale De Lyon Reconfigurable logic cell made up of double-gate MOSFET transistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Масальский Н.В. Характеристики двух затворных КНИ КМОП нанотранзисторов для перспективных технологий с низким уровнем потребляемой мощности. Микроэлектроника. 2012, т.41, N6, стр. 436-444. *

Similar Documents

Publication Publication Date Title
Trommer et al. Functionality-enhanced logic gate design enabled by symmetrical reconfigurable silicon nanowire transistors
Moradi et al. Domino logic designs for high-performance and leakage-tolerant applications
Liao et al. Low power adiabatic logic based on FinFETs
Zhang et al. Low-leakage flip-flops based on dual-threshold and multiple leakage reduction techniques
Vijay et al. Design and Performance Evaluation of Energy Efficient 8-Bit ALU at Ultra-Low Supply Voltages Using FinFET with 20 nm Technology
Magnone et al. Understanding the potential and the limits of germanium pMOSFETs for VLSI circuits from experimental measurements
Sharma et al. Performance analysis of gate-all-around field effect transistor for CMOS nanoscale devices
Narayan et al. A novel sleepy stack 6-T SRAM cell design for reducing leakage power in submicron technologies
RU2629698C1 (ru) Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток
Bindal et al. The design of dual work function CMOS transistors and circuits using silicon nanowire technology
Aswathy et al. Comparison of a 30nm tunnel field effect transistor and CMOS inverter characteristics
Cho et al. Device-circuit analysis of double-gate MOSFETs and Schottky-barrier FETs: A comparison study for sub-10-nm technologies
Balamurugan et al. Analytical modeling of dual material gate all around stack architecture of tunnel FET
Wei et al. Technology assessment methodology for complementary logic applications based on energy–delay optimization
Baidya et al. Performance analysis and improvement of nanoscale double gate junctionless transistor based inverter using high-k gate dielectrics
Munirathnam et al. Analysis of static power reduction strategies in deep submicron CMOS device technology for digital circuits
Trevisoli et al. Compact analytical model for trap-related low frequency noise in junctionless transistors
Hossain et al. A new approach towards embedded logic in a single device
Kumar et al. Area-delay-power efficient PSO based full adder in different technologies
Arora et al. A Noise Tolerant and Low Power Dynamic Logic Circuit Using Finfet Technology
Saraswathi et al. High performance and energy efficient FinFET based 1-bit PT full adders
Halder et al. Design and analysis of bulk and junctionless MOSFET based circuits for low power applications
Gupta et al. Influence of Gate Oxide and Subthreshold Leakage in Domino Using Si Nano-Materials
Huang et al. An area efficient gate-all-around ring MOSFET
Baidya et al. Inverter performance analysis of 3D double gate junctionless transistor