JPH0922945A - Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式 - Google Patents
Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式Info
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- JPH0922945A JPH0922945A JP7191096A JP19109695A JPH0922945A JP H0922945 A JPH0922945 A JP H0922945A JP 7191096 A JP7191096 A JP 7191096A JP 19109695 A JP19109695 A JP 19109695A JP H0922945 A JPH0922945 A JP H0922945A
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Abstract
(57)【要約】
【目的】 セル配置、セル端子間の配線を変更すること
なく、セル駆動力のみを変更可能とすることにある。 【構成】 ｉｎはセル入力端子、ｏｕｔはセル出力端
子、Ｐ１〜Ｐｎは並列に配列されたｎ個のｐ−ＭＯＳＴ
ｒ、Ｎ１〜Ｎｎは並列に配列されたｎ個のｎ−ＭＯＳＴ
ｒである。縦方向同一列に配列された、ｐ−ＭＯＳＴｒ
とｎ−ＭＯＳＴｒは夫々ＣＭＯＳインバータを構成す
る。Ｌ１はｎ個配列されたＣＭＯＳインバータの入力端
子同士を並列に接続するためにセル内に配置された配線
であり、Ｌ２は出力端子同士並列に接続するための配線
である。セル基本構造においては、接点配置候補Ｃ１〜
Ｃ６には接点は配置されていない。接点配置候補点Ｃ
１，Ｃ２に対して接点を配置すると１倍力、Ｃ１〜Ｃ４
に接点を配置すると２倍力、Ｃ１〜Ｃ６に対して接点を
配置するとｎ倍力のインバータとなる。
なく、セル駆動力のみを変更可能とすることにある。 【構成】 ｉｎはセル入力端子、ｏｕｔはセル出力端
子、Ｐ１〜Ｐｎは並列に配列されたｎ個のｐ−ＭＯＳＴ
ｒ、Ｎ１〜Ｎｎは並列に配列されたｎ個のｎ−ＭＯＳＴ
ｒである。縦方向同一列に配列された、ｐ−ＭＯＳＴｒ
とｎ−ＭＯＳＴｒは夫々ＣＭＯＳインバータを構成す
る。Ｌ１はｎ個配列されたＣＭＯＳインバータの入力端
子同士を並列に接続するためにセル内に配置された配線
であり、Ｌ２は出力端子同士並列に接続するための配線
である。セル基本構造においては、接点配置候補Ｃ１〜
Ｃ６には接点は配置されていない。接点配置候補点Ｃ
１，Ｃ２に対して接点を配置すると１倍力、Ｃ１〜Ｃ４
に接点を配置すると２倍力、Ｃ１〜Ｃ６に対して接点を
配置するとｎ倍力のインバータとなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ半導体集積回
路のセルの駆動力を変更することによって、半導体集積
回路上の信号伝搬遅延時間の適正化を図る技術に関す
る。
路のセルの駆動力を変更することによって、半導体集積
回路上の信号伝搬遅延時間の適正化を図る技術に関す
る。
【０００２】
【従来の技術】従来のＣＭＯＳ半導体集積回路のセルの
構造は、例えば、半導体集積回路工学（２）（コロナ
社、永田他著）のｐ．１３９に記載されているように、
セルを構成する必要最小限のトランジスタのみを配置し
てトランジスタ間を配置する構造をとっていた。また、
ＣＭＯＳトランジスタの一般的な性質として、ＭＯＳト
ランジスタのＷサイズ（チャネルの幅のサイズ）を変更
することによって駆動力の変更が可能であることは公知
の事実である。このため、従来はセルの駆動を変更する
には、ＭＯＳトランジスタのＷサイズの異なるセルに変
更するか、ＭＯＳトランジスタを並列に接続することに
よって高駆動力を実現しているセルに変更する方法が採
られていた。
構造は、例えば、半導体集積回路工学（２）（コロナ
社、永田他著）のｐ．１３９に記載されているように、
セルを構成する必要最小限のトランジスタのみを配置し
てトランジスタ間を配置する構造をとっていた。また、
ＣＭＯＳトランジスタの一般的な性質として、ＭＯＳト
ランジスタのＷサイズ（チャネルの幅のサイズ）を変更
することによって駆動力の変更が可能であることは公知
の事実である。このため、従来はセルの駆動を変更する
には、ＭＯＳトランジスタのＷサイズの異なるセルに変
更するか、ＭＯＳトランジスタを並列に接続することに
よって高駆動力を実現しているセルに変更する方法が採
られていた。
【０００３】
【発明が解決しようとする課題】上記した従来技術で
は、セルの駆動力を変更しようとするとセルそのものを
レイアウトの異なるセルと変更する。従って、セルの端
子の位置、セル大きさが必ずしも変更の前後で一致する
保証がない為、セル駆動力を変更しようとすると、セル
配置、セル端子間の配線等のレイアウトの作業を再度実
施する必要があった。再レイアウトを実施すると、セル
駆動力を切り替えることによって信号伝搬遅延時間の適
正化を図ろうと意図しなかった部分のレイアウトも一般
的には変わってしまうため、信号伝搬遅延時間に関する
最適化設計が収束しにくいという問題がある。また、セ
ルそのものを異なるセルに変更する為、論理的には本来
同一機能であっても、論理検証を実施する必要があり、
設計期間の増大の１要因となった。本発明は前記問題点
を解決する為になされたものである。本発明の目的は、
セル配置、セル端子間の配線を変更することなく、セル
駆動力のみを変更可能とすることにある。また、本発明
の別の目的はセル駆動力を変更する作業をレイアウト設
計のみで閉じさせ、論理検証を不要とすることにある。
は、セルの駆動力を変更しようとするとセルそのものを
レイアウトの異なるセルと変更する。従って、セルの端
子の位置、セル大きさが必ずしも変更の前後で一致する
保証がない為、セル駆動力を変更しようとすると、セル
配置、セル端子間の配線等のレイアウトの作業を再度実
施する必要があった。再レイアウトを実施すると、セル
駆動力を切り替えることによって信号伝搬遅延時間の適
正化を図ろうと意図しなかった部分のレイアウトも一般
的には変わってしまうため、信号伝搬遅延時間に関する
最適化設計が収束しにくいという問題がある。また、セ
ルそのものを異なるセルに変更する為、論理的には本来
同一機能であっても、論理検証を実施する必要があり、
設計期間の増大の１要因となった。本発明は前記問題点
を解決する為になされたものである。本発明の目的は、
セル配置、セル端子間の配線を変更することなく、セル
駆動力のみを変更可能とすることにある。また、本発明
の別の目的はセル駆動力を変更する作業をレイアウト設
計のみで閉じさせ、論理検証を不要とすることにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、駆動力を可変にできるＣＭＯＳ半導体集
積回路の論理素子を実現するＣＭＯＳ半導体集積回路の
セル構造であり、該セルは、複数個のｐ−ＭＯＳトラン
ジスタを横方向に並列に配列し、該配列に縦方向に隣接
して複数個のｎ−ＭＯＳトランジスタを横方向に並列に
配列し、縦方向同一列に配列された各一対のｐ−ＭＯＳ
トランジスタとｎ−ＭＯＳトランジスタにより複数のＣ
ＭＯＳインバータを構成し、該各ＣＭＯＳインバータの
入力端子同士を並列に接続するための入力配線パターン
を配置し、該入力配線パターンの一端をセル入力端子と
し、各ＣＭＯＳインバータの出力端子同士を並列に接続
するための出力配線パターンを配置し、該出力配線パタ
ーンの一端をセル出力端子とした基本構造を備え、実現
する駆動力に応じて、該駆動力に必要な数の前記ＣＭＯ
Ｓインバータの入力端子と出力端子を夫々前記入力配線
パターンと出力配線パターンに接続するための接点を設
けるようにしている。また、セルタイプとセル基本構造
を登録したセルライブラリと、セル配置座標と該座標に
配置するセルタイプを登録した論理ファイルと、該セル
ライブラリと論理ファイルを参照して半導体集積回路の
マスクパターンを作成する手段を備える半導体集積回路
の設計方式において、前記セルライブラリにセルタイプ
及びセル基本構造として請求項１記載のセル構造のＣＭ
ＯＳ半導体集積回路を登録する場合に、該セル構造で選
択できる複数の駆動力に対応する接点配置位置と駆動力
のコードを追加して登録し、前記論理ファイルにセル配
置座標及びセルタイプとして請求項１記載のセル構造の
ＣＭＯＳ半導体集積回路を登録する場合に、指定された
駆動力に対応するコードを追加して登録し、マスクパタ
ーン作成時にＣＭＯＳ半導体集積回路に前記指定された
駆動力に応じた接点を配置するようにしている。
め、本発明は、駆動力を可変にできるＣＭＯＳ半導体集
積回路の論理素子を実現するＣＭＯＳ半導体集積回路の
セル構造であり、該セルは、複数個のｐ−ＭＯＳトラン
ジスタを横方向に並列に配列し、該配列に縦方向に隣接
して複数個のｎ−ＭＯＳトランジスタを横方向に並列に
配列し、縦方向同一列に配列された各一対のｐ−ＭＯＳ
トランジスタとｎ−ＭＯＳトランジスタにより複数のＣ
ＭＯＳインバータを構成し、該各ＣＭＯＳインバータの
入力端子同士を並列に接続するための入力配線パターン
を配置し、該入力配線パターンの一端をセル入力端子と
し、各ＣＭＯＳインバータの出力端子同士を並列に接続
するための出力配線パターンを配置し、該出力配線パタ
ーンの一端をセル出力端子とした基本構造を備え、実現
する駆動力に応じて、該駆動力に必要な数の前記ＣＭＯ
Ｓインバータの入力端子と出力端子を夫々前記入力配線
パターンと出力配線パターンに接続するための接点を設
けるようにしている。また、セルタイプとセル基本構造
を登録したセルライブラリと、セル配置座標と該座標に
配置するセルタイプを登録した論理ファイルと、該セル
ライブラリと論理ファイルを参照して半導体集積回路の
マスクパターンを作成する手段を備える半導体集積回路
の設計方式において、前記セルライブラリにセルタイプ
及びセル基本構造として請求項１記載のセル構造のＣＭ
ＯＳ半導体集積回路を登録する場合に、該セル構造で選
択できる複数の駆動力に対応する接点配置位置と駆動力
のコードを追加して登録し、前記論理ファイルにセル配
置座標及びセルタイプとして請求項１記載のセル構造の
ＣＭＯＳ半導体集積回路を登録する場合に、指定された
駆動力に対応するコードを追加して登録し、マスクパタ
ーン作成時にＣＭＯＳ半導体集積回路に前記指定された
駆動力に応じた接点を配置するようにしている。
【０００５】
【作用】まず、駆動力の切替はあらかじめセル設計段階
でセル内に埋め込まれた並列に配列されたトランジスタ
同士をあらかじめセル内に埋め込まれた配線パターンと
トランジスタの間に接点を設けることによって実施でき
る。従って駆動力の変更前後でセルサイズが変わること
はない。セル端子はトランジスタを並列に接続するため
に埋め込まれた配線パターン上に設けられているため、
駆動力の変更の前後で端子の位置を移動させる必要もな
い。この為、セル配置、セル端子間の配線を一切変更す
ることなしに、セル駆動力の変更を実施することが可能
である。また、論理ファイル上には論理機能を表現する
セルタイプ名と駆動力を表現するコードの組み合わせに
よってセルを表現する為、論理機能の記述に関する記述
と駆動力に関する記述とが独立である。この為、駆動力
の変更は論理記述に関する記述であるセルタイプ名を変
更することなく、駆動力に関する記述であるコードのみ
の変更で可能であり、論理検証を再実行する必要性はな
い。
でセル内に埋め込まれた並列に配列されたトランジスタ
同士をあらかじめセル内に埋め込まれた配線パターンと
トランジスタの間に接点を設けることによって実施でき
る。従って駆動力の変更前後でセルサイズが変わること
はない。セル端子はトランジスタを並列に接続するため
に埋め込まれた配線パターン上に設けられているため、
駆動力の変更の前後で端子の位置を移動させる必要もな
い。この為、セル配置、セル端子間の配線を一切変更す
ることなしに、セル駆動力の変更を実施することが可能
である。また、論理ファイル上には論理機能を表現する
セルタイプ名と駆動力を表現するコードの組み合わせに
よってセルを表現する為、論理機能の記述に関する記述
と駆動力に関する記述とが独立である。この為、駆動力
の変更は論理記述に関する記述であるセルタイプ名を変
更することなく、駆動力に関する記述であるコードのみ
の変更で可能であり、論理検証を再実行する必要性はな
い。
【０００６】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は本発明によるＣＭＯＳインバータ
回路の本発明による基本構造を表現する回路図を示す図
であり、図２は図１のインバータのセル基本構造のセル
レイアウト図である。また、図３においては、図１及び
図２で説明するセル基本構造の接点配置候補点に接点を
配置することによって、駆動力の異なる完成したインバ
ータを実現する方法を示す。
的に説明する。図１は本発明によるＣＭＯＳインバータ
回路の本発明による基本構造を表現する回路図を示す図
であり、図２は図１のインバータのセル基本構造のセル
レイアウト図である。また、図３においては、図１及び
図２で説明するセル基本構造の接点配置候補点に接点を
配置することによって、駆動力の異なる完成したインバ
ータを実現する方法を示す。
【０００７】図１において、ｉｎはセル入力端子、ｏｕ
ｔはセル出力端子、Ｐ１，Ｐ２，Ｐｎは並列に配列され
たｎ個のｐ−ＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎｎは
並列に配列されたｎ個のｎ−ＭＯＳトランジスタであ
る。図において、縦方向同一列に配列された、ｐ−ＭＯ
Ｓトランジスタとｎ−ＭＯＳトランジスタはそれぞれＣ
ＭＯＳインバータを構成している。Ｌ１はｎ個配列され
たＣＭＯＳインバータの入力端子同士を並列に接続する
ためにセル内に配置された配線であり、Ｌ２は出力端子
同士並列に接続するためにセル内に配置された配線であ
る。図２に示す通り、セル基本構造においては、接点配
置候補Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６には接点は
配置されていない。セルの入力端子は各ＣＭＯＳインバ
ータの入力端子を並列接続するためにあらかじめセル内
に配置されている配線パターンＬ１上に配置されてい
る。セルの出力端子は各ＣＭＯＳインバータの出力端子
を並列に接続するためにあらかじめセル内に配置されて
いる配線パターンＬ２上に配置されている。
ｔはセル出力端子、Ｐ１，Ｐ２，Ｐｎは並列に配列され
たｎ個のｐ−ＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎｎは
並列に配列されたｎ個のｎ−ＭＯＳトランジスタであ
る。図において、縦方向同一列に配列された、ｐ−ＭＯ
Ｓトランジスタとｎ−ＭＯＳトランジスタはそれぞれＣ
ＭＯＳインバータを構成している。Ｌ１はｎ個配列され
たＣＭＯＳインバータの入力端子同士を並列に接続する
ためにセル内に配置された配線であり、Ｌ２は出力端子
同士並列に接続するためにセル内に配置された配線であ
る。図２に示す通り、セル基本構造においては、接点配
置候補Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６には接点は
配置されていない。セルの入力端子は各ＣＭＯＳインバ
ータの入力端子を並列接続するためにあらかじめセル内
に配置されている配線パターンＬ１上に配置されてい
る。セルの出力端子は各ＣＭＯＳインバータの出力端子
を並列に接続するためにあらかじめセル内に配置されて
いる配線パターンＬ２上に配置されている。
【０００８】図３において、接点配置候補点Ｃ１，Ｃ２
に対して接点を配置すると、図３の項番２に示す通り１
倍力のインバータとなる。Ｃ１，Ｃ２，Ｃ３，Ｃ４に接
点を配置すると、図３の項番３に示す通り２倍力のイン
バータとなる。全ての接続候補点Ｃ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５，Ｃ６に対して接点を配置すると、図３の項番
４に示す通りｎ個のインバータが並列に接続される為、
ｎ倍力のインバータとなる。
に対して接点を配置すると、図３の項番２に示す通り１
倍力のインバータとなる。Ｃ１，Ｃ２，Ｃ３，Ｃ４に接
点を配置すると、図３の項番３に示す通り２倍力のイン
バータとなる。全ての接続候補点Ｃ１，Ｃ２，Ｃ３，Ｃ
４，Ｃ５，Ｃ６に対して接点を配置すると、図３の項番
４に示す通りｎ個のインバータが並列に接続される為、
ｎ倍力のインバータとなる。
【０００９】図４はセルライブラリの一例であり、上記
ＣＭＯＳインバータ回路（セルタイプ名をＣＥＬＬＡと
する）のセルライブラリを示す。１はセルライブラリ、
２はセルライブラリ中に定義されているセルタイプがＣ
ＥＬＬＡのセル基本構造、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ
５，Ｃ６は接点配置候補点、３は各駆動力を表すコード
に対する接点配置箇所を定義するテーブルである。図５
は論理ファイル内に記述されているレイアウト情報の一
例であり、この例では、セルタイプとして上記ＣＭＯＳ
インバータ回路（ＣＥＬＬＡ）のみを示している。レイ
アウト情報には他のセルタイプが含まれていてもよい。
レイアウト情報には、セルが半導体集積回路上に配置さ
れている座標であるセル配置座標と各セル配置座標に配
置されているセルのセルタイプが示されるが、セルタイ
プがＣＥＬＬＡの場合には、駆動力のコードの対応を示
すテーブルが設けられる。マスクパターン作成時に、図
５の例では、セル配置座標ＬＯＣ１，ＬＯＣ２，ＬＯＣ
３とも、まずセルセルタイプをインデックスとして図４
に示すセルライブラリ中からセルタイプがＣＥＬＬＡで
あるセル基本構造を参照し、セル内部のトランジスタの
配列、配線パターンの位置に関する情報を得る。次に論
理ファイル上の駆動力のコードを参照にして接点配置座
標を得る。
ＣＭＯＳインバータ回路（セルタイプ名をＣＥＬＬＡと
する）のセルライブラリを示す。１はセルライブラリ、
２はセルライブラリ中に定義されているセルタイプがＣ
ＥＬＬＡのセル基本構造、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ
５，Ｃ６は接点配置候補点、３は各駆動力を表すコード
に対する接点配置箇所を定義するテーブルである。図５
は論理ファイル内に記述されているレイアウト情報の一
例であり、この例では、セルタイプとして上記ＣＭＯＳ
インバータ回路（ＣＥＬＬＡ）のみを示している。レイ
アウト情報には他のセルタイプが含まれていてもよい。
レイアウト情報には、セルが半導体集積回路上に配置さ
れている座標であるセル配置座標と各セル配置座標に配
置されているセルのセルタイプが示されるが、セルタイ
プがＣＥＬＬＡの場合には、駆動力のコードの対応を示
すテーブルが設けられる。マスクパターン作成時に、図
５の例では、セル配置座標ＬＯＣ１，ＬＯＣ２，ＬＯＣ
３とも、まずセルセルタイプをインデックスとして図４
に示すセルライブラリ中からセルタイプがＣＥＬＬＡで
あるセル基本構造を参照し、セル内部のトランジスタの
配列、配線パターンの位置に関する情報を得る。次に論
理ファイル上の駆動力のコードを参照にして接点配置座
標を得る。
【００１０】ＬＯＣ１はコードがＡである為接点配置位
置Ｃ１，Ｃ２に対して接点を配置する。ＬＯＣ２はコー
ドがＢである為接点配置箇所Ｃ１，Ｃ２，Ｃ３，Ｃ４に
対して接点を配置する。ＬＯＣ３はコードがＣである為
接点配置個所Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６に対
して接点を配置する。以上のようにして得られたＬＯＣ
１，ＬＯＣ２，ＬＯＣ３のマスクパターン上のレイアウ
トは図６に示す通りとなる。
置Ｃ１，Ｃ２に対して接点を配置する。ＬＯＣ２はコー
ドがＢである為接点配置箇所Ｃ１，Ｃ２，Ｃ３，Ｃ４に
対して接点を配置する。ＬＯＣ３はコードがＣである為
接点配置個所Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６に対
して接点を配置する。以上のようにして得られたＬＯＣ
１，ＬＯＣ２，ＬＯＣ３のマスクパターン上のレイアウ
トは図６に示す通りとなる。
【００１１】
【発明の効果】以上説明したように、本発明によると、
セル駆動力を切り替える際にセルの大きさが変化するこ
とがない。また、セル端子の位置がかわることもない。
この為、半導体集積回路上でのセル配置やセル間の配線
を変更することなく、セル駆動力の変更が可能である。
また、レイアウト情報として、各セル配置座標に対して
配置されるセルタイプと駆動力を表すコードの組み合わ
せを持たせることによりセル駆動力を表現可能としたた
め、セル駆動力を変更する際に論理検証等を実施する必
要もない。
セル駆動力を切り替える際にセルの大きさが変化するこ
とがない。また、セル端子の位置がかわることもない。
この為、半導体集積回路上でのセル配置やセル間の配線
を変更することなく、セル駆動力の変更が可能である。
また、レイアウト情報として、各セル配置座標に対して
配置されるセルタイプと駆動力を表すコードの組み合わ
せを持たせることによりセル駆動力を表現可能としたた
め、セル駆動力を変更する際に論理検証等を実施する必
要もない。
【図１】ＣＭＯＳインバータ回路のセル基本構造を表す
図である。
図である。
【図２】ＣＭＯＳインバータ回路のセル基本構造に基づ
くセルのレイアウトパターンを示す図である。
くセルのレイアウトパターンを示す図である。
【図３】セル基本構造を用いて実現可能な駆動力の異な
るＣＭＯＳインバータ回路の例を示す図である。
るＣＭＯＳインバータ回路の例を示す図である。
【図４】セルライブラリ中のセル定義の例を示す図であ
る。
る。
【図５】論理ファイル中に記述されているレイアウト情
報の例を示す図である。
報の例を示す図である。
【図６】図５のレイアウト情報に対応するセルパターン
の例を示す図である。
の例を示す図である。
Ｐ１、Ｐ２、Ｐｎ ｐ−ＭＯＳトランジスタ Ｎ１、Ｎ２、Ｎｎ ｎ−ＭＯＳトランジスタ Ｌ１、Ｌ２ トランジスタを並列につなぐ配線パターン Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ 接点配置候補点 ＶＤＤ、ＶＳＳ セルに給電される電源 ｉｎ セルの入力端子 ｏｕｔ セルの出力端子 １ セルライブラリ ２ セル基本構造 ３ 駆動力を表すコードに対する接点配置を示すテーブ
ル
ル
Claims (2)
- 【請求項１】 駆動力を可変にできるＣＭＯＳ半導体集
積回路の論理素子を実現するＣＭＯＳ半導体集積回路の
セル構造であって、 該セルは、複数個のｐ−ＭＯＳトランジスタを横方向に
並列に配列し、 該配列に縦方向に隣接して複数個のｎ−ＭＯＳトランジ
スタを横方向に並列に配列し、 縦方向同一列に配列された各一対のｐ−ＭＯＳトランジ
スタとｎ−ＭＯＳトランジスタにより複数のＣＭＯＳイ
ンバータを構成し、 該各ＣＭＯＳインバータの入力端子同士を並列に接続す
るための入力配線パターンを配置し、該入力配線パター
ンの一端をセル入力端子とし、 各ＣＭＯＳインバータの出力端子同士を並列に接続する
ための出力配線パターンを配置し、該出力配線パターン
の一端をセル出力端子とした基本構造を備え、 実現する駆動力に応じて、該駆動力に必要な数の前記Ｃ
ＭＯＳインバータの入力端子と出力端子を夫々前記入力
配線パターンと出力配線パターンに接続するための接点
を設けることを特徴とするＣＭＯＳ半導体集積回路のセ
ル構造。 - 【請求項２】 セルタイプとセル基本構造を登録したセ
ルライブラリと、セル配置座標と該座標に配置するセル
タイプを登録した論理ファイルと、該セルライブラリと
論理ファイルを参照して半導体集積回路のマスクパター
ンを作成する手段を備える半導体集積回路の設計方式に
おいて、 前記セルライブラリにセルタイプ及びセル基本構造とし
て請求項１記載のセル構造のＣＭＯＳ半導体集積回路を
登録する場合に、該セル構造で選択できる複数の駆動力
に対応する接点配置位置と駆動力のコードを追加して登
録し、 前記論理ファイルにセル配置座標及びセルタイプとして
請求項１記載のセル構造のＣＭＯＳ半導体集積回路を登
録する場合に、指定された駆動力に対応するコードを追
加して登録し、 マスクパターン作成時にＣＭＯＳ半導体集積回路に前記
指定された駆動力に応じた接点を配置することを特徴と
する半導体集積回路の設計方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191096A JPH0922945A (ja) | 1995-07-04 | 1995-07-04 | Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191096A JPH0922945A (ja) | 1995-07-04 | 1995-07-04 | Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922945A true JPH0922945A (ja) | 1997-01-21 |
Family
ID=16268797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7191096A Pending JPH0922945A (ja) | 1995-07-04 | 1995-07-04 | Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922945A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7210108B2 (en) | 2002-09-18 | 2007-04-24 | Matsushita Electric Industrial Co., Ltd. | Structure of power supply path utilized in design of integrated circuit |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
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