CN104733458A - Cmos反相器 - Google Patents

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Abstract

一种CMOS反相器，所述CMOS反相器包括：NMOS晶体管，所述NMOS晶体管包括：第一有源区、包围所述第一有源区的第一隔离结构、第一栅极结构，所述第一栅极结构包括若干平行排列的第一部分和与所述第一部分垂直相连的第二部分，所述第二部分和第一部分的首尾顺次连接形成单向连续的第一栅极结构，所述第一栅极结构的第一部分横跨在第一有源区表面；PMOS晶体管，所述PMOS晶体管包括：第二有源区，包围所述第二有源区的第二隔离结构、位于第二有源区表面的第二栅极结构，所述第二栅极结构的一端与NMOS晶体管的第一栅极结构的一端连接。所述CMOS反相器的延迟时间较短。

Description

CMOS反相器
技术领域
本发明涉及半导体技术领域，特别涉及一种CMOS反相器。
背景技术
CMOS反相器是由两种彼此互补的PMOS与NMOS所组成的另一种半导体基本元件，反相器是可以将输入信号的相位反转180度，被广泛应用于模拟电路中。
请参考图1，为CMOS反相器的电路结构示意图。
CMOS反相器由一个沟道增强型NMOS管10和一个沟道增强型PMOS管20串联组成。所述NMOS管10与PMOS管20的栅极连接，作为反相器的输入端11；所述NMOS管10的漏极与PMOS管20的漏极连接，作为反相器的输出端12；所述NMOS管的源极接低电位端或接地；所述PMOS管的源极连接高电位Vdd。
请参考图2，为芯片中CMOS反相器的结构示意图。
所述CMOS反相器中沟道增强型NMOS管10和沟道增强型PMOS管20具有连续的栅极30，在所述栅极30两侧的源极和漏极上形成有多个金属插塞40，以降低源极和漏极的连接电阻。
由于电子在硅衬底中的迁移速率大于空穴在硅衬底中的迁移速率，所以导致NMOS晶体管10中的电流密度大于PMOS晶体管20中的电流密度，为了使NMOS晶体管10的饱和电流与PMOS晶体管20的饱和电流相同以获得较佳的反相器性能，所述CMOS反相器中，PMOS晶体管的沟道区域长度大于NMOS晶体管的沟道区域长度。
但是现有的CMOS反相器的延迟时间较长，影响CMOS反相器的性能。
发明内容
本发明解决的问题是提供一种CMOS反相器，降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
为解决上述问题，本发明提供一种CMOS反相器，包括：NMOS晶体管，所述NMOS晶体管包括：第一有源区、、包围所述第一有源区的第一隔离结构、第一栅极结构，所述第一栅极结构由若干平行排列的第一部分和与所述第一部分的垂直相连的第二部分组成，所述第二部分和第一部分的首尾顺次连接形成单向连续的第一栅极结构，所述第一栅极结构的第一部分横跨在第一有源区表面；PMOS晶体管，所述PMOS晶体管包括：第二有源区，包围所述第二有源区的第二隔离结构、位于第二有源区表面的第二栅极结构，所述第二栅极结构的一端与NMOS晶体管的第一栅极结构的一端连接。
可选的，所述NMOS晶体管的第一栅极结构的第二部分位于第一隔离结构表面，所述第一栅极结构的第一部分的两端位于第一隔离结构表面。
可选的，所述NMOS晶体管还包括：与所述第一栅极结构连接的第一连接结构；位于所述第一有源区和第一连接结构上的第一金属互连结构。
可选的，第一隔离结构与第一有源区的边界中，具有与第一部分的延伸方向平行的部分边界，所述部分边界和第一部分之间的距离作为第一部分与第一隔离结构之间的横向距离，相邻第一部分之间的间距小于第一部分与第一隔离结构之间的最小横向距离。
可选的，所述PMOS晶体管的第二栅极结构为长条形。
可选的，所述PMOS晶体管还包括：与所述第二栅极结构连接的第二连接结构；位于所述第二有源区上的第二金属互连结构。
可选的，所述第二隔离结构与第二有源区的边界中，具有与第二栅极结构的延伸方向平行的部分边界，所述部分边界和第二栅极结构之间的距离作为第二栅极结构与第二隔离结构之间的横向距离，第二栅极结构与第二隔离结构之间的横向距离小于第一栅极结构的第一部分与第一隔离结构之间的最小横向距离。
可选的，所述第二隔离区表面形成有连接第二有源区的连接层。
可选的，所述第二金属互连结构部分位于第二有源区表面，部分位于连接层表面。
可选的，所述连接层的材料为多晶硅。
可选的，所述NMOS晶体管的沟道区域长度小于PMOS晶体管的沟道区域长度。
可选的，所述NMOS晶体管的沟道区域长度与PMOS晶体管的沟道区域长度之比为1:3～2:3。
可选的，所述第一隔离结构和第二隔离结构为浅沟槽隔离结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，CMOS反相器中的NMOS晶体管的第一栅极结构有若干平行排列的第一部分和与所述第一部分垂直相邻的第二部分组成，所述第二部分和第二部分的首尾顺次连接形成单向连续的第一栅极结构。其中，第一隔离结构与第一有源区的边界中，具有与第一部分的延伸方向平行的部分边界，所述部分边界与第一栅极结构之间的距离作为第一栅极结构与第一隔离结构之间的横向距离，在所述平行排列的第一部分中，距离所述部分边界最近的第一部分与第一隔离结构之间具有最小横向距离，其他位置处的第一部分与第一隔离结构之间的横向距离均大于所述最小横向距离，所以，与现有的NMOS晶体管相比，本发明的技术方案中的NMOS晶体管，增大了第一栅极结构与第一隔离结构之间的平均横向距离；由于NMOS晶体管的饱和电流密度随所述第一部分与第一隔离结构之间的横向距离的增大而增大，所以，本发明技术方案中的NMOS晶体管的饱和电流密度得到提高，可以降低所述NMOS晶体管的延迟时间，提高CMOS反相器的性能。并且，由于所述第一栅极结构采用所述折叠结构，第一栅极结构相邻的第一部分两侧的源极和漏极可以互相共用，从而在保持沟道区域长度不变的情况下，可以减少所述第一栅极结构两侧的第一有源区的面积，从而降低NMOS晶体管的寄生电容，进而降低延迟时间，提高CMOS反相器的性能。
进一步的，所述CMOS反相器中的PMOS晶体管的第二栅极结构与第二隔离结构的横向距离小于所述NMOS晶体管的第一栅极结构的第一部分与第一隔离结构的最小横向距离，降低了PMOS晶体管的第二栅极结构与第二隔离结构之间的横向距离。由于PMOS晶体管的饱和电流密度随第二栅极结构与第二隔离结构之间的横向距离的减小而增大，所以降低PMOS晶体管的第二栅极结构与第二隔离结构之间的横向距离，能够提高PMOS晶体管的饱和电流密度，从而提高PMOS晶体管的饱和电流；降低PMOS晶体管的第二栅极结构与第二隔离结构之间的横向距离，还能够降低第二栅极结构两侧的有源区的面积，降低PMOS晶体管的寄生电容，从而降低PMOS晶体管的延迟时间，提高CMOS晶体管的性能。
进一步的，与现有技术相比，本发明技术方案中的CMOS反相器的NMOS晶体管的第一栅极结构两侧的第一有源区的面积下降，PMOS晶体管的第二栅极结构两侧的第二有源区的面积下降，使得最终形成的CMOS反相器的面积减小，有利于提高半导体芯片的集成度。
附图说明
图1是本发明的现有技术的CMOS反相器的电路结构示意图；
图2是本发明的现有技术的CMOS反相器的结构示意图；
图3为NMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离之间的关系图；
图4为PMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离之间的关系图；
图5为本发明的实施例的CMOS反相器的NMOS晶体管的结构示意图；
图6为本发明的现有技术中CMOS反相器的NMOS晶体管的结构示意图；
图7为本发明的实施例的CMOS反相器的PMOS晶体管的结构示意图；
图8为本发明的现有技术中CMOS反相器的PMOS晶体管的结构示意图；
图9为本发明的实施例的CMOS反相器的结构示意图；
图10为本发明的现有技术的CMOS反相器的结构示意图。
具体实施方式
如背景技术中所述，现有技术中的反相器的延迟时间较长，影响CMOS反相器的性能。
由于CMOS反相器的延迟时间τ=（C×Vdd）/（2×Isat），其中，C为半导体器件的寄生电容，Vdd为电源电压，Isat为饱和电流，从上述延迟时间τ的表达式中可以看出，降低寄生电容C以及提高饱和电流Isat均可以降低半导体器件的延迟时间，而由于寄生电容C和饱和电流Isat都是有半导体器件的结构设计所决定的，所以，通过改变CMOS反相器的结构可以实现降低延迟时间的目的。
晶体管包括有源区、包围有源区的隔离结构和位于有源区上的栅极结构。所述有源区和隔离结构之间具有平行于栅极结构延伸方向的部分边界，所述栅极结构与所述部分边界之间的距离为栅极结构与隔离结构之间的横向距离。研究发现，晶体管的栅极结构与其两侧的隔离结构的横向距离会影响晶体管的饱和电流大小，而现有技术中，CMOS反相器的NMOS晶体管和PMOS晶体管中的栅极结构与其两侧的隔离结构的横向距离相等。
请参考图3，图3为发明人通过多次实验测试获得的NMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离SA之间的关系图。
所述测试过程中，在不改变栅极结构长度及晶体管的形成工艺的前提下，仅改变所述栅极结构与隔离结构之间的横向距离，对具有不同的横向距离SA的NMOS晶体管进行测试获得不同的饱和电流密度。
由图3可以看出，所述NMOS晶体管的饱和电流密度随所述横向距离SA的增大而增大。所述饱和电流密度是指单位长度的饱和电流大小，并且，本发明的实施例中所提高的饱和电流密度，都是指单位长度的饱和电流大小。
请参考图4，图4为发明人通过多次实验测试获得的PMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离SA之间的关系图。
所述测试过程中，在不改变栅极结构长度及晶体管的形成工艺的前提下，仅改变所述栅极结构与隔离结构之间的横向距离，对所述具有不同的横向距离SA的PMOS晶体管进行测试获得不同的饱和电流密度。
由图4可以看出，所述PMOS晶体管的饱和电流密度随栅极结构与隔离结构之间的横向距离SA的增大而减小。
从所述图3和图4中可以看出，可以增大NMOS晶体管的栅极结构与隔离结构之间的横向距离SA，从而提高NMOS晶体管的饱和电流；可以减小PMOS晶体管的栅极结构与隔离结构之间的横向距离SA，从而提高PMOS晶体管的饱和电流。
这是由于所述隔离结构会对晶体管的沟道区域产生压应力作用，所述压应力作用会提高沟道区域内空穴载流子的迁移率，而降低电子载流子的迁移率，所以增大NMOS的栅极结构和隔离结构之间的横向距离可以提高NMOS晶体管的饱和电流，而降低PMOS栅极结构和隔离结构之间的横向距离可以提高PMOS晶体管的饱和电流。
本发明的实施例中，提出一种新的结构的CMOS反相器，使得延迟时间τ大幅度下降，提高了CMOS反相器的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图5，为所述CMOS反相器中NMOS晶体管的结构示意图。
所述CMOS反相器中的NMOS晶体管包括：第一有源区100；包围所述第一有源区100的第一隔离结构110；第一栅极结构120，所述第一栅极结构120由若干平行排列的第一部分121和与所述第一部分121的垂直相连的第二部分122组成，所述第二部分122和第一部分121的首尾顺次连接形成单向连续的第一栅极结构120。
本实施例中，所述第一栅极结构120的第一部分121横跨在第一有源区100表面，并且所述第一部分121的两端位于第一隔离结构110表面，所述第二部分122位于第一隔离结构110表面。在本发明的其他实施例中，所述第一部分121和第二部分122还可以都位于第一有源区100的表面。
所述第一栅极结构120包括第一栅极和位于所述第一栅极下方的第一栅介质层。本实施例中，所述第一栅极的材料为多晶硅，所述第一栅介质层的材料为氧化硅。在本发明的其他实施例中，所述第一栅极的材料还可以是Al、W、TiN等金属栅极材料，所述第一栅介质层的材料还可以是HfO2、ZrO2等高K介质材料。
本发明的实施例中，所述NMOS晶体管还包括：与所述第一栅极结构120连接的第一连接结构123，所述第一连接结构123用于与CMOS反相器中的PMOS晶体管的第二栅极结构连接；位于所述第一有源区100和第一连接结构123上的第一金属互连结构130。
所述第一栅极结构120下方的部分第一有源区100作为所述NMOS晶体管的沟道区域。所述第一有源区的宽度为Wn2，第一栅极结构120的相邻第一部分121之间的间距为Ns，所述第一部分121与第一隔离结构110之间的最小横向距离为SAn2，所述横向距离是指：第一有源区100与第一隔离结构110之间平行于第一部分121的边界与第一部分121之间的距离，所述横向距离垂直于第一部分的延伸方向。相邻第一部分之间的间距N小于第一部分与第一隔离结构之间的最小横向距离SAn2。
由于第一栅极结构120的第一部分121横跨在第一有源区100表面，并且平行排列，所以，不同位置处的第一部分121距离第一隔离结构110的横向距离不相同。
本实施例中，所述第一部分121的个数为4，则所述NMOS晶体管的沟道区域的长度为Ln2=4Wn2。在本发明的其他实施例中，可以根据NMOS晶体管的沟道区域的长度需要设置多个第一部分121。
所述NMOS晶体管的单位面积的寄生电容密度为Cn，所述寄生电容密度与晶体管的形成工艺相关，采用相同的形成工艺形成的晶体管的寄生电容密度相同。所述NMOS晶体管的寄生电容大小等于寄生电容密度与第一栅极结构两侧有源区面积的乘积，具体的，所述NMOS晶体管的第一栅极结构两侧的有源区的面积为Sn2，Sn2=2×SAn2×Wn2+3×Ns×Wn2，所以所述NMOS晶体管的寄生电容Cn2=（2×SAn2×Wn2+3×Ns×Wn2）×Cn。
而对比现有技术中的CMOS反相器中的NMOS结构（请参考图6），现有NMOS结构中的栅极结构与隔离结构之间的距离为SAn1，有源区的长度为Wn1即NMOS晶体管的沟道区域长度，与本实施例中的NMOS晶体管的沟道区域长度相同。现有NMOS晶体管与本实施例中的NMOS晶体管采用相同的工艺形成，所以与本实施例中的晶体管具有相同的寄生电容密度Cn，现有结构NMOS晶体管的栅极结构两侧的有源区的面积为Sn1，Sn1=2×SAn1×Wn1，所以，现有结构的NMOS晶体管的寄生电容为Cn1，Cn1=（2×SAn1×Wn1）×Cn。
本实施例中，所述CMOS反相器的NMOS晶体管的沟道区域长度Ln2=4Wn2，而现有结构的NMOS晶体管的沟道区域长度为Ln1=Wn1，由于Ln2=Ln1，所以Ln1=Wn1=4Wn2，所以，Cn1=（2×SAn1×Wn1）×Cn=（2×SAn1×4Wn2）×Cn=8×SAn1×Wn2×Cn。
在SAn1=SAn2的情况下，Cn1=8×SAn1×Wn2×Cn=8×SAn2×Wn2×Cn。
本方明的实施例中，Ns≤SAn2，所以Cn2≤（2×SAn2×Wn2+3×SAn2×Wn2）×Cn=5SAn2×Wn2，比较所述Cn1和Cn2，可以看出，Cn1>Cn2。
综上，在沟道区域长度相同的情况下，采用本实施例中的NMOS结构可以减低第一栅极结构两侧的有源区的面积，从而降低所述NMOS晶体管的寄生电容，从而降低NMOS晶体管的延迟时间。
本实施例中，SAn2=0.33um，Ns=0.28um，Wn2=1um，得到的Cn2=（2×SAn2×Wn2+3×Ns×Wn2）×Cn=1.5um2×Cn。
对于相同沟道区域长度的现有结构的NMOS晶体管，SAn1=0.33um,Wn1=4um，得到的Cn1=（2×SAn1×Wn1）×Cn=2.64um2×Cn。
所以，本实施例中，对于沟道区域长度为4um的NMOS晶体管，Cn2=56.8%Cn1，与现有技术相比，寄生电容有了大幅的下降，进而大幅减小了NMOS晶体管的延迟时间τ。
由于第一隔离结构110与第一有源区100之间，具有与第一部分121平行的部分边界，与所述部分边界最接近的第一部分121与第一隔离结构110之间的横向距离为SAn2，则其他位置处的第一部分121与第一隔离结构110之间的横向距离均大于SAn2，所以其他位置处的第一部分121的电流密度得到提高（请参考图3），从而可以提高NMOS晶体管的饱和电流，降低所述NMOS晶体管的延迟时间。本实施例中，所述NMOS晶体管的饱和电流为In2，而同样沟道区域长度的现有技术中的NMOS晶体管的饱和电流为In1，可以从图3中的图标判断出，In2≈110%In1。所以，本实施例中的NMOS晶体管的延迟时间τn2≈51.7τn1。
所以，所述NMOS晶体管的结构，可以降低栅极结构两侧的有源区的面积，从而降低晶体管的寄生电容，并且同时可以提高晶体管的饱和电流，从而降低所述NMOS晶体管的延迟时间，提高NMOS晶体管的性能，从而降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
请参考图7，为CMOS反相器的PMOS晶体管的结构示意图。
所述PMOS晶体管包括第二有源区200，包围所述第二有源区200的第二隔离结构210，位于所述第二有源区200上的第二栅极结构220。
所述第二栅极结构220包括第二栅极和位于所述第二栅极下方的第二栅介质层。本实施例中，所述第二栅极的材料为多晶硅，所述第二栅介质层的材料为氧化硅。在本发明的其他实施例中，所述第二栅极的材料还可以是Al、W、TiN等金属栅极材料，所述第二栅介质层的材料还可以是HfO2、ZrO2等高K介质材料。本实施例中，所述第二栅极结构220为长条形。
本发明的实施例中，所述PMOS晶体管还包括：与所述第二栅极结构220连接的第二连接结构223，所述第二连接结构223用于与CMOS反相器中的NMOS晶体管的第一连接结构连接；位于所述第二有源区200上的第二金属互连结构230。本实施例中，所述第二金属互连结构部分位于第二有源区100表面，从而可以减小所述第二栅极结构220和第二隔离结构210之间的横向距离。
本实施例中，所述第二隔离结构210表面形成有连接所述第二有源区200的多晶硅层（图中未示出），作为连接层，所述第二金属互连结构230位于有源区200表面，部分位于连接层表面，从而可以减小所述第二栅极结构220两侧的第二有源区的面积，降低所述PMOS晶体管的寄生电容，从而降低PMOS晶体管的延迟时间。
所述第二栅极结构220下方的部分第二有源区200作为所述PMOS晶体管的沟道区域。所述PMOS晶体管的沟道区域的长度为Wp2，所述PMOS晶体管的沟道区域长度大于NMOS晶体管的沟道区域长度，所述PMOS晶体管的沟道区域长度与NMOS晶体管的沟道区域长度之比可以为1:3～2:3。本实施例中，所述PMOS晶体管的沟道区域长度与NMOS晶体管的沟道区域长度之比为2：3。第二栅极结构220与第二隔离结构210之间的横向距离为SAp2，所述横向距离是指垂直于第二栅极220的延伸方向的距离。
本实施例中，所述第二栅极结构220与第二隔离结构210之间的横向距离为SAp2小于NMOS晶体管中，第一栅极结构120（请参考图5）的第一部分121（请参考图5）与第一隔离结构110之间的最小横向距离为SAn2。
现有的CMOS反相器中，PMOS晶体管的栅极结构与隔离结构之间的横向距离，与NMOS晶体管的栅极结构与隔离结构之间的横向距离相同。所以，与现有技术相比，本实施例中，降低了所述第二栅极结构220与第二隔离结构210之间的横向距离为SAp2，从而可以提高所述PMOS晶体管的饱和电流密度（请参考图4），从而提高PMOS晶体管的饱和电流，降低PMOS晶体管的延迟时间，提高CMOS反相器的性能。
并且，本实施例中，降低了所述第二栅极结构220与第二隔离结构210之间的横向距离为SAp2，使得第二栅极结构220两侧的第二有源区面积减小，从而可以降低所述PMOS晶体管中寄生电容，降低PMOS晶体管的延迟时间，从而进一步提高CMOS反相器的性能。
本实施例中，所述PMOS晶体管的沟道区域长度为Lp2=Wp2，单位面积的寄生电容密度为Cp，所述寄生电容密度与晶体管的形成工艺相关，采用相同的形成工艺形成的晶体管的寄生电容密度相同。所述PMOS晶体管的寄生电容大小等于寄生电容密度与所述第二栅极结构两侧有源区面积的乘积。具体的，所述PMOS晶体管的第二栅极结构两侧的有源区的面积为Sp2，Sp2=2×SAp2×Wp2，所以，所述PMOS晶体管的寄生电容Cp2=2×SAp2×Wp2×Cp。
而对比现有的CMOS反相器中的PMOS结构（请参考图8），现有PMOS结构中的栅极结构与隔离结构之间的距离为SAp1，有源区的长度为Wp1，所述有源区长度即为PMOS晶体管的沟道区域长度，与本实施例中的PMOS晶体管的沟道区域长度相同，即Wp1=Wp2。现有NMOS晶体管与本实施例中的NMOS晶体管采用相同的工艺形成，所以与本实施例中的晶体管具有相同的寄生电容密度Cp，现有结构的栅极结构两侧的有源区的面积为Sp1，Sp1=2×SAp1×Wp1，所以，现有结构的PMOS晶体管的寄生电容为Cp1，Cp1=2×SAp1×Wp1×Cp。由于Wp1=Wp2，所以，Cp1=2×SAp1×Wp1×Cp=2×SAp1×Wp2×Cp。
本实施例中，SAp1>SAp2，所以Cp1>Cp2，即本实施例中的PMOS晶体管的寄生电容小于相同沟道长度的现有技术中PMOS晶体管的寄生电容。
具体的，本实施例中，SAp2=0.13um，SAp1=0.33um，Wp1=6um，Wp2=Wp1=6um，从而，Cp2=2×SAp2×Wp2×Cp=1.56um2×Cp，Cp1=2×SAp1×Wp1×Cp=3.96um2×Cp，所以Cp2=39.4%Cp1，与现有技术相比，寄生电容有了大幅的下降，进而大幅减小了PMOS晶体管的延迟时间τ。
本实施例中，所述PMOS晶体管的饱和电流为Ip2，而同样沟道区域长度的现有技术中的PMOS晶体管的饱和电流为Ip1，可以从图4中的图中判断出，Ip2≈105%Ip1。所以，本实施例中的NMOS晶体管的延迟时间τp2≈37.5τp1。
所以，采用本实施例中的PMOS晶体管的结构，可以降低栅极结构两侧的有源区的面积，从而降低PMOS晶体管的寄生电容，并且同时可以提高PMOS晶体管的饱和电流，从而降低所述PMOS晶体管的延迟时间，提高PMOS晶体管的性能，从而降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
请参考图9，为CMOS反相器的结构示意图。
本实施例中，所述CMOS反相器的NMOS与PMOS的沟道区域长度的比值为4/6。所述CMOS反相器占用的芯片面积为A2，所述A2=X2×Y2/2。
请参考图10，为现有技术中形成的CMOS反相器的结构示意图。
所述CMOS反相器中的NMOS晶体管和PMOS晶体管具有相同的沟道区域长度。
所述CMOS反相器中所占用的面积为A1，A1=X1×Y1/2。
由于本实施例中的CMOS反相器中的NMOS晶体管和PMOS晶体管的有源区面积均小于现有的CMOS反相器结构中相应的有源区面积，所以，本实施例中CMOS反相器面积也有一定程度的缩小，本实施例中，A2=77.1%A2。
综上所述，本发明的实施例中的CMOS反相器可以在不增大反相器面积的前提下，降低CMOS反相器的寄生电容，提高CMOS反相器的饱和电流，从而降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种CMOS反相器，其特征在于，包括：
NMOS晶体管，所述NMOS晶体管包括：第一有源区、包围所述第一有源区的第一隔离结构、第一栅极结构，所述第一栅极结构由若干平行排列的第一部分和与所述第一部分垂直相连的第二部分组成，所述第二部分和第一部分的首尾顺次连接形成单向连续的第一栅极结构，所述第一栅极结构的第一部分横跨在第一有源区表面；
PMOS晶体管，所述PMOS晶体管包括：第二有源区，包围所述第二有源区的第二隔离结构、位于第二有源区表面的第二栅极结构，所述第二栅极结构的一端与NMOS晶体管的第一栅极结构的一端连接。
2.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管的第一栅极结构的第二部分位于第一隔离结构表面，所述第一栅极结构的第一部分的两端位于第一隔离结构表面。
3.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管还包括：与所述第一栅极结构连接的第一连接结构；位于所述第一有源区和第一连接结构上的第一金属互连结构。
4.根据权利要求1所述的CMOS反相器，其特征在于，第一隔离结构与第一有源区的边界中，具有与第一部分的延伸方向平行的部分边界，所述部分边界和第一部分之间的距离作为第一部分与第一隔离结构之间的横向距离，相邻第一部分之间的间距小于第一部分与第一隔离结构之间的最小横向距离。
5.根据权利要求1所述的CMOS反相器，其特征在于，所述PMOS晶体管的第二栅极结构为长条形。
6.根据权利要求5所述的CMOS反相器，其特征在于，所述PMOS晶体管还包括：与所述第二栅极结构连接的第二连接结构；位于所述第二有源区上的第二金属互连结构。
7.根据权利要求5所述的CMOS反相器，其特征在于，所述第二隔离结构与第二有源区的边界中，具有与第二栅极结构的延伸方向平行的部分边界，所述部分边界和第二栅极结构之间的距离作为第二栅极结构与第二隔离结构之间的横向距离，第二栅极结构与第二隔离结构之间的横向距离小于第一栅极结构的第一部分与第一隔离结构之间的最小横向距离。
8.根据权利要求5所述的CMOS反相器，其特征在于，所述第二隔离区表面形成有连接第二有源区的连接层。
9.根据权利要求8所述的CMOS反相器，其特征在于，所述第二金属互连结构部分位于第二有源区表面，部分位于连接层表面。
10.根据权利要求8所述的CMOS反相器，其特征在于，所述连接层的材料为多晶硅。
11.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管的沟道区域长度小于PMOS晶体管的沟道区域长度。
12.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管的沟道区域长度与PMOS晶体管的沟道区域长度之比为1:3～2:3。
13.根据权利要求5所述的CMOS反相器，其特征在于，所述第一隔离结构为浅沟槽隔离结构，所述第二隔离结构为浅沟槽隔离结构。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497566B1 (en) * 2018-06-19 2019-12-03 Macronix International Co., Ltd. Layout design for fanout patterns in self-aligned double patterning process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922945A (ja) * 1995-07-04 1997-01-21 Hitachi Ltd Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式
CN101714557A (zh) * 2008-09-29 2010-05-26 台湾积体电路制造股份有限公司 Y方向没有od间隙影响的标准单元
JP2013157498A (ja) * 2012-01-31 2013-08-15 Renesas Electronics Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5623156A (en) * 1995-09-28 1997-04-22 Cypress Semiconductor Corporation Electrostatic discharge (ESD) protection circuit and structure for output drivers
US5701024A (en) * 1995-10-05 1997-12-23 Cypress Semiconductor Corp. Electrostatic discharge (ESD) protection structure for high voltage pins
US7615828B2 (en) * 2006-07-10 2009-11-10 International Business Machines Corporation CMOS devices adapted to prevent latchup and methods of manufacturing the same
EP1976034A3 (en) * 2007-03-29 2011-11-09 Stichting IMEC Nederland Method for manufacturing a thermopile, the thermopile thus obtrained and a thermoelectric generator comprising such thermopiles
US8120941B2 (en) * 2008-11-07 2012-02-21 Seagate Technology Llc Bidirectional non-volatile memory array architecture
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
US8466489B2 (en) * 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US9741653B2 (en) * 2013-09-18 2017-08-22 Skyworks Solutions, Inc. Devices and methods related to radio-frequency switches having reduced-resistance metal layout

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0922945A (ja) * 1995-07-04 1997-01-21 Hitachi Ltd Ｃｍｏｓ半導体集積回路のセル構造及び半導体集積回路の設計方式
CN101714557A (zh) * 2008-09-29 2010-05-26 台湾积体电路制造股份有限公司 Y方向没有od间隙影响的标准单元
JP2013157498A (ja) * 2012-01-31 2013-08-15 Renesas Electronics Corp 半導体装置及びその製造方法

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