TWI542012B - 半導體裝置 - Google Patents

Description

半導體裝置

本案涉及一種半導體裝置。具體而言，本案涉及一種具有高耐壓的半導體裝置。

隨著電子技術的發展，積體電路已廣泛地應用在人們的生活當中。

一般而言，高電壓積體電路(high voltage integrated circuit，HVIC)通常應用於交流對直流電壓轉換電路中，用以進行電壓轉換的控制。由於高電壓積體電路係設置於高電壓控制區域與低電壓控制區域之間，故通常需具備較高的耐壓能力，以維持電路的穩定。

本案的一實施態樣涉及一種半導體裝置。根據本案一實施例，半導體裝置包括第一電壓控制區域、第二電壓控制區域以及間隔區域。第一電壓控制區域包括第一工作元件，其中第一工作元件操作於第一電壓操作區間。第二電壓控制區域包括第二工作元件，其中第二工作元件操作於第二電壓操作區間。第一電壓操作區間與第二電壓操作區間不同。間隔區域 設置於第一電壓控制區域與第二電壓控制區域之間，用以間隔第一電壓控制區域以及第二電壓控制區域。間隔區域包括側向絕緣閘雙極電晶體，且側向絕緣閘雙極電晶體電性連接第一工作元件與第二工作元件。

透過應用上述一實施例，可提高半導體裝置的耐壓能力。如此一來，即可實現具有高耐壓的積體電路。

100‧‧‧半導體裝置

102‧‧‧第一電壓控制區域

103‧‧‧第一工作元件

104‧‧‧第二電壓控制區域

105‧‧‧第二工作元件

106‧‧‧高電壓連接部

108‧‧‧間隔區域

109‧‧‧側向絕緣閘雙極電晶體

110‧‧‧P型基板

112‧‧‧N型磊晶層

114‧‧‧N型井層

116‧‧‧N型緩衝區

118‧‧‧P型汲極區

120‧‧‧N型汲極區

121‧‧‧P型阻隔區

122‧‧‧汲極電極

123‧‧‧P型井層

124‧‧‧P型源極區

126‧‧‧N型緩衝區

128‧‧‧N型源極區

130‧‧‧源極電極

131‧‧‧中介層

132‧‧‧閘極

134‧‧‧P型頂層

136‧‧‧P型摻雜區

138‧‧‧N型頂層

140‧‧‧P型阻隔區

142‧‧‧P型阻隔區

146‧‧‧N型埋藏層

148‧‧‧N型埋藏層

150‧‧‧氧化物層

152‧‧‧氧化物層

154‧‧‧氧化物層

156‧‧‧導線

W1‧‧‧寬度

C1‧‧‧曲線

C2‧‧‧曲線

R1‧‧‧曲線

R2‧‧‧曲線

R3‧‧‧曲線

第1圖為根據本案一實施例所繪示的半導體裝置的示意圖；第2圖為根據本發明一實施例的半導體裝置以及一比較例I的半導體裝置之崩潰電壓(breakdown voltage)所繪示的比較圖；第3圖為根據本發明不同實施例中具有不同寬度的N型埋藏層的半導體裝置之崩潰電壓所繪示的比較圖。

以下將以圖式及詳細敘述清楚說明本揭示內容之精神，任何所屬技術領域中具有通常知識者在瞭解本揭示內容之實施例後，當可由本揭示內容所教示之技術，加以改變及修飾，其並不脫離本揭示內容之精神與範圍。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅為了區別以相同技術用語描述的元件或操作。

關於本文中所使用之方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本創作。

關於本文中所使用之『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。

關於本文中所使用之『及/或』，係包括所述事物的任一或全部組合。

關於本文中所使用之用語『大致』、『約』等，係用以修飾任何可些微變化的數量或誤差，但這種些微變化或誤差並不會改變其本質。一般而言，此類用語所修飾的些微變化或誤差之範圍在部份實施例中可為20%，在部份實施例中可為10%，在部份實施例中可為5%或是其他數值。本領域技術人員應當瞭解，前述提及的數值可依實際需求而調整，並不以此為限。

關於本文中所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

本案的一實施態樣為一種半導體裝置。此一半導體裝置包括一由側向絕緣閘雙極電晶體(lateral insulated-gate bipolar transistor，LIGBT)所實現的電壓位準移位器(voltage level shifter)。藉由此一電壓位準移位器的設置，可提高半導體裝置的耐壓。

第1圖為根據本案一實施例所繪示的半導體裝置100的示意圖。在本實施例中，半導體裝置100包括第一電壓控制區域102、第二電壓控制區域104、高電壓連接部106以及間隔區域108。

在本實施例中，間隔區域108設置於第二電壓控制區域104與高電壓連接部106之間，且高電壓連接部106設置於間隔區域108與第一電壓控制區域102之間。簡言之，間隔區域108設置於第一電壓控制區域102與第二電壓控制區域104之間，可用以間隔第一電壓控制區域102以及第二電壓控制區域104。

在本實施例中，第一電壓控制區域102包括第一工作元件103。第二電壓控制區域104包括第二工作元件105。間隔區域108包括側向絕緣閘雙極電晶體(lateral insulated-gate bipolar transistor，LIGBT)109。在本實施例中，第一工作元件103是操作於第一電壓操作區間，第二工作元件105是操作於第二電壓操作區間，其中第一電壓操作區間與第二電壓操作區間彼此不同。舉例來說，若第二電壓操作區間介於0~15V，則第一電壓操作區間例如可以介於600~615V左右，或是第一電壓操作區間甚至可以高達 1200~1215V左右；若第二電壓操作區間介於0~40V，則第一電壓操作區間例如可以介於600~640V左右，或是第一電壓操作區間甚至可以高達1200~1240V左右。換言之，對於高電壓積體電路(HVIC)的應用而言，上述第一電壓操作區間相對於第二電壓操作區間的電壓差值大約會介於600V~1200V左右。在本實施例中，側向絕緣閘雙極電晶體109設置於第一電壓控制區域102與第二電壓控制區域104之間，用以電性連接第一工作元件103與第二工作元件105。

透過設置側向絕緣閘雙極電晶體109於第一電壓控制區域102與第二電壓控制區域104之間，可提高半導體裝置100的崩潰電壓(breakdown voltage)。如此一來，即可實現具有高耐壓的積體電路。

以下將透過一實施例提供半導體裝置100的具體細節，然本案不以下述實施例為限。

在本實施例中，半導體裝置100包括P型基板110、N型磊晶層112、N型井層114、N型緩衝區116、P型汲極區118、N型汲極區120、P型阻隔區121、汲極電極122、P型井層123、P型源極區124、N型緩衝區126、N型源極區128、源極電極130、中介層131、閘極132、P型頂層134、P型摻雜區136、N型頂層138、P型阻隔區140、142、N型埋藏層146、148、氧化物層150、152、154、以及導線156。

本領域人士當可明白，在一些實施例中，上述具有P型導電類型的各層或各區域可改變為具有N型導電類型， 且上述具有N型導電類型的各層或各區域可改變為具有P型導電類型。是以，本發明不以所述實施例為限。

在本實施例中，可利用P型基板110的一部份、N型磊晶層112的一部份、N型井層114、N型緩衝區116、P型汲極區118、N型汲極區120、P型阻隔區121、汲極電極122、P型井層123、P型源極區124、N型緩衝區126、N型源極區128、源極電極130、中介層131、閘極132、P型頂層134、P型摻雜區136及N型頂層138組成前述的側向絕緣閘雙極電晶體109。

在本實施例中，N型磊晶層112設置於P型基板110上。N型井層114設置於N型磊晶層112中。N型緩衝區116設置於N型井層114中。P型汲極區118設置於N型緩衝區116上。P型阻隔區121設置於N型緩衝區116上。N型汲極區120設置於P型阻隔區121上，直接接觸P型汲極區118，並與P型汲極區118彼此交錯，其中P型阻隔區121可阻止N型汲極區120與N型緩衝區116直接接觸。汲極電極122設置於P型汲極區118與N型汲極區120上，與P型汲極區118、N型汲極區120及導線156直接接觸。P型井層123設置於N型磊晶層112中。P型源極區124設置於P型井層123中。N型緩衝區126設置於P型井層123中，與P型源極區124並列，並直接接觸P型源極區124。N型源極區128設置於N型緩衝區126中。源極電極130設置於P型源極區124、N型緩衝區126及N型源極區128之上，並藉由接觸導體而間接接觸於P型源極區124、N型緩衝區126及N型源極區128。閘極132隔著中介層131設置於N型緩衝區126、P 型井層123、N型井層114上。應注意到，在一些實施例中，N型緩衝區126可被省略。

另外，在本實施例中，P型頂層134設置在N型井層114中，其一端直接接觸N型緩衝區116與P型汲極區118，另一端直接接觸P型摻雜區136。以另一角度而言，P型頂層134是位於N型緩衝區116、P型汲極區118及N型汲極區120組成的汲極區域以及P型井層123之間。P型摻雜區136設置在N型井層114中，鄰近閘極132與P型井層123。N型頂層138設置於P型頂層134上，並位於P型摻雜區136與P型汲極區118之間。氧化物層150設置於N型頂層138之上。

在本實施例中，藉由上述P型頂層134與N型頂層138的設置，可增加空乏區的區域範圍，進而可有效提高半導體裝置100的耐壓。然而，在其他不同實施例中，P型頂層134與N型頂層138可被省略，或是可以只省略N型頂層138，亦可達到提高半導體裝置的耐壓的目的。然而在省略P型頂層134與N型頂層138的情況下，則需同時搭配增加N型井層114的寬度，如此才有機會能達到與具有P型頂層134及N型頂層138的半導體裝置100相同的耐壓程度，但也因此會相對增加半導體裝置100的元件尺寸。是以，本案不以上述實施例為限。

在本實施例中，P型阻隔區140可設置於N型井層114與第一電壓控制區域102之間(例如設置於高電壓連接部106之中)，用以阻隔側向絕緣閘雙極電晶體109與第一電壓控制區域102。P型阻隔區140可穿透N型磊晶層112，以直接接觸P型基板110以及設置於N型磊晶層112上的氧化物層152。 另外，P型阻隔區142係直接接觸P型井層123，並用以阻隔側向絕緣閘雙極電晶體109與第二電壓控制區域104。P型阻隔區142可穿透N型磊晶層112，以直接接觸P型基板110以及設置於N型磊晶層112上的氧化物層154。在一實施例中，P型阻隔區142與P型井層123可整合為同一區域。

在本實施例中，N型埋藏層146、148可設置於P型阻隔區140的相對兩側，並鄰近於P型阻隔區140，其中，部分N型埋藏層148例如配置於第一電壓控制區域102中。額外一提的是，在其他實施例中，例如可省略N型埋藏層146，亦即只配置N型埋藏層148在P型阻隔區140的一側，且部分N型埋藏層148位於第一電壓控制區域102中。然而在此情況下，則需適當的增加N型磊晶層112與N型井層114的寬度，以增加空乏區範圍。也因如此，則同時具有N型埋藏層146、148的半導體裝置100相較於只具有N型埋藏層148的半導體裝置，則前者的元件尺寸可以相對較小。是以，本案不以上述實施例為限。

在本案一實施例中，P型基板110的摻雜濃度可介於1×10¹⁴/cm³~2×10¹⁴/cm³之間、N型磊晶層112的摻雜濃度可介於1×10¹⁵/cm³~5×10¹⁵/cm³之間、N型井層114的摻雜濃度可介於2×10¹⁶/cm³~2×10¹⁷/cm³之間、N型緩衝區116的摻雜濃度可介於5×10¹⁶/cm³~5×10¹⁷/cm³之間、P型汲極區118的摻雜濃度可介於5×10¹⁹/cm³~5×10²⁰/cm³之間、N型汲極區120的摻雜濃度可介於1×10¹⁹/cm³~5×10²⁰/cm³之間、P型阻隔區121的摻雜濃度可介於1×10¹⁷/cm³~5×10¹⁸/cm³之間、P型井層123的摻雜濃度可介於5×10¹⁷/cm³~5×10¹⁸/cm³之間、P型源 極區124的摻雜濃度可介於5×10¹⁹/cm³~5×10²⁰/cm³之間、N型緩衝區126的摻雜濃度可介於5×10¹⁶/cm³~5×10¹⁷/cm³之間、N型源極區128的摻雜濃度可介於1×10²⁰/cm³~8×10²⁰/cm³之間、P型頂層134的摻雜濃度可介於8×10¹⁶/cm³~5×10¹⁷/cm³之間、P型摻雜區136的摻雜濃度可介於5×10¹⁹/cm³~5×10²⁰/cm³之間、N型頂層138的摻雜濃度可介於1×10¹⁶/cm³~5×10¹⁶/cm³之間、P型阻隔區140、142的摻雜濃度可介於1×10¹⁸/cm³~7×10¹⁸/cm³之間、N型埋藏層146、148的摻雜濃度可介於1×10¹⁷/cm³~5×10¹⁸/cm³之間。

此外，在一實施例中，由於N型埋藏層146與P型阻隔區140之間的間距寬度會影響上述兩者之間所形成的空乏區大小，且N型埋藏層148與P型阻隔區140之間的間距寬度會影響其兩者之間所形成的空乏區大小，因此較適當的N型埋藏層146與P型阻隔區140之間的間距以及N型埋藏層148與P型阻隔區140之間的間距寬度大約可分別介於0~10μm之間。

再者，在一實施例中，N型埋藏層146在P型基板110的正投影的寬度W1可介於2~10μm之間。

第2圖為根據本發明一實施例的半導體裝置100以及一比較例I的半導體裝置之崩潰電壓所繪示的比較圖，其中，比較例I的半導體裝置是將側向擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)設置於高電壓控制區域與低電壓控制區域之間，以提高其崩潰電壓。曲線C1代表本發明此一實施例的半導體裝置100的電壓-電流關係。曲線C2代表比較例I的半導體裝置的電壓-電流關 係。如圖所示，本發明此一實施例的半導體裝置100的崩潰電壓約為760V，明顯高於比較例I的半導體裝置的崩潰電壓(約為600V)。上述第2圖的結果是在LIGBT與LDMOS具有相同面積下的比較結果。然而，若欲使比較例I的半導體裝置達到與半導體裝置100相同的崩潰電壓，則比較例I的LDMOS的面積將會遠大於LIGBT的面積，也就是比較例I之具有LDMOS的半導體裝置的尺寸會大於具有LIGBT的半導體裝置100的尺寸。因此若要獲得較高的崩潰電壓，則比較例I的半導體裝置將不利於微小元件的製作。換句話說，若要使元件可達到相同的崩潰電壓，則本發明之具有LIGBT的半導體裝置的元件尺寸可以小於比較例I之具有LDMOS的半導體裝置。

第3圖為根據本發明不同實施例中具有不同寬度W1的N型埋藏層146的半導體裝置100之崩潰電壓所繪示的比較圖。曲線R1代表具有寬度W1等於4μm的N型埋藏層146的半導體裝置100之崩潰電壓。曲線R2代表具有寬度W1等於6μm的N型埋藏層146的半導體裝置100之崩潰電壓。曲線R3代表具有寬度W1等於8μm的N型埋藏層146的半導體裝置100之崩潰電壓。如圖所示，在N型埋藏層146的寬度W1大於等於6μm時，半導體裝置100之崩潰電壓可達800V以上。另外，在N型埋藏層146的寬度W1為6μm與8μm時，半導體裝置100之崩潰電壓彼此差異不大。

由上可知，透過調整N型埋藏層146的寬度W1，可更進一步提高半導體裝置100之耐壓。

應當注意到，在進行第3圖中量測時，P型基板110的摻雜濃度為1.33×10¹⁴/cm³、N型磊晶層112的摻雜濃度為1.55×10¹⁵/cm³、N型井層114的摻雜濃度為9×10¹⁶/cm³、N型緩衝區116的摻雜濃度為1.6×10¹⁷/cm³、P型汲極區118的摻雜濃度為1.2×10²⁰/cm³、N型汲極區120的摻雜濃度為3×10¹⁹/cm³、P型阻隔區121的摻雜濃度為2×10¹⁸/cm³、P型井層123的摻雜濃度為1×10¹⁸/cm³、P型源極區124為1.2×10²⁰/cm³、N型緩衝區126的摻雜濃度為1.6×10¹⁷/cm³、N型源極區128的摻雜濃度為4×10²⁰/cm³、P型頂層134的摻雜濃度為1.6×10¹⁷/cm³、P型摻雜區136的摻雜濃度為1.2×10²⁰/cm³、N型頂層138的摻雜濃度為2×10¹⁶/cm³、P型阻隔區140、142的摻雜濃度為4.05×10¹⁸/cm³、N型埋藏層146、148的摻雜濃度5×10¹⁷/cm³、N型埋藏層146與P型阻隔區140的間距以及N型埋藏層148與P型阻隔區140的間距分別為4μm。

藉由應用本案一實施例，即可將側向絕緣閘雙極電晶體應用在半導體裝置之中，以有效地提高半導體裝置的耐壓。如此一來，高電壓積體電路即可用此類的半導體裝置實現，以確保電路的穩定。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

102‧‧‧第一電壓控制區域

103‧‧‧第一工作元件

104‧‧‧第二電壓控制區域

105‧‧‧第二工作元件

106‧‧‧高電壓連接部

108‧‧‧間隔區域

109‧‧‧側向絕緣閘雙極電晶體

110‧‧‧P型基板

112‧‧‧N型磊晶層

114‧‧‧N型井層

116‧‧‧N型緩衝區

118‧‧‧P型汲極區

120‧‧‧N型汲極區

121‧‧‧P型阻隔區

122‧‧‧汲極電極

123‧‧‧P型井層

124‧‧‧P型源極區

126‧‧‧N型緩衝區

128‧‧‧N型源極區

130‧‧‧源極電極

131‧‧‧中介層

132‧‧‧閘極

134‧‧‧P型頂層

136‧‧‧P型摻雜區

138‧‧‧N型頂層

140‧‧‧P型阻隔區

142‧‧‧P型阻隔區

146‧‧‧N型埋藏層

148‧‧‧N型埋藏層

150‧‧‧氧化物層

152‧‧‧氧化物層

154‧‧‧氧化物層

156‧‧‧導線

W1‧‧‧寬度

Claims (8)

1. 一種半導體裝置，包括：一第一電壓控制區域，包括一第一工作元件，其中該第一工作元件操作於一第一電壓操作區間；一第二電壓控制區域，包括一第二工作元件，其中該第二工作元件操作於一第二電壓操作區間，其中該第一電壓操作區間與該第二電壓操作區間不同；一間隔區域，設置於該第一電壓控制區域與該第二電壓控制區域之間，用以間隔該第一電壓控制區域以及該第二電壓控制區域，其中該間隔區域包括一側向絕緣閘雙極電晶體(lateral insulated-gate bipolar transistor，LIGBT)，且該側向絕緣閘雙極電晶體電性連接該第一工作元件與該第二工作元件；一磊晶層，具有一第一導電類型，設置於一基板上，其中該基板具有一第二導電類型；一第一井層，具有該第一導電類型，設置於該磊晶層中；一汲極區，具有該第二導電類型，設置於該第一井層中，其中該汲極區電性連接一汲極電極；一第二井層，具有該第二導電類型，設置於該磊晶層中；一源極區，具有該第一導電類型，設置於該第二井層中，其中該源極區電性連接一源極電極，其中該磊晶層的一部分、該第一井層、該汲極區、該第二井層以及該源極區係用以組成該側向絕緣閘雙極電晶體的至少一部分；以及一第一阻隔區，具有該第二導電類型，設置於該第一井層與該第一電壓控制區域之間，並用以阻隔該側向絕緣閘雙極電晶 體與該第一電壓控制區域，其中該第一阻隔區穿透該磊晶層，以直接接觸該基板。
2. 如請求項1所述之半導體裝置，更包括：一第二阻隔區，具有該第二導電類型，接觸該第二井層，並用以阻隔該側向絕緣閘雙極電晶體與該第二電壓控制區域，其中該第二阻隔區穿透該磊晶層，以直接接觸該基板。
3. 如請求項1所述之半導體裝置，更包括：一第一埋藏層，具有該第一導電類型，設置於該基板與該磊晶層之間，並設置於該第一阻隔區的一側，且部分該第一埋藏層位於該第一電壓控制區域中。
4. 如請求項1所述之半導體裝置，更包括：一第一埋藏層與一第二埋藏層，皆具有該第一導電類型，且分別設置於該基板與該磊晶層之間，其中該第一埋藏層設置於該第一阻隔區的一第一側，該第二埋藏層設置於相對該第一側之該第一阻隔區之一第二側，且部分該第一埋藏層位於該第一電壓控制區域中。
5. 如請求項1所述之半導體裝置，更包括：一摻雜區，具有該第二導電類型，設置於該第一井層之中，並鄰近於一閘極。
6. 如請求項5所述之半導體裝置，更包括：一第一頂層，具有該第二導電類型，設置於該第一井層之中，接觸該摻雜區，並位於該汲極區與該第二井層之間。
7. 如請求項5所述之半導體裝置，更包括：一第一頂層，具有該第二導電類型，設置於該第一井層之中，接觸該摻雜區，並位於該汲極區與該第二井層之間；以及一第二頂層，具有該第一導電類型，設置於該第一頂層之上，並位於該汲極區與該摻雜區之間。
8. 如請求項1所述之半導體裝置，其中該第一電壓操作區間相對於該第二電壓操作區間的電壓差值介於600V~1200V。