JP2010103185A - 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 - Google Patents

Abstract

【課題】ダミー回路が設けられるエリアを抑制することができ、それによる消費電力の増加も抑制すること。
【解決手段】本発明では、基本論理ゲートセルを表すデータ、及び、基本論理ゲートセルと論理が同じ論理ゲートセル群を表すデータを生成する。次に、基本論理ゲートセルを表すデータ、及び、論理ゲートセル群を表すデータをデータベースに格納する。ここで、論理ゲートセル群は、基本論理ゲートセルとは入力数又は駆動能力が異なる。論理ゲートセル群の外形及び論理ゲートセル群のレイアウトパターンは、基本論理ゲートセルの外形及び基本論理ゲートセルのレイアウトパターンと同一である。設計変更が行われるときに、基本論理ゲートセルは、論理ゲートセル群のうちの、設計変更に対応する変更論理ゲートセルに置き換えられる。
【選択図】図４

Description

本発明は、半導体集積回路を設計する前に、セルを表すデータ（セルデータ）を生成するセルデータ生成方法、及び、そのデータを用いて、半導体集積回路を設計する設計方法に関する。

半導体集積回路の設計中や設計完了後に論理変更が生じる場合がある。この場合、設計変更にかかる期間短縮や、半導体回路製造時に必要なマスク費用の削減、製造自体のコスト削減のために、全工程のレイアウト層を変更するのは好ましくない。そこで、例えば配線工程以降の変更のみで回路修正を行えるように、従来では目的の機能を実現する回路とは別に修正用の予備の回路（ダミー回路）を予め半導体集積回路内に挿入している（例えば特許文献１）。

特開２００７−８１３３８号公報

設計変更の際に、対象となる回路に代えてダミー回路を使用する場合、配線の全てをやり直す必要はなく、対象となる回路及びダミー回路に関する配線だけをやり直せばよい。このため、設計変更による遅延は、配線の全てをやり直す場合に比べて大幅に低減される。しかし、ダミー回路を設けた場合、設計変更の際に容易に回路修正を行うことができるが、このダミー回路が設けられるエリアによる収容性低下や、ダミー回路が設けられることによる消費電力の増加などが課題となっている。

本発明の課題は、ダミー回路が設けられるエリアを抑制することができ、それによる消費電力の増加も抑制することができる半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法を提供することにある。

本発明の半導体集積回路におけるセルデータ生成方法は、第１のステップと、第２のステップと、を具備している。第１のステップでは、基本論理ゲートセルを表すデータ、及び、基本論理ゲートセルと論理が同じ論理ゲートセル群を表すデータを生成する。第２のステップでは、基本論理ゲートセルを表すデータ、及び、論理ゲートセル群を表すデータをデータベースに格納する。ここで、論理ゲートセル群は、基本論理ゲートセルとは入力数又は駆動能力が異なる。論理ゲートセル群の外形及び論理ゲートセル群のレイアウトパターンは、基本論理ゲートセルの外形及び基本論理ゲートセルのレイアウトパターンと同一である。設計変更が行われるときに、基本論理ゲートセルは、論理ゲートセル群のうちの、設計変更に対応する変更論理ゲートセルに置き換えられる。

このため、本発明では、入力数を変更するときに基本セルから変更セルに置き換える場合、変更セルは、基本セルのレイアウトパターンをそのまま適用することができる。例えば、レイアウトパターンとしては、拡散層、ゲート、コンタクトが挙げられる。これにより、本発明では、基本セルから変更セルに置き換える場合、変更セル０の周辺の配線を全てやり直す必要はなく、入力数又は駆動能力に関する配線だけをやり直せばよい。このため、設計変更による遅延は、変更セルの周辺の配線を全てやり直す場合に比べて大幅に低減される。

また、本発明では、設計変更のときに、基本セルから変更セルに置き換えるため、論理変更用のダミー回路を設けなくてもよい。このため、ダミー回路が設けられるエリアを抑制することができ、ダミー回路が設けられることによる消費電力の増加も抑制することができる。

以下に添付図面を参照して、本発明の実施形態による半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法について詳細に説明する。

図１は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法が適用されるシステムの構成を示している。そのシステムは、コンピュータ１と、入力装置４と、表示装置５とを具備している。入力装置４と表示装置５は、コンピュータ１に接続されている。

コンピュータ１は、コンピュータプログラム１０を格納する記憶部３と、コンピュータプログラム１０を実行する実行部であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２とを備えている。そのコンピュータプログラム１０は、生成部１１、制御部１２を含んでいる。また、記憶部３は、データベース（ファイル）２０を備えている。

図２は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法を示すフローチャートである。コンピュータ１は、半導体集積回路におけるセルデータ生成装置として使用される。

設計者は、半導体集積回路を設計する前に、入力装置４を用いて、データベース２０を構築する。まず、生成部１１は、設計者の入力装置４の操作に応じて、基本論理ゲートセル（以下、基本セル）を表すデータ、及び、論理ゲートセル群（以下、セル群）を表すデータを生成する（ステップＳ１）。

ここで、基本セル及びセル群は、以下に示されるような条件を満たしている。

・基本セルと、その基本セルに対応するセル群は、論理が同じである。

・セル群は、基本セルとは入力数又は駆動能力が異なる。

・セル群の外形は、基本セルの外形と同一である。

セル群の配線パターン以外のレイアウトパターンの位置は、基本セルの配線パターン以外のレイアウトパターンの位置と同一である。基本セル及びセル群は、レイアウトパターンとして、拡散層、ゲート、コンタクトを有している。この場合、
・セル群のゲートの位置を基本セルのゲートの位置と同一にしている。
・セル群の拡散層の位置を基本セルの拡散層の位置と同一にしている。
・セル群のコンタクトの位置を基本セルのコンタクトの位置と同一にしている。

次に、設計者は、入力装置４を用いて、格納指示をコンピュータ１に与える。生成部１１は、格納指示に応じて、基本セルを表すデータ、及び、セル群を表すデータをデータベース２０に格納する（ステップＳ２）。

ここで、設計者は、更に、データベース２０を構築する場合、再度ステップＳ１、Ｓ２をコンピュータ１に実行させる。これにより、データベース２０には、基本セルを表すデータ、及び、セル群を表すデータが複数通り格納される。

図３は、本発明の実施形態による半導体集積回路の設計方法を示すフローチャートである。コンピュータ１は、半導体集積回路の設計装置として使用される。

設計者は、入力装置４を用いて、半導体集積回路を設計する。制御部１２は、設計者の入力装置４の操作に応じて、データベース２０に格納されたデータとして、基本セル及びセル群を表示装置５に表示する。制御部１２は、設計者の入力装置４の操作に応じて、レイアウト領域に基本セルを配置してレイアウトデータを生成する。配置部１３は、そのレイアウトデータを表示装置５に表示する（ステップＳ１１）。

設計者は、設計変更を行う場合、入力装置４を用いて、設計変更を行うための変更指示をコンピュータ１に与える。制御部１２は、変更指示に応じて、データベース２０に格納されたデータとして、基本セル及びセル群を表示装置５に表示する。制御部１２は、設計者の入力装置４の操作に応じて、セル群のうちの、設計変更に対応する変更論理ゲートセル（以下、変更セル）を選択する（ステップＳ１２−ＹＥＳ）。

制御部１２は、基本セルを変更セルに置き換えて、表示装置５に表示する（ステップＳ１３）。ここで、設計者は、更に設計変更を行う場合、再度ステップＳ１２、Ｓ１３をコンピュータ１に実行させる。

一方、設計者は、設計変更を行わない場合、あるいは、設計作業を終了する場合（ステップＳ１２−ＮＯ）、入力装置４を用いて、保存指示をコンピュータ１に与える。制御部１２は、保存指示に応じて、レイアウトデータを記憶部３に保存する。

以下、具体例を用いて、基本セル及びセル群について説明する。

［実施例１］
図４に示されるように、複数通りの基本セル、セル群のうちの、基本セル１１０、セル群１２０、…はＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＸＯＲ回路のいずれかを表しているものとする。

基本セル及びセル群の出力の数は１であるが、セル群の入力の数は、基本セルの入力の数とは異なる。例えば、基本セル及びセル群の入力数の違いとして、基本セル１１０は、例えば、２入力のＮＡＮＤ回路を表している。セル群１２０、…のうちの１つのセル１２０を変更セルとする。この場合、変更セル１２０は、例えば、３入力のＮＡＮＤ回路を表している。

図５Ａは、基本セル１１０の回路構成を示している。基本セル１１０は、第１、２のＰ型トランジスタと第１、２のＮ型トランジスタとを含んでいる。第１のＰ型トランジスタ及び第１のＮ型トランジスタは、ゲート３８−１、ドレイン、ソースを有している。第２のＰ型トランジスタ及び第２のＮ型トランジスタは、ゲート３８−２、ドレイン、ソースを有している。例えば、第１電源Ｖｄｄには、電源配線３１が接続されている。第１電源Ｖｄｄよりも低い第２電源ＧＮＤには、ＧＮＤ配線３２が接続されている。第１、２のＰ型トランジスタのソースには電源配線３１が接続されている。第１、２のＰ型トランジスタのドレインは、第２のＮ型トランジスタのドレインに接続されている。第２のＮ型トランジスタのソースは、第１のＮ型トランジスタのドレインに接続されている。第１のＮ型トランジスタのソースには、ＧＮＤ配線３２が接続されている。第１のＰ型トランジスタ及び第１のＮ型トランジスタのゲート３８−１には、入力信号ＩＮ１が供給される。第２のＰ型トランジスタ及び第２のＮ型トランジスタのゲート３８−２には、入力信号ＩＮ２が供給される。第２のＮ型トランジスタのドレインは出力として用いられる。基本セル１１０は、入力信号ＩＮ１、ＩＮ２の信号レベルに対して、論理ＮＡＮＤを施した信号レベルを出力信号ＯＵＴとして、第２のＮ型トランジスタのドレインから出力する。

図５Ｂは、変更セル１２０の回路構成を示している。変更セル１２０は、第１、２、３のＰ型トランジスタと第１、２、３のＮ型トランジスタとを含んでいる。この場合、重複する説明は省略する。第３のＰ型トランジスタ及び第３のＮ型トランジスタは、ゲート３８−３、ドレイン、ソースを有している。第１、２、３のＰ型トランジスタのソースには電源配線３１が接続されている。第１、２、３のＰ型トランジスタのドレインは、第３のＮ型トランジスタのドレインに接続されている。第３のＮ型トランジスタのソースは、第２のＮ型トランジスタのドレインに接続されている。第２のＮ型トランジスタのソースは、第１のＮ型トランジスタのドレインに接続されている。第１のＮ型トランジスタのソースには、ＧＮＤ配線３２が接続されている。第１のＰ型トランジスタ及び第１のＮ型トランジスタのゲート３８−１には、入力信号ＩＮ１が供給される。第２のＰ型トランジスタ及び第２のＮ型トランジスタのゲート３８−２には、入力信号ＩＮ２が供給される。第３のＰ型トランジスタ及び第３のＮ型トランジスタのゲート３８−３には、入力信号ＩＮ３が供給される。第３のＮ型トランジスタのドレインは出力として用いられる。変更セル１２０は、入力信号ＩＮ１、ＩＮ２、ＩＮ３の信号レベルに対して、論理ＮＡＮＤを施した信号レベルを出力信号ＯＵＴとして、第３のＮ型トランジスタのドレインから出力する。

図６Ａは、基本セル１１０を示している。

基本セル１１０は、更に、拡散層３４、３６と、コンタクト４１〜４５、４７〜５１と、を有している。

図示しない基板の表面には、第１の方向に向かって延びるＮ型ウェル及びＰ型ウェルが形成されている。Ｎ型ウェルの表面には、拡散層３４として、Ｐ型トランジスタ用の第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域が形成されている。
Ｐ型ウェルの表面には、拡散層３６として、Ｎ型トランジスタ用の第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域が形成されている。

Ｐ型トランジスタ用の拡散層３４の第１のソース領域、第１のドレイン領域と、基板と、Ｎ型トランジスタ用の拡散層３６の第１のソース領域、第１のドレイン領域との上層には、第１の方向に対して垂直の第２の方向に向かって延びるゲート３８−１が形成されている。
Ｐ型トランジスタ用の拡散層３４の第１のドレイン領域、第２のソース領域と、基板と、Ｎ型トランジスタ用の拡散層３６の第１のドレイン領域、第２のソース領域との上層には、第２の方向に向かって延びるゲート３８−２が形成されている。
Ｐ型トランジスタ用の拡散層３４の第２のソース領域、第２のドレイン領域と、基板と、Ｎ型トランジスタ用の拡散層３６の第２のソース領域、第２のドレイン領域との上層には、第２の方向に向かって延びるゲート３８−３が形成されている。

Ｐ型トランジスタ用の拡散層３４の第１のソース領域、ゲート３８−１、第１のドレイン領域は、第１のＰ型トランジスタに対応している。
Ｐ型トランジスタ用の拡散層３４の第１のドレイン領域、ゲート３８−２、第２のソース領域は、第２のＰ型トランジスタに対応している。
Ｎ型トランジスタ用の拡散層３６の第１のソース領域、ゲート３８−１、第１のドレイン領域は、第１のＮ型トランジスタに対応している。
Ｎ型トランジスタ用の拡散層３６の第１のドレイン領域、ゲート３８−２、第２のソース領域は、第２のＮ型トランジスタに対応している。

基本セル２１０は、更に、配線パターンを有している。配線パターンは、第１、２、３の電源配線パターン部と、第１、２、３のＧＮＤ配線パターン部と、第１、２の配線パターン部と、第１、２の入力配線パターン部と、出力配線パターン部を含んでいる。第１、２の入力配線パターン部には、それぞれ、入力信号ＩＮ１、ＩＮ２が供給され、出力信号ＯＵＴは出力配線パターン部から出力される。

Ｐ型トランジスタ用の拡散層３４の第１のソース領域上には、コンタクト４１を介して、電源配線３１に接続された第１の電源配線パターン部が接続されている。
Ｐ型トランジスタ用の拡散層３４の第２のソース領域上には、コンタクト４３を介して、電源配線３１に接続された第２の電源配線パターン部が接続されている。
Ｐ型トランジスタ用の拡散層３４の第２のドレイン領域上には、コンタクト４４を介して、電源配線３１に接続された第３の電源配線パターン部が接続されている。

Ｎ型トランジスタ用の拡散層３６の第１のソース領域上には、コンタクト４５を介して、ＧＮＤ配線３２に接続された第１のＧＮＤ配線パターン部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のドレイン領域上には、コンタクト４８を介して、ＧＮＤ配線３２に接続された第２のＧＮＤ配線パターン部が接続されている。
ゲート３８−３上には、コンタクト５１を介して、第２のＧＮＤ配線パターンに接続された第３のＧＮＤ配線パターン部が接続されている。

ゲート３８−１上には、コンタクト４９を介して、第１の入力配線パターン部が接続されている。
ゲート３８−２上には、コンタクト５０を介して、第２の入力配線パターン部が接続されている。

基板、ゲート３８−２の上層には、第１の方向に向かって、一端部から他端部まで延びる出力配線パターン部が形成されている。
Ｐ型トランジスタ用の拡散層３４の第１のドレイン領域上には、コンタクト４２を介して、出力配線パターン部の一端部に接続された第１の配線パターン部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のソース領域上には、コンタクト４７を介して、出力配線パターン部の他端部に接続された第２の配線パターン部が接続されている。

図６Ｂは、変更セル１２０を示している。

変更セル１２０は、基本セル１１０と論理が同じであり、基本セル１１０の外形と同一であり、基本セル１１０の配線パターン以外のレイアウトパターン（拡散層、ゲート、コンタクト）の位置と同一である。変更セル１２０は、基本セル１１０とは入力数が異なり、基本セル１１０の配線パターンとも異なる。この場合、重複する説明は省略する。

変更セル１２０の配線パターンは、基本セル１１０の第３の電源配線パターン、第２、３のＧＮＤ配線パターンに代えて、第３、４の配線パターン部、第３の入力配線パターン部を含んでいる。また、第２の配線パターン部、出力配線パターン部の形状が異なる。第３の入力配線パターン部には、入力信号ＩＮ３が供給される。

この場合、Ｐ型トランジスタ用の拡散層３４の第２のソース領域、ゲート３８−３、第２のドレイン領域は、第３のＰ型トランジスタに対応している。
Ｎ型トランジスタ用の拡散層３６の第２のソース領域、ゲート３８−３、第２のドレイン領域は、第３のＮ型トランジスタに対応している。

Ｐ型トランジスタ用の拡散層３４の第２のドレイン領域上には、コンタクト４４を介して、第３の配線パターンが接続されている。

Ｎ型トランジスタ用の拡散層３６の第２のドレイン領域上には、コンタクト４８を介して、第４の配線パターンが接続されている。

ゲート３８−３上には、コンタクト５１を介して、第３の入力配線パターン部が接続されている。

基板、ゲート３８−２、３８−３の上層には、第１の方向に向かって、一端部から他端部まで延びる出力配線パターン部が形成されている。出力配線パターン部の一端部には、第１の配線パターン部が接続されている。出力配線パターン部の他端部には、第３、４の配線パターン部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のソース領域上には、コンタクト４７を介して、第２の配線パターン部が接続されている。

本発明では、上述のように、
・基本セル１１０と変更セル１２０は、論理が同じである。
・変更セル１２０は、基本セル１１０とは入力数が異なる。
・変更セル１２０の外形は、基本セル１１０の外形と同一である。
・変更セル１２０の配線パターン以外のレイアウトパターン（拡散層、ゲート、コンタクト）の位置は、基本セル１１０の配線パターン以外のレイアウトパターンの位置と同一である。

このため、本発明では、入力数を変更するときに基本セル１１０から変更セル１２０に置き換える場合、変更セル１２０は、基本セル１１０の拡散層３４、３６、ゲート３８−１、３８−２、３８−３、コンタクト４１〜５１をそのまま適用することができる。これにより、本発明では、基本セル１１０から変更セル１２０に置き換える場合、変更セル１２０の周辺の配線を全てやり直す必要はなく、入力数に関する配線だけをやり直せばよい。このため、設計変更による遅延は、変更セル１２０の周辺の配線を全てやり直す場合に比べて大幅に低減される。

また、本発明では、設計変更のときに、基本セル１１０から変更セル１２０に置き換えるため、論理変更用のダミー回路を設けなくてもよい。このため、ダミー回路が設けられるエリアを抑制することができ、ダミー回路が設けられることによる消費電力の増加も抑制することができる。

［実施例２］
図４に示されるように、複数通りの基本セル、セル群のうちの、基本セル２１０、セル群２２０、…はＮＯＴ回路（インバータ）を表しているものとする。

基本セル及びセル群の出力の数は１であるが、セル群の回路の数は、基本セルの回路の数とは異なる。例えば、基本セル及びセル群の駆動能力の違いとして、基本セル２１０は、例えば、１回路のＮＯＴ回路を表している。セル群２２０、…のうちの１つのセル２２０を変更セルとする。この場合、変更セル２２０は、例えば、３回路のＮＯＴ回路を表している。

図７Ａは、基本セル２１０の回路構成を示している。基本セル２１０は、第１のＰ型トランジスタと第１のＮ型トランジスタとを含んでいる。第１のＰ型トランジスタ及び第１のＮ型トランジスタは、ゲート３８−１、ドレイン、ソースを有している。第１電源Ｖｄｄには、電源配線３１が接続されている。第２電源ＧＮＤには、ＧＮＤ配線３２が接続されている。第１のＰ型トランジスタのソースには電源配線３１が接続されている。第１のＰ型トランジスタのドレインは、第１のＮ型トランジスタのドレインに接続されている。第１のＮ型トランジスタのソースには、ＧＮＤ配線３２が接続されている。第１のＰ型トランジスタ及び第１のＮ型トランジスタのゲート３８−１には、入力信号ＩＮ１が供給される。第１のＮ型トランジスタのドレインは出力として用いられる。基本セル２１０は、入力信号ＩＮ１の信号レベルに対して、論理ＮＯＴを施した信号レベルを出力信号ＯＵＴとして、第１のＮ型トランジスタのドレインから出力する。

図７Ｂは、変更セル２２０の回路構成を示している。変更セル２２０は、第１、２、３のＰ型トランジスタと第１、２、３のＮ型トランジスタとを含んでいる。この場合、重複する説明は省略する。第２のＰ型トランジスタ及び第２のＮ型トランジスタは、ゲート３８−２、ドレイン、ソースを有している。第３のＰ型トランジスタ及び第３のＮ型トランジスタは、ゲート３８−３、ドレイン、ソースを有している。第１、２、３のＰ型トランジスタのソースには電源配線３１が接続されている。第１、２、３のＰ型トランジスタのドレインは、それぞれ、第１、２、３のＮ型トランジスタのドレインに接続されている。第１、２、３のＮ型トランジスタのソースには、ＧＮＤ配線３２が接続されている。第１のＰ型トランジスタ及び第１のＮ型トランジスタのゲート３８−１、第２のＰ型トランジスタ及び第２のＮ型トランジスタのゲート３８−２、第３のＰ型トランジスタ及び第３のＮ型トランジスタのゲート３８−３には、入力信号ＩＮ１が供給される。第１、２、３のＮ型トランジスタのドレインは出力として用いられる。変更セル２２０は、入力信号ＩＮ１の信号レベルに対して、論理ＮＯＴを施した信号レベルを出力信号ＯＵＴとして、第１、２、３のＮ型トランジスタのドレインから出力する。

図８Ａは、基本セル２１０を示している。

基本セル２１０は、更に、拡散層３４、３６と、コンタクト４１〜４５、４７〜５１と、を有している。

図示しない基板の表面には、第１の方向に向かって延びるＮ型ウェル及びＰ型ウェルが形成されている。Ｎ型ウェルの表面には、拡散層３４として、Ｐ型トランジスタ用の第１のドレイン領域、第１のソース領域、第２のドレイン領域、第２のソース領域が形成されている。
Ｐ型ウェルの表面には、拡散層３６として、Ｎ型トランジスタ用の第１のドレイン領域、第１のソース領域、第２のドレイン領域、第２のソース領域が形成されている。

Ｐ型トランジスタ用の拡散層３４の第１のドレイン領域、第１のソース領域と、基板と、Ｎ型トランジスタ用の拡散層３６の第１のドレイン領域、第１のソース領域との上層には、第１の方向に対して垂直の第２の方向に向かって延びるゲート３８−１が形成されている。
Ｐ型トランジスタ用の拡散層３４の第１のソース領域、第２のドレイン領域と、基板と、Ｎ型トランジスタ用の拡散層３６の第１のソース領域、第２のドレイン領域との上層には、第２の方向に向かって延びるゲート３８−２が形成されている。
Ｐ型トランジスタ用の拡散層３４の第２のドレイン領域、第２のソース領域と、基板と、Ｎ型トランジスタ用の拡散層３６の第２のドレイン領域、第２のソース領域との上層には、第２の方向に向かって延びるゲート３８−３が形成されている。

Ｐ型トランジスタ用の拡散層３４の第１のドレイン領域、ゲート３８−１、第１のソース領域は、第１のＰ型トランジスタに対応している。
Ｎ型トランジスタ用の拡散層３６の第１のドレイン領域、ゲート３８−１、第１のソース領域は、第１のＮ型トランジスタに対応している。

基本セル２１０は、更に、配線パターンを有している。配線パターンは、第１、２、３の電源配線パターン部と、第１、２、３、４のＧＮＤ配線パターン部と、第１、２の配線パターン部と、第１の入力配線パターン部と、出力配線パターン部を含んでいる。第１の入力配線パターン部には、入力信号ＩＮ１が供給され、出力信号ＯＵＴは出力配線パターン部から出力される。

Ｐ型トランジスタ用の拡散層３４の第１のソース領域上には、コンタクト４２を介して、電源配線３１に接続された第１の電源配線パターン部が接続されている。
Ｐ型トランジスタ用の拡散層３４の第２のソース領域上には、コンタクト４３を介して、電源配線３１に接続された第２の電源配線パターン部が接続されている。
Ｐ型トランジスタ用の拡散層３４の第２のドレイン領域上には、コンタクト４４を介して、電源配線３１に接続された第３の電源配線パターン部が接続されている。

Ｎ型トランジスタ用の拡散層３６の第１のソース領域上には、コンタクト４６を介して、ＧＮＤ配線３２に接続された第１のＧＮＤ配線パターン部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のドレイン領域上には、コンタクト４７を介して、ＧＮＤ配線３２に接続された第２のＧＮＤ配線パターン部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のソース領域上には、コンタクト４８を介して、ＧＮＤ配線３２に接続された第３のＧＮＤ配線パターン部が接続されている。
ゲート３８−２、３８−３上には、それぞれコンタクト５０、５１を介して、第２、３のＧＮＤ配線パターンに接続された第４のＧＮＤ配線パターン部が接続されている。

ゲート３８−１上には、コンタクト４９を介して、第１の入力配線パターン部が接続されている。

基板には、第２の方向に向かって、一端部から他端部まで延びる出力配線パターン部が形成されている。
Ｐ型トランジスタ用の拡散層３４の第１のドレイン領域上には、コンタクト４１を介して、出力配線パターン部の一端部に接続された第１の配線パターン部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のソース領域上には、コンタクト４５を介して、出力配線パターン部の他端部に接続された第２の配線パターン部が接続されている。

図８Ｂは、変更セル２２０を示している。

変更セル２２０は、基本セル２１０と論理が同じであり、基本セル２１０の外形と同一であり、基本セル２１０の配線パターン以外のレイアウトパターン（拡散層、ゲート、コンタクト）の位置と同一である。変更セル２２０は、基本セル２１０とは駆動能力（回路数）が異なり、基本セル２１０の配線パターンとも異なる。この場合、重複する説明は省略する。

変更セル２２０の配線パターンは、基本セル２１０の第３の電源配線パターン、第２、４のＧＮＤ配線パターンに代えて、第３〜７の配線パターン部、第２の入力配線パターン部を含んでいる。また、第１の入力配線パターン部の形状が異なる。

この場合、Ｐ型トランジスタ用の拡散層３４の第１のソース領域、ゲート３８−２、第２のドレイン領域は、第２のＰ型トランジスタに対応している。
Ｐ型トランジスタ用の拡散層３４の第２のドレイン領域、ゲート３８−３、第２のソース領域は、第３のＰ型トランジスタに対応している。
Ｎ型トランジスタ用の拡散層３６の第１のソース領域、ゲート３８−２、第２のドレイン領域は、第２のＮ型トランジスタに対応している。
Ｎ型トランジスタ用の拡散層３６の第２のドレイン領域、ゲート３８−３、第２のソース領域は、第３のＮ型トランジスタに対応している。

Ｐ型トランジスタ用の拡散層３４の第２のドレイン領域上には、コンタクト４３を介して、第３の配線パターンが接続されている。
基板、ゲート３８−３の上層には、第１の方向に向かって、一端部から他端部まで延びる第４の配線パターンが形成されている。第４の配線パターンの一端部には、第３の配線パターンが接続されている。
基板の上層には、第２の方向に向かって、一端部から他端部まで延びる第５の配線パターンが形成されている。第５の配線パターンの一端部には、第４の配線パターンの他端部が接続されている。
基板、ゲート３８−１、３８−２、３８−３の上層には、第１の方向に向かって、一端部から他端部まで延びる第６の配線パターンが形成されている。第６の配線パターンの一端部には、出力配線パターン部が接続され、第６の配線パターンの他端部には、第５の配線パターンの他端部が接続されている。
Ｎ型トランジスタ用の拡散層３６の第２のドレイン領域上には、コンタクト４７を介して、第６の配線パターンに接続された第７の配線パターン部が接続されている。

ゲート３８−１、３８−２上には、第１の方向に向かって、一端部から他端部まで延びる第１の入力配線パターン部が接続されている。第１の入力配線パターン部の一端部は、コンタクト４９を介して接続され、第１の入力配線パターン部の他端部は、コンタクト５０を介して接続されている。
ゲート３８−２、３８−３上には、第１の方向に向かって、一端部から他端部まで延びる第２の入力配線パターン部が接続されている。第２の入力配線パターン部の一端部は、コンタクト５０を介して接続され、第２の入力配線パターン部の他端部は、コンタクト５１を介して接続されている。

本発明では、上述のように、
・基本セル２１０と変更セル２２０は、論理が同じである。
・変更セル２２０は、基本セル２１０とは駆動能力（回路数）が異なる。
・変更セル２２０の外形は、基本セル２１０の外形と同一である。
・変更セル２２０の配線パターン以外のレイアウトパターン（拡散層、ゲート、コンタクト）の位置は、基本セル２１０の配線パターン以外のレイアウトパターンの位置と同一である。

このため、本発明では、入力数を変更するときに基本セル２１０から変更セル２２０に置き換える場合、変更セル２２０は、基本セル２１０の拡散層３４、３６、ゲート３８−１、３８−２、３８−３、コンタクト４１〜５１をそのまま適用することができる。これにより、本発明では、基本セル２１０から変更セル２２０に置き換える場合、変更セル２２０の周辺の配線を全てやり直す必要はなく、駆動能力に関する配線だけをやり直せばよい。このため、設計変更による遅延は、変更セル２２０の周辺の配線を全てやり直す場合に比べて大幅に低減される。

また、本発明では、設計変更のときに、基本セル２１０から変更セル２２０に置き換えるため、論理変更用のダミー回路を設けなくてもよい。このため、ダミー回路が設けられるエリアを抑制することができ、ダミー回路が設けられることによる消費電力の増加も抑制することができる。

図１は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法が適用されるシステムの構成を示している。 図２は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法を示すフローチャートである。 図３は、本発明の実施形態による半導体集積回路の設計方法を示すフローチャートである。 図４は、ライブラリ２０に格納されたデータとして、複数通りの基本セル、セル群を示している。 図５Ａは、基本セル１１０の回路構成を示している。 図５Ｂは、変更セル１２０の回路構成を示している。 図６Ａは、基本セル１１０を示している。 図６Ｂは、変更セル１２０を示している。 図７Ａは、基本セル２１０の回路構成を示している。 図７Ｂは、変更セル２２０の回路構成を示している。 図８Ａは、基本セル２１０を示している。 図８Ｂは、変更セル２２０を示している。

符号の説明

１ コンピュータ、
２ ＣＰＵ、
３ 記憶部、
４ 入力装置、
５ 出力装置、
１０ コンピュータプログラム、
１１ 生成部、
１２ 制御部、
２０ ライブラリ（ファイル）、
３１ 配線（Ｖｄｄ）、
３２ 配線（ＧＮＤ）、
３４ Ｐ型トランジスタ用の拡散層、
３６ Ｎ型トランジスタ用の拡散層、
４１〜５１ コンタクト、
３８−１、３８−２、３８−３ ゲート、
１１０ 基本セル、
１２０ 変更セル、
２１０ 基本セル、
２２０ 変更セル、

Claims (12)

1. 基本論理ゲートセルを表すデータ、及び、前記基本論理ゲートセルと論理が同じ論理ゲートセル群を表すデータを生成するステップと、
   前記基本論理ゲートセルを表すデータ、及び、前記論理ゲートセル群を表すデータをデータベースに格納するステップと、
   を具備し、
   前記論理ゲートセル群は、前記基本論理ゲートセルとは入力数又は駆動能力が異なり、
   前記論理ゲートセル群の外形及び前記論理ゲートセル群のレイアウトパターンの位置は、前記基本論理ゲートセルの外形及び前記基本論理ゲートセルのレイアウトパターンの位置と同一であり、
   設計変更が行われるときに、前記基本論理ゲートセルは、前記論理ゲートセル群のうちの、前記設計変更に対応する変更論理ゲートセルに置き換えられる、
   半導体集積回路におけるセルデータ生成方法。
2. 前記基本論理ゲートセル及び前記論理ゲートセル群は、そのレイアウトパターンとして、拡散層、ゲート、コンタクトを有し、
   前記論理ゲートセル群の拡散層、ゲート、コンタクトの位置は、前記基本論理ゲートセルの拡散層、ゲート、コンタクトの位置と同一である、
   請求項１に記載の半導体集積回路におけるセルデータ生成方法。
3. 前記基本論理ゲートセル及び前記論理ゲートセル群がＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＸＯＲ回路のいずれかを表している場合、前記入力数の違いとして、
   前記基本論理ゲートセル及び前記論理ゲートセル群の出力の数は１であり、
   前記論理ゲートセル群の入力の数は、前記基本論理ゲートセルの入力の数とは異なる、
   請求項１又は２に記載の半導体集積回路におけるセルデータ生成方法。
4. 前記基本論理ゲートセル及び前記論理ゲートセル群がＮＯＴ回路を表している場合、前記駆動能力の違いとして、
   前記基本論理ゲートセル及び前記論理ゲートセル群の出力の数は１であり、
   前記論理ゲートセル群の回路の数は、前記基本論理ゲートセルの回路の数とは異なる、
   請求項１又は２に記載の半導体集積回路におけるセルデータ生成方法。
5. 請求項１〜４のいずれかに記載の半導体集積回路におけるセルデータ生成方法に適用される前記データベースを参照して、レイアウト領域に前記基本論理ゲートセルを配置するステップと、
   設計変更が指示されたときに、前記データベースを参照して、前記論理ゲートセル群のうちの、前記設計変更に対応する変更論理ゲートセルを選択するステップと、
   前記基本論理ゲートセルを前記変更論理ゲートセルに置き換えるステップと、
   を具備する半導体集積回路の設計方法。
6. データベースと、
   基本論理ゲートセルを表すデータ、及び、前記基本論理ゲートセルと論理が同じ論理ゲートセル群を表すデータを生成して、前記データベースに格納する生成部と、
   を具備し、
   前記論理ゲートセル群は、前記基本論理ゲートセルとは入力数又は駆動能力が異なり、
   前記論理ゲートセル群の外形及び前記論理ゲートセル群のレイアウトパターンの位置は、前記基本論理ゲートセルの外形及び前記基本論理ゲートセルのレイアウトパターンの位置と同一であり、
   設計変更が行われるときに、前記基本論理ゲートセルは、前記論理ゲートセル群のうちの、前記設計変更に対応する変更論理ゲートセルに置き換えられる、
   半導体集積回路におけるセルデータ生成装置。
7. 前記基本論理ゲートセル及び前記論理ゲートセル群は、そのレイアウトパターンとして、拡散層、ゲート、コンタクトを有し、
   前記論理ゲートセル群の拡散層、ゲート、コンタクトの位置は、前記基本論理ゲートセルの拡散層、ゲート、コンタクトの位置と同一である、
   請求項６に記載の半導体集積回路におけるセルデータ生成装置。
8. 前記基本論理ゲートセル及び前記論理ゲートセル群がＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＸＯＲ回路のいずれかを表している場合、前記入力数の違いとして、
   前記基本論理ゲートセル及び前記論理ゲートセル群の出力の数は１であり、
   前記論理ゲートセル群の入力の数は、前記基本論理ゲートセルの入力の数とは異なる、
   請求項６又は７に記載の半導体集積回路におけるセルデータ生成装置。
9. 前記基本論理ゲートセル及び前記論理ゲートセル群がＮＯＴ回路を表している場合、前記駆動能力の違いとして、
   前記基本論理ゲートセル及び前記論理ゲートセル群の出力の数は１であり、
   前記論理ゲートセル群の回路の数は、前記基本論理ゲートセルの回路の数とは異なる、
   請求項６又は７に記載の半導体集積回路におけるセルデータ生成装置。
10. 請求項６〜９のいずれかに記載の半導体集積回路におけるセルデータ生成装置に適用される前記データベースと、
    前記データベースを参照して、レイアウト領域に前記基本論理ゲートセルを配置する制御部と、
    を具備し、
    前記制御部は、設計変更が指示されたときに、前記データベースを参照して、前記論理ゲートセル群のうちの、前記設計変更に対応する変更論理ゲートセルを選択し、前記基本論理ゲートセルを前記変更論理ゲートセルに置き換える、
    半導体集積回路の設計装置。
11. 請求項１〜４のいずれかに記載の半導体集積回路におけるセルデータ生成方法の各ステップをコンピュータに実行させるコンピュータプログラム。
12. 請求項５に記載の半導体集積回路の設計方法の各ステップをコンピュータに実行させるコンピュータプログラム。

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