JP2000340774A - 機能ブロックライブラリ及びそれを用いたｌｓｉ設計方法 - Google Patents
機能ブロックライブラリ及びそれを用いたｌｓｉ設計方法Info
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- JP2000340774A JP2000340774A JP11149436A JP14943699A JP2000340774A JP 2000340774 A JP2000340774 A JP 2000340774A JP 11149436 A JP11149436 A JP 11149436A JP 14943699 A JP14943699 A JP 14943699A JP 2000340774 A JP2000340774 A JP 2000340774A
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Abstract
(57)【要約】
【課題】ＬＳＩ設計のレイアウト後に論理修正が入って
もレイアウト済み機能ブッロックの再レイアウト処理を
伴わず、修正の為の時間、工数を低減出来る機能ブロッ
クライブラリとこれを使用したＬＳＩ設計方法を提供す
る。 【解決手段】ある機能ブロックと同一のサイズ、端子位
置で出力の極性、論理、タイミングの異なる修正用機能
ブロックを定義した機能ブロックライブラリと、レイア
ウト後のネットリスト上で、機能ブロック名を修正内容
に応じ修正用機能ブロック名に置換する手段。論理修正
でレイアウト済みブロック１２、１５に対しそれぞれ出
力タイミングの変更、極性反転が必要となった場合、条
件に合致するブロック１７、１８に置換する。
もレイアウト済み機能ブッロックの再レイアウト処理を
伴わず、修正の為の時間、工数を低減出来る機能ブロッ
クライブラリとこれを使用したＬＳＩ設計方法を提供す
る。 【解決手段】ある機能ブロックと同一のサイズ、端子位
置で出力の極性、論理、タイミングの異なる修正用機能
ブロックを定義した機能ブロックライブラリと、レイア
ウト後のネットリスト上で、機能ブロック名を修正内容
に応じ修正用機能ブロック名に置換する手段。論理修正
でレイアウト済みブロック１２、１５に対しそれぞれ出
力タイミングの変更、極性反転が必要となった場合、条
件に合致するブロック１７、１８に置換する。
Description
【０００１】
【発明の属する技術分野】本発明は、論理ゲートやフリ
ップフロップ等をＡＳＩＣ−ＬＳＩの基本セルの回路素
子の組合せで定義する機能ブロックライブラリ及びそれ
を用いたＡＳＩＣ−ＬＳＩの設計方法に関し、特にレイ
アウト後の論理修正方法に関する。
ップフロップ等をＡＳＩＣ−ＬＳＩの基本セルの回路素
子の組合せで定義する機能ブロックライブラリ及びそれ
を用いたＡＳＩＣ−ＬＳＩの設計方法に関し、特にレイ
アウト後の論理修正方法に関する。
【０００２】
【従来の技術】従来より、各種機能回路及び制御回路で
共通的に使用されるレジスタ、セレクタ、演算器、フリ
ップフロップ、ラッチ等の論理要素と汎用ゲートを機能
ブロックとして予め定義し、この機能ブロックに関する
情報がライブラリとしてＡＳＩＣ ＬＳＩの設計者に提
供される。従って、カスタム化設計者は目的論理を前記
機能ブロックを組合せ接続して設計するのが一般的であ
る。
共通的に使用されるレジスタ、セレクタ、演算器、フリ
ップフロップ、ラッチ等の論理要素と汎用ゲートを機能
ブロックとして予め定義し、この機能ブロックに関する
情報がライブラリとしてＡＳＩＣ ＬＳＩの設計者に提
供される。従って、カスタム化設計者は目的論理を前記
機能ブロックを組合せ接続して設計するのが一般的であ
る。
【０００３】上記ＬＳＩ設計で機能ブロックのレイアウ
ト後の目的論理の修正は、レイアウトの再設計とそれに
伴う再配線を収める作業を引き起こす。即ち、修正に係
わる機能ブロックを別品種の機能ブロックに変更し、そ
のサイズ、端子位置が変わる為再レイアウトとなる。こ
の再レイアウトを回避する従来技術例として、機能、サ
イズ、入出力端子位置が同一でスイッツング速度、消費
電力、論理レベル、ノイズマージンが異なる基本セルパ
ターンを予め用意し、これで修正したい基本セルパター
ンを置換することが特開昭５９−６１０４８に開示され
ている。この従来例は回路の特性に関する修正を対象と
したもので順序回路のタイミング変更等を含めた論理の
修正に伴う再設計問題を解決出来ない。
ト後の目的論理の修正は、レイアウトの再設計とそれに
伴う再配線を収める作業を引き起こす。即ち、修正に係
わる機能ブロックを別品種の機能ブロックに変更し、そ
のサイズ、端子位置が変わる為再レイアウトとなる。こ
の再レイアウトを回避する従来技術例として、機能、サ
イズ、入出力端子位置が同一でスイッツング速度、消費
電力、論理レベル、ノイズマージンが異なる基本セルパ
ターンを予め用意し、これで修正したい基本セルパター
ンを置換することが特開昭５９−６１０４８に開示され
ている。この従来例は回路の特性に関する修正を対象と
したもので順序回路のタイミング変更等を含めた論理の
修正に伴う再設計問題を解決出来ない。
【０００４】従って、上記ＬＳＩ設計のレイアウト後に
論理修正が入った場合、配置した機能ブロックや、機能
ブロック間の配線が変更されてしまう為、ＬＳＩ全体ま
たは、変更の影響を受けるＬＳＩ内のレイアウトグルー
プでレイアウトの再実行を行っていた。又修正の論理的
な変更内容から具体的な回路変更内容を設計者が机上で
検討していた。更に修正の予想される機能グループ等に
は未使用エリアを挿入する作業をレイアウト初期段階で
行っていた。
論理修正が入った場合、配置した機能ブロックや、機能
ブロック間の配線が変更されてしまう為、ＬＳＩ全体ま
たは、変更の影響を受けるＬＳＩ内のレイアウトグルー
プでレイアウトの再実行を行っていた。又修正の論理的
な変更内容から具体的な回路変更内容を設計者が机上で
検討していた。更に修正の予想される機能グループ等に
は未使用エリアを挿入する作業をレイアウト初期段階で
行っていた。
【０００５】
【発明が解決しようとする課題】従来は、ＬＳＩのレイ
アウト後に論理修正が入った場合、修正の為にレイアウ
トの再実行が必要であり、修正のために時間、工数が掛
かっていた。その理由は、修正により機能ブロックの形
状、サイズ、端子位置が変更されるため、機能ブロック
の配置変更と、それに伴う配線変更をしなければならな
かった為である。
アウト後に論理修正が入った場合、修正の為にレイアウ
トの再実行が必要であり、修正のために時間、工数が掛
かっていた。その理由は、修正により機能ブロックの形
状、サイズ、端子位置が変更されるため、機能ブロック
の配置変更と、それに伴う配線変更をしなければならな
かった為である。
【０００６】本発明の第１の目的は、ＬＳＩ設計でレイ
アウト後に論理修正が発生した場合に修正時間を短縮し
工数低減することである。又第２の目的は第１の目的を
達成する際に機能ブロックのサイズの増加量を抑止し、
ＬＳＩサイズの増大を抑止することである。第３の目的
は上記未使用エリアを挿入する検討、作業を自動化する
ことである。第４の目的は具体的な回路変更内容の検討
を自動化することである。
アウト後に論理修正が発生した場合に修正時間を短縮し
工数低減することである。又第２の目的は第１の目的を
達成する際に機能ブロックのサイズの増加量を抑止し、
ＬＳＩサイズの増大を抑止することである。第３の目的
は上記未使用エリアを挿入する検討、作業を自動化する
ことである。第４の目的は具体的な回路変更内容の検討
を自動化することである。
【０００７】
【課題を解決するための手段】本発明の第１の機能ブロ
ックライブラリは、ＡＳＩＣ ＬＳＩの設計に使用する
各種組合せ回路や各種順序回路を、前記ＡＳＩＣ ＬＳ
Ｉの基本セルを構成要素とし定義したＡＳＩＣ ＬＳＩ
の機能ブロックライブラリであって、前記機能ブロック
の主要なものについて機能ブロックとブロック形状、サ
イズ、入力端子位置、出力端子位置を同一とし少なくと
も出力の極性、論理、タイミングのいずれかが変更され
たブロックが修正用機能ブロックとして予め定義された
ことを特徴とする。
ックライブラリは、ＡＳＩＣ ＬＳＩの設計に使用する
各種組合せ回路や各種順序回路を、前記ＡＳＩＣ ＬＳ
Ｉの基本セルを構成要素とし定義したＡＳＩＣ ＬＳＩ
の機能ブロックライブラリであって、前記機能ブロック
の主要なものについて機能ブロックとブロック形状、サ
イズ、入力端子位置、出力端子位置を同一とし少なくと
も出力の極性、論理、タイミングのいずれかが変更され
たブロックが修正用機能ブロックとして予め定義された
ことを特徴とする。
【０００８】本発明の第２の機能ブロックライブラリ
は、前記主要な機能ブロックの内、汎用ゲートの機能ブ
ロックとして複数の汎用ゲートと複数の汎用ゲートのＮ
個を組にし各組でそれぞれの汎用ゲート間にリザーブさ
れた基本セルを設けて構成する機能ブロックを含むこと
を特徴とする。
は、前記主要な機能ブロックの内、汎用ゲートの機能ブ
ロックとして複数の汎用ゲートと複数の汎用ゲートのＮ
個を組にし各組でそれぞれの汎用ゲート間にリザーブさ
れた基本セルを設けて構成する機能ブロックを含むこと
を特徴とする。
【０００９】本発明の第３の機能ブロックライブラリ
は、前記第１及び第２の機能ブロックライブラリに於い
て、リザーブセルを含む機能ブロックに関し、これら機
能ブロックと同等機能ではあるが対応する修正ブロック
を限定することで、リザーブセルを含ませない様にした
機能ブロックを追加したことを特徴とする。
は、前記第１及び第２の機能ブロックライブラリに於い
て、リザーブセルを含む機能ブロックに関し、これら機
能ブロックと同等機能ではあるが対応する修正ブロック
を限定することで、リザーブセルを含ませない様にした
機能ブロックを追加したことを特徴とする。
【００１０】前記第１及び第２の機能ブロックライブラ
リを使用する第１のＬＳＩ設計方法はＬＳＩの目的論理
を機能ブロックライブラリを用いライブラリに含まれる
機能ブロックとブロック間接続情報に展開しネットリス
トを出力する第１のステップと、ネットリストの個々の
ブロックをＬＳＩ内部に配置し個々のブロックの位置情
報をネットリストに追加する第２のステップと上記ネッ
トリストに基づき配線し配線情報を出力する第３のステ
ップと少なくとも第２のステップ後に生じた前記目的論
理の修正に対応し、修正情報を分析し修正の対象となる
前記ネットリスト上のブロックと、修正内容を特定し、
修正対象ブロックの機能ブロック名、修正内容で修正内
容に合致する修正用機能ブロック名を特定し、前記ネッ
トリストに含まれる修正対象ブロックの機能ブロック名
を上記特定した修正用機能ブロック名に置換する第４の
ステップを含む。
リを使用する第１のＬＳＩ設計方法はＬＳＩの目的論理
を機能ブロックライブラリを用いライブラリに含まれる
機能ブロックとブロック間接続情報に展開しネットリス
トを出力する第１のステップと、ネットリストの個々の
ブロックをＬＳＩ内部に配置し個々のブロックの位置情
報をネットリストに追加する第２のステップと上記ネッ
トリストに基づき配線し配線情報を出力する第３のステ
ップと少なくとも第２のステップ後に生じた前記目的論
理の修正に対応し、修正情報を分析し修正の対象となる
前記ネットリスト上のブロックと、修正内容を特定し、
修正対象ブロックの機能ブロック名、修正内容で修正内
容に合致する修正用機能ブロック名を特定し、前記ネッ
トリストに含まれる修正対象ブロックの機能ブロック名
を上記特定した修正用機能ブロック名に置換する第４の
ステップを含む。
【００１１】前記第１及び第２の機能ブロックライブラ
リを使用する第２のＬＳＩ設計方法はＬＳＩの目的論理
の記述を機能ブロックライブラリに含まれる各機能ブロ
ックの論理記述で切り出し、機能ブロックとブロック間
接続情報に展開し、ネットリストと、目的論理記述の変
数乃至レジスタ名と、これらを切り出したネットリスト
上の各ブロックの出力情報とを対応付けた変換リストを
出力する第１のステップと、ネットリストの個々のブロ
ックをＬＳＩ内部に配置し個々のブロックの位置情報を
ネットリストに追加する第２のステップと上記ネットリ
ストに基づき配線し配線情報を出力する第３のステップ
と少なくとも第２のステップ後に生じた前記目的論理の
修正に対応し、論理記述上の差分形式で入力された修正
情報と、前記変換リストと、前記機能ブロックと修正ブ
ロックを含むライブラリを用い修正の対象となる前記ネ
ットリスト上のブロックを特定し、修正内容を特定し、
修正対象ブロックの機能ブロック名、修正内容で機能ブ
ロックと修正用機能ブロック間の対応表を検索し修正内
容に合致する修正用機能ブロック名を特定し、前記ネッ
トリストに含まれる修正対象ブロックの機能ブロック名
を上記特定した修正用機能ブロック名に置換する第４の
ステップを含む。
リを使用する第２のＬＳＩ設計方法はＬＳＩの目的論理
の記述を機能ブロックライブラリに含まれる各機能ブロ
ックの論理記述で切り出し、機能ブロックとブロック間
接続情報に展開し、ネットリストと、目的論理記述の変
数乃至レジスタ名と、これらを切り出したネットリスト
上の各ブロックの出力情報とを対応付けた変換リストを
出力する第１のステップと、ネットリストの個々のブロ
ックをＬＳＩ内部に配置し個々のブロックの位置情報を
ネットリストに追加する第２のステップと上記ネットリ
ストに基づき配線し配線情報を出力する第３のステップ
と少なくとも第２のステップ後に生じた前記目的論理の
修正に対応し、論理記述上の差分形式で入力された修正
情報と、前記変換リストと、前記機能ブロックと修正ブ
ロックを含むライブラリを用い修正の対象となる前記ネ
ットリスト上のブロックを特定し、修正内容を特定し、
修正対象ブロックの機能ブロック名、修正内容で機能ブ
ロックと修正用機能ブロック間の対応表を検索し修正内
容に合致する修正用機能ブロック名を特定し、前記ネッ
トリストに含まれる修正対象ブロックの機能ブロック名
を上記特定した修正用機能ブロック名に置換する第４の
ステップを含む。
【００１２】前記第３の機能ブロックライブラリを使用
する第３のＬＳＩ設計方法は前記第１及び２のＬＳＩ設
計方法の前記ステップ１において、使用する機能ブロッ
クライブラリを、前記第３の機能ブロックライブラリと
し、ステップ１の指示入力としてＬＳＩの目的論理の機
能グループ単位にリザーブセルを含む機能ブロックの使
用可否を指定する様にしたことを特徴とする。
する第３のＬＳＩ設計方法は前記第１及び２のＬＳＩ設
計方法の前記ステップ１において、使用する機能ブロッ
クライブラリを、前記第３の機能ブロックライブラリと
し、ステップ１の指示入力としてＬＳＩの目的論理の機
能グループ単位にリザーブセルを含む機能ブロックの使
用可否を指定する様にしたことを特徴とする。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明をＣＭＯＳゲ
ートアレイ（以下Ｇ／Ａと省略）に適用する場合につい
て説明する。図３にＣＭＯＳ−Ｇ／Ａの基本セルの構成
を示す。基本セルのフィールドは同図（１）に示す様に
ソース或いはドレインが接続された２つのＰＭＯＳトラ
ンジスタ３１とソース或いはドレインが接続された２つ
のＮＭＯＳトランジスタ３２と対向するトランジスタの
ゲートポリシリと電極より成るゲート電極３３から構成
される。３４はトランジスタのソース／ドレイン拡散層
とのコンタクト可能位置を示す。同図（２）に基本セル
の回路を示す。このセルの端子に電源（ＶＤＤ、ＧＮ
Ｄ）や端子間配線を施し１セルで２入力ＮＡＮＤゲート
或いは２入力ＮＯＲゲートを、半セル（Ｐチャネルのト
ランジスタ１個と対向するＮチャネルのトランジスタ１
個）でインバータを構成できる（それぞれの配線パター
ンは図６（ａ）の左端セルのパターン、図６（ｃ）の左
端セルのパターン、図６（ｂ）の中央セルの半セルのパ
ターンを参照されたい）。これらのゲート、インバータ
及び同様手法で構成される３入力ゲート、トランスファ
ーゲートを組合せ前記各種論理要素と各種汎用ゲートを
構成し、個々を機能ブロックとして定義している。
て図面を参照して詳細に説明する。本発明をＣＭＯＳゲ
ートアレイ（以下Ｇ／Ａと省略）に適用する場合につい
て説明する。図３にＣＭＯＳ−Ｇ／Ａの基本セルの構成
を示す。基本セルのフィールドは同図（１）に示す様に
ソース或いはドレインが接続された２つのＰＭＯＳトラ
ンジスタ３１とソース或いはドレインが接続された２つ
のＮＭＯＳトランジスタ３２と対向するトランジスタの
ゲートポリシリと電極より成るゲート電極３３から構成
される。３４はトランジスタのソース／ドレイン拡散層
とのコンタクト可能位置を示す。同図（２）に基本セル
の回路を示す。このセルの端子に電源（ＶＤＤ、ＧＮ
Ｄ）や端子間配線を施し１セルで２入力ＮＡＮＤゲート
或いは２入力ＮＯＲゲートを、半セル（Ｐチャネルのト
ランジスタ１個と対向するＮチャネルのトランジスタ１
個）でインバータを構成できる（それぞれの配線パター
ンは図６（ａ）の左端セルのパターン、図６（ｃ）の左
端セルのパターン、図６（ｂ）の中央セルの半セルのパ
ターンを参照されたい）。これらのゲート、インバータ
及び同様手法で構成される３入力ゲート、トランスファ
ーゲートを組合せ前記各種論理要素と各種汎用ゲートを
構成し、個々を機能ブロックとして定義している。
【００１４】次に本発明の第１及び第２の機能ブロック
ライブラリの実施形態を上記Ｇ／Ａの例で説明する。図
４にＧ／Ａで定義している機能ブロック（以下ＦＢと省
略）を示す。項１はインバータを、項２は２回路の２入
力ＮＡＮＤを、項１４は２個の２入力ＡＮＤゲートのＯ
Ｒ出力（２入力ＮＡＮＤ３個の構成）を、項１５は２個
の２入力ＯＲゲートのＡＮＤ出力（２入力ＮＯＲ３個の
構成）を、項１６は２ＷＡＹセレクタを、項１７は反転
出力の２ＷＡＹセレクタをそれぞれ示す。セル数Ｎはそ
のＦＢが基本セルを横方向にＮ個並べて構成されること
を示す。従ってセル数の同じＦＢは同一形状（同一矩
形）である。項１〜１２までは汎用ゲートＦＢで制御回
路、機能回路の両方で使用され、項１３〜１８まではラ
ンダムロジック用論理ブロック、フリップフロップで制
御回路に使用され、項１９〜２４までは４ビット単位の
ブロックで数バイト構成をとることが多い機能回路に使
用される。又ＦＢは同一セル数、端子位置を保ちなが
ら、機能の修正（出力の極性、論理、動作タイミング等
の変更）ができる様にセル数、端子位置、配線パターン
を工夫し決められている。
ライブラリの実施形態を上記Ｇ／Ａの例で説明する。図
４にＧ／Ａで定義している機能ブロック（以下ＦＢと省
略）を示す。項１はインバータを、項２は２回路の２入
力ＮＡＮＤを、項１４は２個の２入力ＡＮＤゲートのＯ
Ｒ出力（２入力ＮＡＮＤ３個の構成）を、項１５は２個
の２入力ＯＲゲートのＡＮＤ出力（２入力ＮＯＲ３個の
構成）を、項１６は２ＷＡＹセレクタを、項１７は反転
出力の２ＷＡＹセレクタをそれぞれ示す。セル数Ｎはそ
のＦＢが基本セルを横方向にＮ個並べて構成されること
を示す。従ってセル数の同じＦＢは同一形状（同一矩
形）である。項１〜１２までは汎用ゲートＦＢで制御回
路、機能回路の両方で使用され、項１３〜１８まではラ
ンダムロジック用論理ブロック、フリップフロップで制
御回路に使用され、項１９〜２４までは４ビット単位の
ブロックで数バイト構成をとることが多い機能回路に使
用される。又ＦＢは同一セル数、端子位置を保ちなが
ら、機能の修正（出力の極性、論理、動作タイミング等
の変更）ができる様にセル数、端子位置、配線パターン
を工夫し決められている。
【００１５】本発明の第２の機能ブロックライブラリで
は２入力汎用ゲートＦＢを以下のように定義している。
本来の２入力ＮＡＮＤのＦＢは１回路の１セルで定義さ
れており極性反転のためのインバータ、追加入力を考慮
すると半セルの追加が必要であり、ＦＢサイズはセル単
位が必須で２セルになる。しかしサイズを従来の倍にす
ると、その分ＬＳＩサイズを増大させかねないので、２
回路を３セルに定義し、３セルのうちの中央のセルをそ
れぞれの回路の変更の為のあるいは追加ゲートの為のリ
ザーブセルとする。
は２入力汎用ゲートＦＢを以下のように定義している。
本来の２入力ＮＡＮＤのＦＢは１回路の１セルで定義さ
れており極性反転のためのインバータ、追加入力を考慮
すると半セルの追加が必要であり、ＦＢサイズはセル単
位が必須で２セルになる。しかしサイズを従来の倍にす
ると、その分ＬＳＩサイズを増大させかねないので、２
回路を３セルに定義し、３セルのうちの中央のセルをそ
れぞれの回路の変更の為のあるいは追加ゲートの為のリ
ザーブセルとする。
【００１６】図２はＦＢと修正用機能ブロック（以下Ｒ
Ｂと省略）の対応と修正内容を示す図である。ＩＮＶは
ＢＵＦ（バッファ）、２Ｎ（２入力ＮＡＮＤ１ゲー
ト）、２Ｒ（２入力ＮＯＲ１ゲート）に置換でき、置換
によりそれぞれ出力の極性、論理が修正されることを示
す。又ＢＵＦはＩＮＶに置換出来、出力の極性が修正さ
れる同様に２Ｎ２Ｎ（２入力ＮＡＮＤ２回路）は２Ａ２
Ａ（２入力ＡＮＤ２回路）、２Ｒ２Ｒ（２入力ＮＯＲ２
回路）、２Ｍ２Ｍ（２入力一致２回路）、３Ｎ３Ｎ（３
入力ＮＡＮＤ２回路）に置換でき、出力の極性、論理の
修正ができる。又２Ａ２Ｎ（２Ｎ２Ａ）、２Ｒ２Ｎ（２
Ｎ２Ｒ）、２Ｍ２Ｎ（２Ｎ２Ｍ）、３Ｎ２Ｎ（２Ｎ３
Ｎ）にも置換でき２Ｎ２Ｎブロックのポーション０
（１）のゲートのみ修正できる。更に、２Ａ２Ａから、
２Ｎ２Ｎ、２Ｎ２Ａ、２Ｒ２Ｒ、・・２Ｎ２Ｎ２Ｎに置
換でき、出力の極性、論理の修正、ゲート追加ができ
る。 又２Ｗ（Ａ）Ｔ（タイプＡのＴ出力２Ｗセレク
タ）は２Ｗ（Ａ）Ｃ（タイプＡのＣ出力２Ｗセレク
タ）、２Ｗ（Ｏ）Ｔ（タイプＯのＴ出力２Ｗセレク
タ）、２Ｗ（Ｏ）Ｃ（タイプＯのＣ出力２Ｗセレクタ）
に置換可能で、それぞれ出力の極性、選択信号の反転、
及び両方の修正がされる。ここでタイプＡ（２−２ＡＮ
Ｄ ＯＲ）からタイプＯ（２−２ＯＲ ＡＮＤ）への変
更はセレクタ本体を構成する３個の２ＮＡＮＤの２ＮＯ
Ｒへの置換で出来、出力反転は余剰半セルをインバータ
として使用することで実現され、同一サイズ、同一端子
位置のＲＢが可能となる。
Ｂと省略）の対応と修正内容を示す図である。ＩＮＶは
ＢＵＦ（バッファ）、２Ｎ（２入力ＮＡＮＤ１ゲー
ト）、２Ｒ（２入力ＮＯＲ１ゲート）に置換でき、置換
によりそれぞれ出力の極性、論理が修正されることを示
す。又ＢＵＦはＩＮＶに置換出来、出力の極性が修正さ
れる同様に２Ｎ２Ｎ（２入力ＮＡＮＤ２回路）は２Ａ２
Ａ（２入力ＡＮＤ２回路）、２Ｒ２Ｒ（２入力ＮＯＲ２
回路）、２Ｍ２Ｍ（２入力一致２回路）、３Ｎ３Ｎ（３
入力ＮＡＮＤ２回路）に置換でき、出力の極性、論理の
修正ができる。又２Ａ２Ｎ（２Ｎ２Ａ）、２Ｒ２Ｎ（２
Ｎ２Ｒ）、２Ｍ２Ｎ（２Ｎ２Ｍ）、３Ｎ２Ｎ（２Ｎ３
Ｎ）にも置換でき２Ｎ２Ｎブロックのポーション０
（１）のゲートのみ修正できる。更に、２Ａ２Ａから、
２Ｎ２Ｎ、２Ｎ２Ａ、２Ｒ２Ｒ、・・２Ｎ２Ｎ２Ｎに置
換でき、出力の極性、論理の修正、ゲート追加ができ
る。 又２Ｗ（Ａ）Ｔ（タイプＡのＴ出力２Ｗセレク
タ）は２Ｗ（Ａ）Ｃ（タイプＡのＣ出力２Ｗセレク
タ）、２Ｗ（Ｏ）Ｔ（タイプＯのＴ出力２Ｗセレク
タ）、２Ｗ（Ｏ）Ｃ（タイプＯのＣ出力２Ｗセレクタ）
に置換可能で、それぞれ出力の極性、選択信号の反転、
及び両方の修正がされる。ここでタイプＡ（２−２ＡＮ
Ｄ ＯＲ）からタイプＯ（２−２ＯＲ ＡＮＤ）への変
更はセレクタ本体を構成する３個の２ＮＡＮＤの２ＮＯ
Ｒへの置換で出来、出力反転は余剰半セルをインバータ
として使用することで実現され、同一サイズ、同一端子
位置のＲＢが可能となる。
【００１７】ＦＦ１（フリップフロップ１段）はＦＦ２
（フリップフロップ２段）に置換でき、置換によりデー
タ入力より１Ｔ（１クロック周期）後の出力が２Ｔ後に
修正される。
（フリップフロップ２段）に置換でき、置換によりデー
タ入力より１Ｔ（１クロック周期）後の出力が２Ｔ後に
修正される。
【００１８】ＲＢのそれぞれは対応するＦＢと同一サイ
ズの矩形で、入力端子位置、出力端子位置も同一であ
る。ここで同一位置と言っている端子に、追加入力端
子、追加出力端子は当然含めない。あるＦＢに対しＲＢ
を上記条件を満足すべく作成するが、別種ＦＢが上記条
件を満足し極性、論理を異にする場合はその別種ＦＢも
ＲＢとなる。
ズの矩形で、入力端子位置、出力端子位置も同一であ
る。ここで同一位置と言っている端子に、追加入力端
子、追加出力端子は当然含めない。あるＦＢに対しＲＢ
を上記条件を満足すべく作成するが、別種ＦＢが上記条
件を満足し極性、論理を異にする場合はその別種ＦＢも
ＲＢとなる。
【００１９】図５は組合せ回路のＦＢの代表とし、２Ｎ
２ＮとそのＲＢ（２Ａ２Ａ、２Ｒ２Ｒ、２Ｍ２Ｍ、３Ｎ
３Ｎ、２Ｎ２Ｎ２Ｎ）のゲート表記の構成図である。５
１は基本セルで表示の便宜上、横に寝かせている。本図
（ａ）は２Ｎ２Ｎで、３セルの左右に２ＮＡＮＤを配し
中央はリザーブセルである。このセル部分を半セル単位
でインバータとし左右のゲートの出力に組込み、極性反
転した２Ａ２Ａとし、左右のゲートの種類を変え論理を
ＮＯＲ、一致に変更した２Ｒ２Ｒ、２Ｍ２Ｍとする。本
図（ｅ）の３Ｎ３Ｎはリザーブセルのトランジスタを半
セル単位で左右のゲートに回路的に組込み入力追加した
ものである。
２ＮとそのＲＢ（２Ａ２Ａ、２Ｒ２Ｒ、２Ｍ２Ｍ、３Ｎ
３Ｎ、２Ｎ２Ｎ２Ｎ）のゲート表記の構成図である。５
１は基本セルで表示の便宜上、横に寝かせている。本図
（ａ）は２Ｎ２Ｎで、３セルの左右に２ＮＡＮＤを配し
中央はリザーブセルである。このセル部分を半セル単位
でインバータとし左右のゲートの出力に組込み、極性反
転した２Ａ２Ａとし、左右のゲートの種類を変え論理を
ＮＯＲ、一致に変更した２Ｒ２Ｒ、２Ｍ２Ｍとする。本
図（ｅ）の３Ｎ３Ｎはリザーブセルのトランジスタを半
セル単位で左右のゲートに回路的に組込み入力追加した
ものである。
【００２０】図６は２Ｎ２ＮとそのＲＢ（２Ａ２Ａ、２
Ｒ２Ｒ、２Ｍ２Ｍ、３Ｎ３Ｎ）のフィールドパターンを
示す図である。図中Ｉ１、・・・Ｉ６はブロックの入力
端子を示し、実線は第１配線層の配線パターンを、○は
ソース／ドレイン拡散層と第１配線層パターンとのコン
タクトホールを、◎はブロックの出力端子を示す。又点
線は第２配線層の配線パターンを、□は第１配線層と第
２配線層間スルーホールを示す。５２は電源（ＶＤＤ）
供給するための配線パターンでコンタクトを通して拡散
層のＰチャンネルトランジスタに接続される。同様に５
３はＧＮＤ接続配線パターンでコンタクトを通して拡散
層のＮチャンネルトランジスタに接続される。本例では
ゲートブロックの出力端子は直のスルーホルで第２配線
層からブロック外に引き出される。本図に示すように各
ＲＢは２Ｈ２Ｈの入力端子Ｉ２、Ｉ４を除き２Ｎ２Ｎと
同じ位置に入力端子、出力端子を有していることが理解
できる。
Ｒ２Ｒ、２Ｍ２Ｍ、３Ｎ３Ｎ）のフィールドパターンを
示す図である。図中Ｉ１、・・・Ｉ６はブロックの入力
端子を示し、実線は第１配線層の配線パターンを、○は
ソース／ドレイン拡散層と第１配線層パターンとのコン
タクトホールを、◎はブロックの出力端子を示す。又点
線は第２配線層の配線パターンを、□は第１配線層と第
２配線層間スルーホールを示す。５２は電源（ＶＤＤ）
供給するための配線パターンでコンタクトを通して拡散
層のＰチャンネルトランジスタに接続される。同様に５
３はＧＮＤ接続配線パターンでコンタクトを通して拡散
層のＮチャンネルトランジスタに接続される。本例では
ゲートブロックの出力端子は直のスルーホルで第２配線
層からブロック外に引き出される。本図に示すように各
ＲＢは２Ｈ２Ｈの入力端子Ｉ２、Ｉ４を除き２Ｎ２Ｎと
同じ位置に入力端子、出力端子を有していることが理解
できる。
【００２１】図７はＦＦ１とそのＲＢであるＦＦ２の構
成を示すブロック図である。同図（１）のＦＦ１は
（３）に示すトランスファーゲートラッチ７９をシリア
ルに接続し、ラッチＬ１のスルー指示（Ｔ）、ラッチ指
示（Ｌ）にはそれぞれ入力クロックの反転するインバー
タ７３、再反転するインバータ７４に接続され、ラッチ
Ｌ２の（Ｔ）、（Ｌ）には上記と逆順でクロック信号が
接続されている。従ってＦＦ１はマスタースレーブフリ
ップフロップ１段を構成する。これに対してＦＦ２は同
図（２）に示す様にラッチＬ２と出力インバータ間にＬ
１−Ｌ２と同一のＬ３−Ｌ４が追加され２段のマスタス
レーブフリップフロップである。
成を示すブロック図である。同図（１）のＦＦ１は
（３）に示すトランスファーゲートラッチ７９をシリア
ルに接続し、ラッチＬ１のスルー指示（Ｔ）、ラッチ指
示（Ｌ）にはそれぞれ入力クロックの反転するインバー
タ７３、再反転するインバータ７４に接続され、ラッチ
Ｌ２の（Ｔ）、（Ｌ）には上記と逆順でクロック信号が
接続されている。従ってＦＦ１はマスタースレーブフリ
ップフロップ１段を構成する。これに対してＦＦ２は同
図（２）に示す様にラッチＬ２と出力インバータ間にＬ
１−Ｌ２と同一のＬ３−Ｌ４が追加され２段のマスタス
レーブフリップフロップである。
【００２２】図８にＦＦ１とＦＦ２のセル列上のレイア
ウトを示す。同図（１）に示す様ＦＦ１は左端より入力
インバータ７１、出力インバータ７２、Ｌ１、Ｌ２、ク
ロック用インバータ７４、７３、リザーブエリア（４セ
ル）と配置され計１０セルである。ラッチはトランスフ
ァゲート（ＴＧ）７７と７８の右にインバータ７５、７
６を配し計４セルである。ＦＦ２のレイアウトは同図
（２）に示す様にリザーブエリアにＬ３、Ｌ４を配した
配置である。Ｌ４のインバータ７６より出力インバータ
７６間は第２配線層も使用し配線する。
ウトを示す。同図（１）に示す様ＦＦ１は左端より入力
インバータ７１、出力インバータ７２、Ｌ１、Ｌ２、ク
ロック用インバータ７４、７３、リザーブエリア（４セ
ル）と配置され計１０セルである。ラッチはトランスフ
ァゲート（ＴＧ）７７と７８の右にインバータ７５、７
６を配し計４セルである。ＦＦ２のレイアウトは同図
（２）に示す様にリザーブエリアにＬ３、Ｌ４を配した
配置である。Ｌ４のインバータ７６より出力インバータ
７６間は第２配線層も使用し配線する。
【００２３】次に機能ブロックライブラリの内容を説明
する。ライブラリの内容は図４の各ＦＢ及び図２の各Ｒ
ＢについてＦＢ名、端子名、各端子の属性、各出力端子
の論理機能、各端子のブロック内座標、各コンタクトの
ブロック内座標、ブロック内配線情報、配線禁止情報、
セル数、リザーブセル数（内数）の機能ブロック情報を
集めたものである。ここでリザーブセル数は例えば、Ｆ
Ｂの２Ｎ２Ｎでは１でＦＦ１は４でＲＢの２Ａ２Ｎでは
０．５で、ＦＦ２は０である。配線禁止情報は各ブロッ
クのリザーブセルエリアを禁止とする。又汎用ゲートの
機能ブロックには定義してある最大ポーション番号（０
オリジンで１或いは２）を含み、端子名、属性、出力端
子の論理はポーション単位で記述されている。ライブラ
リにはＲＢが定義されたＦＢの個々について対応するＲ
Ｂ名、修正内容を示した機能ブロック修正用機能ブロッ
ク間対応表（以下ブロック対応表と省略）を付加してい
る。
する。ライブラリの内容は図４の各ＦＢ及び図２の各Ｒ
ＢについてＦＢ名、端子名、各端子の属性、各出力端子
の論理機能、各端子のブロック内座標、各コンタクトの
ブロック内座標、ブロック内配線情報、配線禁止情報、
セル数、リザーブセル数（内数）の機能ブロック情報を
集めたものである。ここでリザーブセル数は例えば、Ｆ
Ｂの２Ｎ２Ｎでは１でＦＦ１は４でＲＢの２Ａ２Ｎでは
０．５で、ＦＦ２は０である。配線禁止情報は各ブロッ
クのリザーブセルエリアを禁止とする。又汎用ゲートの
機能ブロックには定義してある最大ポーション番号（０
オリジンで１或いは２）を含み、端子名、属性、出力端
子の論理はポーション単位で記述されている。ライブラ
リにはＲＢが定義されたＦＢの個々について対応するＲ
Ｂ名、修正内容を示した機能ブロック修正用機能ブロッ
ク間対応表（以下ブロック対応表と省略）を付加してい
る。
【００２４】次に本発明の第３の機能ブロックライブラ
リの実施形態を説明する。本ライブラリは前記、リザー
ブセルを含ませ定義したＦＢについては、そのＦＢと同
機能で、置換できるＲＢの種類は限定されるがリザーブ
セルを含まない本来のＦＢも併用する。従ってＦＢとし
ては図４に示す他に２入力ＮＡＮＤ（１セル）、２入力
ＮＯＲ（１セル）、ＦＦ（６セル）が追加されたものと
なる。
リの実施形態を説明する。本ライブラリは前記、リザー
ブセルを含ませ定義したＦＢについては、そのＦＢと同
機能で、置換できるＲＢの種類は限定されるがリザーブ
セルを含まない本来のＦＢも併用する。従ってＦＢとし
ては図４に示す他に２入力ＮＡＮＤ（１セル）、２入力
ＮＯＲ（１セル）、ＦＦ（６セル）が追加されたものと
なる。
【００２５】図１は、本発明の第１乃至３の機能ブロッ
クライブラリ使用したＬＳＩ設計で、レイアウト後の論
理修正に対応する様子を示した図である。図中セル列１
９は基本セル５１を横方向に所定数敷き詰めて構成さ
れ、セル列を縦に所定数配し本ゲートアレイの内部が構
成されている。尚、セル列１９の間には配線エリア２０
を設けている。１１〜１６は、ＬＳＩの目的論理がＦＢ
に展開された個々のブロックを示し、Ｂ１、・・、Ｂ６
の様にブロック番号（識別番号）が付与されている。図
中１２と１５は、それぞれＦＢブロックＦＦ１、２Ｎ２
Ｎ（２ＮＡＮＤ２回路）である。個々のブロックはレイ
アウト及び配線処理により、ＬＳＩ内に配置され他のブ
ロックと配線されている。通常、配線処理での未配線、
制限線長超えをなくす為、レイアウト（手直し）−配線
の処理を繰返し多大の工数をかけてレイアウトをフィク
スする。
クライブラリ使用したＬＳＩ設計で、レイアウト後の論
理修正に対応する様子を示した図である。図中セル列１
９は基本セル５１を横方向に所定数敷き詰めて構成さ
れ、セル列を縦に所定数配し本ゲートアレイの内部が構
成されている。尚、セル列１９の間には配線エリア２０
を設けている。１１〜１６は、ＬＳＩの目的論理がＦＢ
に展開された個々のブロックを示し、Ｂ１、・・、Ｂ６
の様にブロック番号（識別番号）が付与されている。図
中１２と１５は、それぞれＦＢブロックＦＦ１、２Ｎ２
Ｎ（２ＮＡＮＤ２回路）である。個々のブロックはレイ
アウト及び配線処理により、ＬＳＩ内に配置され他のブ
ロックと配線されている。通常、配線処理での未配線、
制限線長超えをなくす為、レイアウト（手直し）−配線
の処理を繰返し多大の工数をかけてレイアウトをフィク
スする。
【００２６】ここでブロック１２はブロック１１からの
信号を１Ｔ後にブロック１４に出力しているがこれを２
Ｔ後とし、ブロック１５の左側のゲート出力の極性を反
転する修正が必要となったとする。ブロック１２のＦＢ
名（ＦＦ１）とその修正内容、ブロック１５のＦＢ名
（２Ｎ２Ｎ）とその修正内容でそれぞれのＲＢとしてＦ
Ｆ２、２Ａ２Ｎが指定され、同図（２）に示すようにブ
ロック１２を同サイズ、同端子位置の２段フリップフロ
ップの機能ブロック１７（ＦＦ２）にブロック１５を同
サイズ、同端子位置でポーション０の出力が反転された
機能ブロック１８（２Ａ２Ｎ）に置換し、ブロック１
２、１５のブロック内配線情報を置換後のブロック１
７、１８対応のブロック内配線情報に差替える。このよ
うにして図１（２）のように、図１（１）のレイアウト
情報を修正することなく、論理修正が可能となる。
信号を１Ｔ後にブロック１４に出力しているがこれを２
Ｔ後とし、ブロック１５の左側のゲート出力の極性を反
転する修正が必要となったとする。ブロック１２のＦＢ
名（ＦＦ１）とその修正内容、ブロック１５のＦＢ名
（２Ｎ２Ｎ）とその修正内容でそれぞれのＲＢとしてＦ
Ｆ２、２Ａ２Ｎが指定され、同図（２）に示すようにブ
ロック１２を同サイズ、同端子位置の２段フリップフロ
ップの機能ブロック１７（ＦＦ２）にブロック１５を同
サイズ、同端子位置でポーション０の出力が反転された
機能ブロック１８（２Ａ２Ｎ）に置換し、ブロック１
２、１５のブロック内配線情報を置換後のブロック１
７、１８対応のブロック内配線情報に差替える。このよ
うにして図１（２）のように、図１（１）のレイアウト
情報を修正することなく、論理修正が可能となる。
【００２７】次に図９を参照し本発明の第１及び第２の
機能ブロックライブラリを用いたＬＳＩ設計方法の手順
を説明する。先ずステップ１でＬＳＩの論理記述をＦＢ
とＦＢ間接続情報に展開する。図中９２は機能ブロック
ライブラリ（ＦＬＩＢ）で、９１はＬＳＩの目的論理記
述で入力／出力変数定義と出力変数の論理式ないし機能
記述、レジスタ定義を含み、纏まった機能についてはＦ
ＬＩＢ９２の論理機能名とそれへの代入文で記述されて
いる。又レジスタ定義を４ビット規模に変換し、ゲート
ロジックの出力変数の論理を定義した論理式の右辺の項
数、項あたりの入力変数の数をＦＢのゲートの最大入力
数以下にしＦＢの論理記述に馴染む様、変換済みとす
る。本処理では目的論理記述９１を各ＦＢの論理記述を
参照しＦＢに切出し、ＦＢとＦＢ間接続情報に自動展開
する。展開した個々のブロックに固有ブロック番号を付
与し、ＦＢ名を付けてブロック情報とし、ＦＢ間接続情
報をネット情報とし合わせてネットリスト９３に出力す
る。ネット情報はネット単位で端子情報（ブロック番
号、端子名、端子属性）を羅列した形式とする。又、目
的論理記述９１上のレジスタ名、出力変数と展開された
ブロックの出力端子情報との対応を変換リスト９４とし
出力する。
機能ブロックライブラリを用いたＬＳＩ設計方法の手順
を説明する。先ずステップ１でＬＳＩの論理記述をＦＢ
とＦＢ間接続情報に展開する。図中９２は機能ブロック
ライブラリ（ＦＬＩＢ）で、９１はＬＳＩの目的論理記
述で入力／出力変数定義と出力変数の論理式ないし機能
記述、レジスタ定義を含み、纏まった機能についてはＦ
ＬＩＢ９２の論理機能名とそれへの代入文で記述されて
いる。又レジスタ定義を４ビット規模に変換し、ゲート
ロジックの出力変数の論理を定義した論理式の右辺の項
数、項あたりの入力変数の数をＦＢのゲートの最大入力
数以下にしＦＢの論理記述に馴染む様、変換済みとす
る。本処理では目的論理記述９１を各ＦＢの論理記述を
参照しＦＢに切出し、ＦＢとＦＢ間接続情報に自動展開
する。展開した個々のブロックに固有ブロック番号を付
与し、ＦＢ名を付けてブロック情報とし、ＦＢ間接続情
報をネット情報とし合わせてネットリスト９３に出力す
る。ネット情報はネット単位で端子情報（ブロック番
号、端子名、端子属性）を羅列した形式とする。又、目
的論理記述９１上のレジスタ名、出力変数と展開された
ブロックの出力端子情報との対応を変換リスト９４とし
出力する。
【００２８】ステップ２では展開したブロックをレイア
ウトプラン９５沿ってＬＳＩチップ上にレイアウトす
る。レイアウトは機能グループを一塊とするように自動
配置されネットリスト９３のブロック情報の個々のブロ
ックにＬＳＩ上座標情報を追加しネットリスト９６とし
出力する。
ウトプラン９５沿ってＬＳＩチップ上にレイアウトす
る。レイアウトは機能グループを一塊とするように自動
配置されネットリスト９３のブロック情報の個々のブロ
ックにＬＳＩ上座標情報を追加しネットリスト９６とし
出力する。
【００２９】ステップ３では配置したブロックのブロッ
ク内及びブロック間を自動配線する。ブロック内配線は
ネットリスト９６のブロック情報のＦＢ名よりＦＢの配
線情報（始点、曲点、終点の座標で表示されている）を
ＦＬＩＢ９２より得、これにそのブロックのＬＳＩ座標
を加算しブロック内配線情報とする。次にネットリスト
９６のネット情報の端子情報をＬＳＩ上座標表示に変換
しこの形式のネット情報を追加しネットリスト９７と
し、ネットリスト９７の各ネットで行き先順をアレンジ
後ネット概算長を見積もり、概算長の小さいネットから
等の順で各ネットのルート、配線チャネル、分岐点を決
めブロック間配線情報とする。尚、ルートは各ブロック
内の配線禁止エリアを避けて決められる。ブロック内配
線情報、ブロック間配線情報を合わせ配線情報９８とし
出力する。配線不可による未配、線長制限超え等あれば
レイアウトから修正する。所定数以上がＮＧの時は介入
要求によりプランを変更する。これを繰り返し配線を収
め最終レイアウトがフィクスされる。
ク内及びブロック間を自動配線する。ブロック内配線は
ネットリスト９６のブロック情報のＦＢ名よりＦＢの配
線情報（始点、曲点、終点の座標で表示されている）を
ＦＬＩＢ９２より得、これにそのブロックのＬＳＩ座標
を加算しブロック内配線情報とする。次にネットリスト
９６のネット情報の端子情報をＬＳＩ上座標表示に変換
しこの形式のネット情報を追加しネットリスト９７と
し、ネットリスト９７の各ネットで行き先順をアレンジ
後ネット概算長を見積もり、概算長の小さいネットから
等の順で各ネットのルート、配線チャネル、分岐点を決
めブロック間配線情報とする。尚、ルートは各ブロック
内の配線禁止エリアを避けて決められる。ブロック内配
線情報、ブロック間配線情報を合わせ配線情報９８とし
出力する。配線不可による未配、線長制限超え等あれば
レイアウトから修正する。所定数以上がＮＧの時は介入
要求によりプランを変更する。これを繰り返し配線を収
め最終レイアウトがフィクスされる。
【００３０】ステップ２処理以後にバグ或いは仕様改版
等により目的論理の修正要求が発生すると、修正ステッ
プ４で対応しレイアウト変更することなく修正情報を入
力すれば自動修正される。修正の大半は既存ゲートの極
性乃至論理の変更、フリップフロップ等のタイミング変
更で対応できるが、時には新規ゲートを幾つか必要とす
る場合もあり、以下それも含めた処理について説明す
る。
等により目的論理の修正要求が発生すると、修正ステッ
プ４で対応しレイアウト変更することなく修正情報を入
力すれば自動修正される。修正の大半は既存ゲートの極
性乃至論理の変更、フリップフロップ等のタイミング変
更で対応できるが、時には新規ゲートを幾つか必要とす
る場合もあり、以下それも含めた処理について説明す
る。
【００３１】修正情報を論理記述９１上の差分情報（削
除或いは変更指定時、対象の出力変数、レジスタ名と変
更指定時の新論理機能記述やレジスタ定義、追加指定
時、新規の出力変数、レジスタ名と論理機能記述やレジ
スタ定義）で入力する。またＦＬＩＢ１００は前記ステ
ップ１で使用したＦＬＩＢ９２の情報に、図２で示され
るＲＢの機能ブロック情報と前記ブロック対応表が付加
されたものである。先ず削除、変更対象の出力変数乃至
レジスタ名で前記ステップ１出力の変換リスト９４を検
索し、これらを展開後の出力端子情報（ブロック番号、
端子名、属性）に変換する。このブロック番号でネット
リスト９６のブロック情報を参照しＦＢ名を得、これら
出力端子情報、ＦＢ名に削除／変更指定フラグ、修正情
報とし入力された出力変数乃至レジスタ名、新レジスタ
定義、新論理機能記述を加え、修正対象の１ブロックの
情報とし１エントリに纏め、修正対象ブロック全部につ
いてリストを生成する（ステップ４−１）。
除或いは変更指定時、対象の出力変数、レジスタ名と変
更指定時の新論理機能記述やレジスタ定義、追加指定
時、新規の出力変数、レジスタ名と論理機能記述やレジ
スタ定義）で入力する。またＦＬＩＢ１００は前記ステ
ップ１で使用したＦＬＩＢ９２の情報に、図２で示され
るＲＢの機能ブロック情報と前記ブロック対応表が付加
されたものである。先ず削除、変更対象の出力変数乃至
レジスタ名で前記ステップ１出力の変換リスト９４を検
索し、これらを展開後の出力端子情報（ブロック番号、
端子名、属性）に変換する。このブロック番号でネット
リスト９６のブロック情報を参照しＦＢ名を得、これら
出力端子情報、ＦＢ名に削除／変更指定フラグ、修正情
報とし入力された出力変数乃至レジスタ名、新レジスタ
定義、新論理機能記述を加え、修正対象の１ブロックの
情報とし１エントリに纏め、修正対象ブロック全部につ
いてリストを生成する（ステップ４−１）。
【００３２】次にネットリスト９６をネットリスト１０
２にコピーしてから、対象リスト上の各エントリを１エ
ントリづつ処理する。削除（ネット全体の削除）指定で
あればネットリスト１０２から行き先を削除し出力に未
使用表示を追加する。変更指定であれば論理記述９１か
ら出力変数ないしレジスタ名から、対応する旧の論理機
能記述、レジスタ定義を得、新旧の比較をし、現状のＦ
Ｂ種別（汎用ゲート／組合せロジック／順序回路）も考
慮し、修正内容とその種別を判定し対応エントリに追記
する。種別は出力信号の極性反転／出力論理の変更／出
力タイミング変更の区分とし、出力論理の変更はゲート
論理の変更有無、入力の削除、追加、付け替え有無も判
定する。入力の削除、付替えるものはその入力ネットを
抽出し、ネットリスト１０２から対応する行き先の部分
を削除をする。それからゲート論理変更有りであればＦ
Ｂ名、上記修正種別、２入力ゲートの場合の対象ポーシ
ョンをキーとし、前記ブロック対応表を検索し適合する
ＲＢ名と修正内容を得る。得た修正内容と上記判定の修
正内容の一致確認後、ＲＢ名を対応エントリに追記す
る。対象リストの全エントリを処理すると、前記論理変
更の入力付け替え追加に伴う、既存ネットの行先追加
を、ネットリスト１０２に反映する。
２にコピーしてから、対象リスト上の各エントリを１エ
ントリづつ処理する。削除（ネット全体の削除）指定で
あればネットリスト１０２から行き先を削除し出力に未
使用表示を追加する。変更指定であれば論理記述９１か
ら出力変数ないしレジスタ名から、対応する旧の論理機
能記述、レジスタ定義を得、新旧の比較をし、現状のＦ
Ｂ種別（汎用ゲート／組合せロジック／順序回路）も考
慮し、修正内容とその種別を判定し対応エントリに追記
する。種別は出力信号の極性反転／出力論理の変更／出
力タイミング変更の区分とし、出力論理の変更はゲート
論理の変更有無、入力の削除、追加、付け替え有無も判
定する。入力の削除、付替えるものはその入力ネットを
抽出し、ネットリスト１０２から対応する行き先の部分
を削除をする。それからゲート論理変更有りであればＦ
Ｂ名、上記修正種別、２入力ゲートの場合の対象ポーシ
ョンをキーとし、前記ブロック対応表を検索し適合する
ＲＢ名と修正内容を得る。得た修正内容と上記判定の修
正内容の一致確認後、ＲＢ名を対応エントリに追記す
る。対象リストの全エントリを処理すると、前記論理変
更の入力付け替え追加に伴う、既存ネットの行先追加
を、ネットリスト１０２に反映する。
【００３３】次に修正情報の新規指定はゲート追加を意
味しており、追加ゲートの入力となる信号を入力してい
る既存ブロック、或いは入力となる信号の出力ブロック
を割り出しこれらが、２入力ゲート等でリザーブセルを
有していればそこにゲート追加する（そのブロックのＦ
Ｂ名、追加ゲート種でブロック対応表を検索しＲＢ名を
取得し対象リストにエントリ追加する。但し登録済みブ
ロックであれば該エントリのＲＢ名を例えば２Ｒ２Ｎか
ら２Ｒ２Ｎ２Ｎの様に再変更する）。希ではあるがそこ
に追加出来なければ、ネット削除したゲートを再利用す
る。追加ゲートの入出力のネットをネットリスト１０２
に反映する。最後に対象リストから対象ブロック番号、
ＲＢ名抽出し置換情報１０１とする（ステップ４−
２）。
味しており、追加ゲートの入力となる信号を入力してい
る既存ブロック、或いは入力となる信号の出力ブロック
を割り出しこれらが、２入力ゲート等でリザーブセルを
有していればそこにゲート追加する（そのブロックのＦ
Ｂ名、追加ゲート種でブロック対応表を検索しＲＢ名を
取得し対象リストにエントリ追加する。但し登録済みブ
ロックであれば該エントリのＲＢ名を例えば２Ｒ２Ｎか
ら２Ｒ２Ｎ２Ｎの様に再変更する）。希ではあるがそこ
に追加出来なければ、ネット削除したゲートを再利用す
る。追加ゲートの入出力のネットをネットリスト１０２
に反映する。最後に対象リストから対象ブロック番号、
ＲＢ名抽出し置換情報１０１とする（ステップ４−
２）。
【００３４】この置換情報で、ネットリスト１０２のＦ
Ｂ名をＲＢ名に置換し本ステップ４を終える（ステップ
４−３）。
Ｂ名をＲＢ名に置換し本ステップ４を終える（ステップ
４−３）。
【００３５】上記更新されたネットリスト１０２、ＦＬ
ＩＢ１００をステップ３に再入力すれば対応するブロッ
ク内配線情報の置換がされ修正後の配線情報で次工程に
進む。尚上記ステップ４−２で、ネット情報更新を伴っ
ていればブロック間配線も更新され次工程に進む。この
場合で修正の入らなかったブロック間配線パターンを不
変にしたければネットリスト９６とネットリスト１０２
の差分情報を入力し更新モードで配線すれば保証され
る。尚、ＲＢに置換されるＦＢではリザーブセルエリア
は配線禁止としており、そこへのブロック間配線はされ
てないのでセル列間の配線エリアにも相当分の空きがあ
り容易に配線追加出来る。
ＩＢ１００をステップ３に再入力すれば対応するブロッ
ク内配線情報の置換がされ修正後の配線情報で次工程に
進む。尚上記ステップ４−２で、ネット情報更新を伴っ
ていればブロック間配線も更新され次工程に進む。この
場合で修正の入らなかったブロック間配線パターンを不
変にしたければネットリスト９６とネットリスト１０２
の差分情報を入力し更新モードで配線すれば保証され
る。尚、ＲＢに置換されるＦＢではリザーブセルエリア
は配線禁止としており、そこへのブロック間配線はされ
てないのでセル列間の配線エリアにも相当分の空きがあ
り容易に配線追加出来る。
【００３６】この様にして、レイアウト後の論理修正に
対し、従来修正の入った機能グループと周辺或いはＬＳ
Ｉ全体のレイアウト変更を行っていたものを、ＲＢへの
置換で処理し、ブロック間配線追加、変更を伴う場合で
も円滑に処理する。
対し、従来修正の入った機能グループと周辺或いはＬＳ
Ｉ全体のレイアウト変更を行っていたものを、ＲＢへの
置換で処理し、ブロック間配線追加、変更を伴う場合で
も円滑に処理する。
【００３７】尚、第１のＬＳＩ設計法では、目的論理９
１、修正情報９９は機能記述言語での記述に限定するも
のでなく、ステップ１で変換リスト９４を出力なくても
よい。設計者はネットリスト９６相当の回路図、修正情
報、ＦＬＩＢ１００情報、を参照し、修正対象ブロック
を決め、前記ブロック対応表よりＲＢ名を決め置換情報
１０１（ファイル）を作成する方法であってもよい。
１、修正情報９９は機能記述言語での記述に限定するも
のでなく、ステップ１で変換リスト９４を出力なくても
よい。設計者はネットリスト９６相当の回路図、修正情
報、ＦＬＩＢ１００情報、を参照し、修正対象ブロック
を決め、前記ブロック対応表よりＲＢ名を決め置換情報
１０１（ファイル）を作成する方法であってもよい。
【００３８】次に本発明の第３の機能ブロックライブラ
リを用いた第３のＬＳＩ設計方法の手順を説明する。本
例では図９のＦＬＩＢ９２、ＦＬＩＢ１００を前記第３
の機能ブロックライブラリとする。そして図９のＦＢへ
の展開（ステップ１）の入力とし、目的論理９１の機能
グループ単位でリザーブセルを含むＦＢ使用可否を指定
する。あるいは使用可とするリザーブセル数上限を指定
する。例えば目的論理９１が制御回路Ａ、Ｂ、機能回路
Ｃ、Ｄの４グループであれば、ランダムロジックが多く
論理バグの収束がＬＳＩ設計のレイアウト後と予想され
る制御回路Ａ、Ｂのみ使用可とする。ステップ１ではリ
ザーブセル無しのＦＢのみ使用しブロックに展開後、制
御回路グループを指定の許容範囲のリザーブセルのＦＢ
に置き換える等で指定にそったＦＢ展開を行なう。ステ
ップ２以降、第１の実施形態と同様に処理しレイアウト
後まで残存していた制御回路のバグ修正をＦＢからＲＢ
への置換で処理する。この様にすれば、ＬＳＩの規模増
を抑制しつつレイアウト後の論理修正を機能ブロック名
の置換で対応できる。例えば本来の機能ブロックベース
で制御回路、機能回路それぞれの総セル数が同等で、仮
に制御回路の内６０％がリザーブセル込みのＦＢに展開
されるとし、リザーブセル込みＦＢは本来ＦＢの１．５
倍サイズであるから、展開後のＬＳＩのセルは本来の１
５％増となる。この内５％程度は修正により、組込まれ
るとすると、ＬＳＩとしてのセルの増加は本来必要な規
模の１０％程度に抑制される。
リを用いた第３のＬＳＩ設計方法の手順を説明する。本
例では図９のＦＬＩＢ９２、ＦＬＩＢ１００を前記第３
の機能ブロックライブラリとする。そして図９のＦＢへ
の展開（ステップ１）の入力とし、目的論理９１の機能
グループ単位でリザーブセルを含むＦＢ使用可否を指定
する。あるいは使用可とするリザーブセル数上限を指定
する。例えば目的論理９１が制御回路Ａ、Ｂ、機能回路
Ｃ、Ｄの４グループであれば、ランダムロジックが多く
論理バグの収束がＬＳＩ設計のレイアウト後と予想され
る制御回路Ａ、Ｂのみ使用可とする。ステップ１ではリ
ザーブセル無しのＦＢのみ使用しブロックに展開後、制
御回路グループを指定の許容範囲のリザーブセルのＦＢ
に置き換える等で指定にそったＦＢ展開を行なう。ステ
ップ２以降、第１の実施形態と同様に処理しレイアウト
後まで残存していた制御回路のバグ修正をＦＢからＲＢ
への置換で処理する。この様にすれば、ＬＳＩの規模増
を抑制しつつレイアウト後の論理修正を機能ブロック名
の置換で対応できる。例えば本来の機能ブロックベース
で制御回路、機能回路それぞれの総セル数が同等で、仮
に制御回路の内６０％がリザーブセル込みのＦＢに展開
されるとし、リザーブセル込みＦＢは本来ＦＢの１．５
倍サイズであるから、展開後のＬＳＩのセルは本来の１
５％増となる。この内５％程度は修正により、組込まれ
るとすると、ＬＳＩとしてのセルの増加は本来必要な規
模の１０％程度に抑制される。
【００３９】本発明の実施の形態１、２では、フリップ
フロップはセット入力、リセット入力、を持たないもの
としたがこれら入力を有するものであってもよい。又フ
リップフロップＦＢの入力と出力の極性を修正するＲＢ
も容易に定義できる。又フリップフロップのクロック入
力の極性をブロック内で反転し、クロックパルスの前縁
を動作タイミングとするフリップフロップを後縁動作に
するＲＢも容易に定義できる。
フロップはセット入力、リセット入力、を持たないもの
としたがこれら入力を有するものであってもよい。又フ
リップフロップＦＢの入力と出力の極性を修正するＲＢ
も容易に定義できる。又フリップフロップのクロック入
力の極性をブロック内で反転し、クロックパルスの前縁
を動作タイミングとするフリップフロップを後縁動作に
するＲＢも容易に定義できる。
【００４０】本発明の実施の形態１、２では機能ブロッ
クをＣＭＯＳＧ／Ａ例で説明したが基本セルを組合せ機
能ブロックを定義するものであればＭＯＳ Ｇ／Ａ、Ｃ
ＭＬＧ／Ａであってもよい。又同様にスタンダードセル
ベースのＡＳＩＣであってもよい。、
クをＣＭＯＳＧ／Ａ例で説明したが基本セルを組合せ機
能ブロックを定義するものであればＭＯＳ Ｇ／Ａ、Ｃ
ＭＬＧ／Ａであってもよい。又同様にスタンダードセル
ベースのＡＳＩＣであってもよい。、
【００４１】
【発明の効果】以上説明した様に、本発明の第１の機能
ブロックライブラリはこれを用いた第１及び第２のＬＳ
Ｉ設計において、従来レイアウト後の論理修正により実
行していたレイアウトの修正とそれに伴う配線の修正を
不要とするため、修正時間の短縮、工数低減が可能とな
る。又新規の追加出力を伴う修正においても機能ブロッ
ク名（品種名）の置換で対応出来、新規入出力端子への
配線も円滑になされるので、初期レイアウト設計の空き
エリア挿入作業を省略出来る。又、第２の機能ブロック
ライブラリはこれを用いた第１及び第２のＬＳＩ設計に
於いて、ＬＳＩサイズ増加を抑止しつつ、前記二つの効
果をもたらす。第３の機能ブロックライブラリはこれを
用いた第３のＬＳＩ設計において、ＬＳＩサイズ増加を
更に抑止しつつ、前記二つの効果をもたらす。 更に第
２のＬＳＩ設計方法は修正情報として、修正適用前の確
認として行う論理シュミレーション用の論理記述の差分
情報を修正情報に出来るので具体的回路変更内容の机上
検討を省略出来る。
ブロックライブラリはこれを用いた第１及び第２のＬＳ
Ｉ設計において、従来レイアウト後の論理修正により実
行していたレイアウトの修正とそれに伴う配線の修正を
不要とするため、修正時間の短縮、工数低減が可能とな
る。又新規の追加出力を伴う修正においても機能ブロッ
ク名（品種名）の置換で対応出来、新規入出力端子への
配線も円滑になされるので、初期レイアウト設計の空き
エリア挿入作業を省略出来る。又、第２の機能ブロック
ライブラリはこれを用いた第１及び第２のＬＳＩ設計に
於いて、ＬＳＩサイズ増加を抑止しつつ、前記二つの効
果をもたらす。第３の機能ブロックライブラリはこれを
用いた第３のＬＳＩ設計において、ＬＳＩサイズ増加を
更に抑止しつつ、前記二つの効果をもたらす。 更に第
２のＬＳＩ設計方法は修正情報として、修正適用前の確
認として行う論理シュミレーション用の論理記述の差分
情報を修正情報に出来るので具体的回路変更内容の机上
検討を省略出来る。
【図１】本発明の機能ブロックライブラリを使用したＬ
ＳＩ設計の、レイアウト後の論理修正例を示すレイアウ
ト図
ＳＩ設計の、レイアウト後の論理修正例を示すレイアウ
ト図
【図２】本発明の機能ブロックと修正用ブロックの対応
および修正内容一覧例
および修正内容一覧例
【図３】ＣＭＯＳ−Ｇ／Ａの基本セルの構成を説明する
ための図
ための図
【図４】本発明の機能ブロックライブラリに含まれる機
能ブロック一覧例
能ブロック一覧例
【図５】（ａ）本発明の機能ブロックライブラリに含ま
れる汎用ゲート機能ブロックの代表ブロック（２Ｎ２
Ｎ）をゲート表記した図 （ｂ）〜（ｆ）代表ブロックの修正用機能ブロックをゲ
ート表記した図
れる汎用ゲート機能ブロックの代表ブロック（２Ｎ２
Ｎ）をゲート表記した図 （ｂ）〜（ｆ）代表ブロックの修正用機能ブロックをゲ
ート表記した図
【図６】本発明の機能ブロックライブラリに含まれる汎
用ゲート機能ブロックの代表ブロック（２Ｎ２Ｎ）とそ
の修正用機能ブロックのフィールドパターン図
用ゲート機能ブロックの代表ブロック（２Ｎ２Ｎ）とそ
の修正用機能ブロックのフィールドパターン図
【図７】機能ブロックＦＦ１とその修正用機能ブロック
ＦＦ２の構成図
ＦＦ２の構成図
【図８】機能ブロックＦＦ１とその修正用機能ブロック
ＦＦ２のレイアウト図
ＦＦ２のレイアウト図
【図９】本発明の機能ブロックライブラリを用いたＬＳ
Ｉ設計方法を説明する図
Ｉ設計方法を説明する図
１１〜１８ 機能ブロック １９ セル列 ２０ 配線エリア ３１ Ｐチャネルトランジスタ ３２ Ｎチャネルトランジスタ ３３ ゲート電極 ５１ 基本セル ５２ 電源配線 ５３ ＧＮＤ配線 ７１〜７６ インバータ ７７、７８ トランスファーゲート ７９ ラッチ ９１ 目的論理 ９２、１００ 機能ブロックライブラリ ９３、９６ ネットリスト ９４ 変換リスト ９５ レイアウトプラン ９７、１０２ ネットリスト ９８ 配線情報 ９９ 修正情報 １０１ 置換情報
Claims (6)
- 【請求項１】 ＡＳＩＣ−ＬＳＩの設計に使用する各種
組合せ回路や各種順序回路を、前記ＡＳＩＣ−ＬＳＩの
基本セルを構成要素とし定義したＡＳＩＣ−ＬＳＩの機
能ブロックのライブラリであって、前記機能ブロックの
主要なものについて機能ブロックとブロック形状、サイ
ズ、入力端子位置、出力端子位置を同一とし少なくとも
出力の極性、論理、タイミングのいずれかが変更された
ブロックが修正用機能ブロックとして予め定義されたこ
とを特徴とする機能ブロックライブラリ。 - 【請求項２】 前記主要な機能ブロックの内、汎用ゲー
トの機能ブロックとして複数の汎用ゲートと複数の汎用
ゲートのＮ個を組にし各組でそれぞれの汎用ゲート間に
リザーブされた基本セルを設けて構成する機能ブロック
を含むことを特徴とする請求項１記載の機能ブロックラ
イブラリ。 - 【請求項３】 請求項１及び２記載の機能ブロックライ
ブラリにおいて、リザーブセルを含む機能ブロックに関
し、これら機能ブロックと同等機能ではあるが対応する
修正用機能ブロックを限定することで、リザーブセルを
含まない様にした機能ブロックを追加したことを特徴と
する請求項１及び２記載の機能ブロックライブラリ。 - 【請求項４】 請求項１及び２記載の機能ブロックライ
ブラリを使用するＬＳＩの設計方法であって、ＬＳＩの
目的論理を前記機能ブロックライブラリを用いライブラ
リに含まれる機能ブロックと該ブロック間接続情報に展
開しネットリストを出力する第１のステップと、ネット
リストの個々のブロックをＬＳＩ内部に配置し個々のブ
ロックの位置情報をネットリストに追加する第２のステ
ップと上記ネットリストに基づき配線し配線情報を出力
する第３のステップと、少なくとも第２のステップ後に
生じた前記目的論理の修正に対応し、修正情報を分析し
修正の対象となる前記ネットリスト上のブロックと、修
正内容を特定し、修正対象ブロックの機能ブロック名、
修正内容で修正内容に合致する修正用機能ブロック名を
特定し、前記ネットリストに含まれる修正対象ブロック
の機能ブロック名を上記特定した修正用機能ブロック名
に置換する第４のステップを含むＬＳＩの設計方法。 - 【請求項５】 請求項１及び２記載の機能ブロックライ
ブラリを使用するＬＳＩの設計方法であって、ＬＳＩの
目的論理の記述を機能ブロックライブラリに含まれる各
機能ブロックの論理記述で切り出し、機能ブロックと該
ブロック間接続情報に展開し、ネットリストと、目的論
理記述の変数乃至レジスタ名とこれらを切り出したネッ
トリスト上の各ブロックの出力情報とを対応付けた変換
リストを出力する第１のステップと、ネットリストの個
々のブロックをＬＳＩ内部に配置し個々のブロックの位
置情報をネットリストに追加する第２のステップと上記
ネットリストに基づき配線し配線情報を出力する第３の
ステップと少なくとも第２のステップ後に生じた前記目
的論理の修正に対応し、論理記述上の差分形式で入力さ
れた修正情報と、前記変換リストと、前記機能ブロック
と修正用機能ブロックを含むライブラリを用い修正の対
象となる前記ネットリスト上のブロックを特定し、修正
内容を特定し、修正対象ブロックの機能ブロック名、修
正内容で、機能ブロックと修正用機能ブロック間の対応
表を検索し修正内容に合致する修正用機能ブロック名を
特定し、前記ネットリストに含まれる修正対象ブロック
の機能ブロック名を上記特定した修正用機能ブロック名
に置換する第４のステップを含むＬＳＩの設計方法。 - 【請求項６】 請求項４及び５記載のＬＳＩ設計方法の
前記ステップ１において、使用する機能ブロックライブ
ラリを請求項３記載の機能ブロックライブラリとし、指
示入力としてＬＳＩの目的論理の機能グループ単位にリ
ザーブセルを含む機能ブロックの使用可否を指定する様
にしたことを特徴とする請求項４及び５記載のＬＳＩの
設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149436A JP2000340774A (ja) | 1999-05-28 | 1999-05-28 | 機能ブロックライブラリ及びそれを用いたｌｓｉ設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149436A JP2000340774A (ja) | 1999-05-28 | 1999-05-28 | 機能ブロックライブラリ及びそれを用いたｌｓｉ設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340774A true JP2000340774A (ja) | 2000-12-08 |
Family
ID=15475084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11149436A Pending JP2000340774A (ja) | 1999-05-28 | 1999-05-28 | 機能ブロックライブラリ及びそれを用いたｌｓｉ設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340774A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080638A (ja) * | 2007-09-26 | 2009-04-16 | Sony Corp | 集積回路作製装置およびその方法、並びにプログラム |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
| JP2010129843A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Electronics Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
| KR20160047662A (ko) * | 2014-10-22 | 2016-05-03 | 삼성전자주식회사 | 타이밍 분석기의 타이밍 정합 방법 및 그것을 이용한 집적회로 설계 방법 |
-
1999
- 1999-05-28 JP JP11149436A patent/JP2000340774A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080638A (ja) * | 2007-09-26 | 2009-04-16 | Sony Corp | 集積回路作製装置およびその方法、並びにプログラム |
| JP2010103185A (ja) * | 2008-10-21 | 2010-05-06 | Nec Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
| JP2010129843A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Electronics Corp | 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 |
| KR20160047662A (ko) * | 2014-10-22 | 2016-05-03 | 삼성전자주식회사 | 타이밍 분석기의 타이밍 정합 방법 및 그것을 이용한 집적회로 설계 방법 |
| KR102187640B1 (ko) | 2014-10-22 | 2020-12-08 | 삼성전자주식회사 | 타이밍 분석기의 타이밍 정합 방법 및 그것을 이용한 집적회로 설계 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020827 |