JPH06252266A - 半導体集積回路自動設計装置 - Google Patents
半導体集積回路自動設計装置Info
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- JPH06252266A JPH06252266A JP5058086A JP5808693A JPH06252266A JP H06252266 A JPH06252266 A JP H06252266A JP 5058086 A JP5058086 A JP 5058086A JP 5808693 A JP5808693 A JP 5808693A JP H06252266 A JPH06252266 A JP H06252266A
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】
【目的】 チップ面積や動作速度、消費電力の点でより
良い性能の集積回路を自動設計する装置を得る。 【構成】 従来の半導体集積回路自動設計装置に、セル
ライブラリ記憶装置１に存在しない新たなセルを用いて
セルの総数が少ない等価回路に元の回路を変換する回路
変換装置６と、新たなセルの仕様を読み込んでセルライ
ブラリ記憶装置１への登録に必要なデータを自動で生成
するセル生成装置９とを加えたものである。
良い性能の集積回路を自動設計する装置を得る。 【構成】 従来の半導体集積回路自動設計装置に、セル
ライブラリ記憶装置１に存在しない新たなセルを用いて
セルの総数が少ない等価回路に元の回路を変換する回路
変換装置６と、新たなセルの仕様を読み込んでセルライ
ブラリ記憶装置１への登録に必要なデータを自動で生成
するセル生成装置９とを加えたものである。
Description
【０００１】
【産業上の利用分野】この発明は、セルライブラリに用
意されたセルを用いて作成された回路を入力としてセル
を自動配置配線することにより、集積回路を設計する半
導体集積回路自動設計装置に関するものである。
意されたセルを用いて作成された回路を入力としてセル
を自動配置配線することにより、集積回路を設計する半
導体集積回路自動設計装置に関するものである。
【０００２】
【従来の技術】図６は従来の半導体集積回路自動設計装
置を示す構成図であり、図において、１はＮＡＮＤゲー
トやインバータ等の論理ゲート等から成るセルを示すデ
ータを記憶するセルライブラリ記憶装置、２は各セル間
を接続することによって実現したい回路を表現した回路
記憶装置、３は回路の動作を模擬する回路検証装置、４
は集積回路上で各セルが置かれる位置と各セル間の配線
の位置とを決める配置配線装置、５はセルの配置位置と
配線の位置の情報を記憶するレイアウト記憶装置であ
る。
置を示す構成図であり、図において、１はＮＡＮＤゲー
トやインバータ等の論理ゲート等から成るセルを示すデ
ータを記憶するセルライブラリ記憶装置、２は各セル間
を接続することによって実現したい回路を表現した回路
記憶装置、３は回路の動作を模擬する回路検証装置、４
は集積回路上で各セルが置かれる位置と各セル間の配線
の位置とを決める配置配線装置、５はセルの配置位置と
配線の位置の情報を記憶するレイアウト記憶装置であ
る。
【０００３】次に動作について説明する。セルライブラ
リ記憶装置１内には予め設計されたセルのデータが格納
されており、回路記憶装置２内には集積回路として実現
したい回路のデータが格納されている。この回路は、セ
ルライブラリ記憶装置１に含まれているセルのみを結線
して構成されたものでなければならない。次に、回路記
憶装置２に含まれる回路が正しい動作をするかどうかを
セルライブラリ記憶装置１、回路記憶装置２の各データ
を用いて回路検証装置３によって検証する。回路が正し
いことが検証により判明すれば、配置配線装置４が上記
回路のデータを用いて各セルの集積回路チップ上の配置
位置と配線位置とを決定し、その情報をレイアウト記憶
装置５に出力する。
リ記憶装置１内には予め設計されたセルのデータが格納
されており、回路記憶装置２内には集積回路として実現
したい回路のデータが格納されている。この回路は、セ
ルライブラリ記憶装置１に含まれているセルのみを結線
して構成されたものでなければならない。次に、回路記
憶装置２に含まれる回路が正しい動作をするかどうかを
セルライブラリ記憶装置１、回路記憶装置２の各データ
を用いて回路検証装置３によって検証する。回路が正し
いことが検証により判明すれば、配置配線装置４が上記
回路のデータを用いて各セルの集積回路チップ上の配置
位置と配線位置とを決定し、その情報をレイアウト記憶
装置５に出力する。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
自動設計装置は以上のように構成されているので、集積
回路の面積や動作速度、消費電力などの点について、必
要な目標値を達成することが困難になる場合があるとい
う問題点があった。その理由として、回路内で使用する
ことができるセルは予めセルライブラリ記憶装置１に用
意されたものに限るという制約があるため、目的とする
機能に最も適した回路を構成できるとは限らないこと
や、幾つかの結線を実現する配線が配置配線処理の結果
長くなって面積が大きくなったり、その配線における信
号伝播時間や電力消費が大きくなることが挙げられる。
自動設計装置は以上のように構成されているので、集積
回路の面積や動作速度、消費電力などの点について、必
要な目標値を達成することが困難になる場合があるとい
う問題点があった。その理由として、回路内で使用する
ことができるセルは予めセルライブラリ記憶装置１に用
意されたものに限るという制約があるため、目的とする
機能に最も適した回路を構成できるとは限らないこと
や、幾つかの結線を実現する配線が配置配線処理の結果
長くなって面積が大きくなったり、その配線における信
号伝播時間や電力消費が大きくなることが挙げられる。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、セルライブラリ記憶装置内に用
意されたセル間を結線して作成された回路を入力とする
共に、セルや配線の位置を自動で決定するという従来装
置の利点を保ったまま、面積や動作速度、消費電力の点
でより良い性能を有する集積回路を自動設計することの
できる半導体集積回路自動設計装置を得ることを目的と
している。
ためになされたもので、セルライブラリ記憶装置内に用
意されたセル間を結線して作成された回路を入力とする
共に、セルや配線の位置を自動で決定するという従来装
置の利点を保ったまま、面積や動作速度、消費電力の点
でより良い性能を有する集積回路を自動設計することの
できる半導体集積回路自動設計装置を得ることを目的と
している。
【０００６】
【課題を解決するための手段】請求項１の発明に係る半
導体集積回路自動設計装置は、セルライブラリ記憶装置
に用意されたセルのみを結線して構成された回路を読み
込んで、セルライブラリ記憶装置に存在しない新たなセ
ルを用いることにより、セルの総数が元の回路より少な
い等価回路を生成し、かつ新たなセルの仕様を生成する
回路変換装置と、上記新たなセルの仕様を読み込んでセ
ルライブラリ記憶装置に必要なデータを生成するセル生
成装置とを備えたものである。
導体集積回路自動設計装置は、セルライブラリ記憶装置
に用意されたセルのみを結線して構成された回路を読み
込んで、セルライブラリ記憶装置に存在しない新たなセ
ルを用いることにより、セルの総数が元の回路より少な
い等価回路を生成し、かつ新たなセルの仕様を生成する
回路変換装置と、上記新たなセルの仕様を読み込んでセ
ルライブラリ記憶装置に必要なデータを生成するセル生
成装置とを備えたものである。
【０００７】また、請求項２の発明に係る半導体集積回
路自動設計装置は、回路変換装置を、回路内の全てのパ
スについて遅延時間の解析を行うパス解析装置と、上記
遅延時間が大きいパス上でファンアウト数が少ないネッ
トを探索するネット探索装置と、探索されたネットに接
続されるセルの全てが一つの新たなセルとなるよう元の
回路の一部を置き換えるセル置き換え装置とで構成した
ものである。
路自動設計装置は、回路変換装置を、回路内の全てのパ
スについて遅延時間の解析を行うパス解析装置と、上記
遅延時間が大きいパス上でファンアウト数が少ないネッ
トを探索するネット探索装置と、探索されたネットに接
続されるセルの全てが一つの新たなセルとなるよう元の
回路の一部を置き換えるセル置き換え装置とで構成した
ものである。
【０００８】
【作用】請求項１の発明における半導体自動設計装置
は、回路変換装置によって、入力された回路が、セルの
総数が少ない等価回路に変換される。この等価回路に含
まれるセルの数が元の回路よりも少ないことにより、セ
ル間の配線数や論理ゲートの段数も少なくなる。従っ
て、配線や論理ゲートにおける信号伝播遅延時間や、電
力消費、集積回路チップ上の面積が小さくなり、最終的
にでき上がる集積回路の性能が向上する。
は、回路変換装置によって、入力された回路が、セルの
総数が少ない等価回路に変換される。この等価回路に含
まれるセルの数が元の回路よりも少ないことにより、セ
ル間の配線数や論理ゲートの段数も少なくなる。従っ
て、配線や論理ゲートにおける信号伝播遅延時間や、電
力消費、集積回路チップ上の面積が小さくなり、最終的
にでき上がる集積回路の性能が向上する。
【０００９】また、請求項２の発明における回路変換装
置は、回路の論理を考慮することなくパス遅延解析を行
うだけで処理を行えるので、処理が高速となり、また数
個のセルを接続する配線が完全に新たなセルの内部配線
となるので、確実にセル間の配線数を少なくすることが
できる。
置は、回路の論理を考慮することなくパス遅延解析を行
うだけで処理を行えるので、処理が高速となり、また数
個のセルを接続する配線が完全に新たなセルの内部配線
となるので、確実にセル間の配線数を少なくすることが
できる。
【００１０】
【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１において、１〜５は図６の
同一符号部分と対応するため説明を省略する。６は回路
記憶装置２に格納されている回路の一部をセルライブラ
リ記憶装置１に用意されていない新たなセルを用いた等
価回路に変換する回路変換装置、７は上記等価回路を記
憶し、これを回路検証装置３および配置配線装置４に出
力する等価回路記憶装置、８は上記新たなセルの仕様を
示すデータを記憶するセル仕様記憶装置、９は上記新た
なセルの仕様を示すデータからそのセルのデータを生成
してセルライブラリ記憶装置１に出力するセル生成装置
である。
を図について説明する。図１において、１〜５は図６の
同一符号部分と対応するため説明を省略する。６は回路
記憶装置２に格納されている回路の一部をセルライブラ
リ記憶装置１に用意されていない新たなセルを用いた等
価回路に変換する回路変換装置、７は上記等価回路を記
憶し、これを回路検証装置３および配置配線装置４に出
力する等価回路記憶装置、８は上記新たなセルの仕様を
示すデータを記憶するセル仕様記憶装置、９は上記新た
なセルの仕様を示すデータからそのセルのデータを生成
してセルライブラリ記憶装置１に出力するセル生成装置
である。
【００１１】次に動作について説明する。上記のように
構成された半導体集積回路自動設計装置においては、図
６の従来装置と同じく、セルライブラリ記憶装置１に予
め設計されたセルのデータが格納されており、回路記憶
装置２には集積回路として実現したい回路のデータが格
納されている。回路変換装置６は回路記憶装置２に格納
されている回路のデータを読み込み、その回路の一部を
セルライブラリ記憶装置１に格納されていない新たなセ
ルを用いた等価回路に置き換える処理を行う。そしてこ
の等価回路のデータを等価回路記憶装置７に出力すると
共に、上記新たなセルの仕様を示すデータをセル仕様記
憶装置８に出力する。この際、等価回路に含まれるセル
の数が、元の回路に含まれるセルの数に比べて少なくな
るようにする。これにより、等価回路に含まれる結線の
数や論理ゲートの段数も、元の回路のそれらに比べて少
なくなる。
構成された半導体集積回路自動設計装置においては、図
６の従来装置と同じく、セルライブラリ記憶装置１に予
め設計されたセルのデータが格納されており、回路記憶
装置２には集積回路として実現したい回路のデータが格
納されている。回路変換装置６は回路記憶装置２に格納
されている回路のデータを読み込み、その回路の一部を
セルライブラリ記憶装置１に格納されていない新たなセ
ルを用いた等価回路に置き換える処理を行う。そしてこ
の等価回路のデータを等価回路記憶装置７に出力すると
共に、上記新たなセルの仕様を示すデータをセル仕様記
憶装置８に出力する。この際、等価回路に含まれるセル
の数が、元の回路に含まれるセルの数に比べて少なくな
るようにする。これにより、等価回路に含まれる結線の
数や論理ゲートの段数も、元の回路のそれらに比べて少
なくなる。
【００１２】次に、セル生成装置９が、セル仕様記憶装
置８に格納されている全てのセルの仕様を読み込んで、
回路検証装置３や配置配線装置４が必要とするセルのデ
ータを生成し、セルライブラリ記憶装置１に出力する。
回路検証装置３によって等価回路記憶装置７内の回路が
正しいことを検証した後、配置配線装置４によって等価
回路記憶装置７内の回路について各セルと配線の配置位
置とが決定され、レイアウト記憶装置５に出力される。
置８に格納されている全てのセルの仕様を読み込んで、
回路検証装置３や配置配線装置４が必要とするセルのデ
ータを生成し、セルライブラリ記憶装置１に出力する。
回路検証装置３によって等価回路記憶装置７内の回路が
正しいことを検証した後、配置配線装置４によって等価
回路記憶装置７内の回路について各セルと配線の配置位
置とが決定され、レイアウト記憶装置５に出力される。
【００１３】実施例２．上記実施例１では１〜８の各装
置が別個の装置として設けられているが、図２に示すよ
うに、ファイル記憶装置（セルライブラリ記憶装置、回
路記憶装置）１０、中央演算装置（配置配線装置、回路
変換装置、セル生成装置、パス解析装置、ネット探索装
置、セル置き換え装置）１１、およびメモリ（セルライ
ブラリ記憶装置、回路記憶装置）１２から構成される汎
用計算機を用いてもよい。この場合、図１の回路検証装
置３、配置配線装置４、回路変換装置６およびセル生成
装置９が中央演算装置１１によって実行されるプログラ
ムとして実現される。また、セルライブラリ記憶装置
１、回路記憶装置２、レイアウト記憶装置５、等価回路
記憶装置７およびセル仕様記憶装置８が、ファイル記憶
装置１０やメモリ１２として実現される。
置が別個の装置として設けられているが、図２に示すよ
うに、ファイル記憶装置（セルライブラリ記憶装置、回
路記憶装置）１０、中央演算装置（配置配線装置、回路
変換装置、セル生成装置、パス解析装置、ネット探索装
置、セル置き換え装置）１１、およびメモリ（セルライ
ブラリ記憶装置、回路記憶装置）１２から構成される汎
用計算機を用いてもよい。この場合、図１の回路検証装
置３、配置配線装置４、回路変換装置６およびセル生成
装置９が中央演算装置１１によって実行されるプログラ
ムとして実現される。また、セルライブラリ記憶装置
１、回路記憶装置２、レイアウト記憶装置５、等価回路
記憶装置７およびセル仕様記憶装置８が、ファイル記憶
装置１０やメモリ１２として実現される。
【００１４】次に、中央演算装置１１の動作を図３のフ
ローチャートを用いて説明する。図３において、スター
トすると、まずステップＳＴ１において入力された回路
をセルライブラリ記憶装置１に存在しない新たなセルを
用いた等価回路に変換すると共に新たなセルの仕様を作
成する。すなわち、セルライブラリ記憶装置１に用意さ
れたセルのみを結線して構成された回路を基に、セルラ
イブラリ記憶装置１に存在しない新たなセルを用いてセ
ルの総数が少なくなった等価回路に変換すると共に、上
記新たなセルの仕様を作成する。次に、ステップＳＴ２
において、全ての新たなセルについてセルライブラリと
して必要なデータを生成する。そして、ステップＳＴ３
において、上記等価回路が正しいかどうかの検証を行
う。ステップＳＴ４では、等価回路が正しいかどうかを
ステップＳＴ３の検証の結果から判断する。ステップＳ
Ｔ４で正しくないと判断されると処理を終了し、正しい
と判断されるとステップＳＴ４からステップＳＴ５に進
む。ステップＳＴ５では、等価回路に含まれるセルと配
線の集積回路チップ上における配置位置を決定する。
ローチャートを用いて説明する。図３において、スター
トすると、まずステップＳＴ１において入力された回路
をセルライブラリ記憶装置１に存在しない新たなセルを
用いた等価回路に変換すると共に新たなセルの仕様を作
成する。すなわち、セルライブラリ記憶装置１に用意さ
れたセルのみを結線して構成された回路を基に、セルラ
イブラリ記憶装置１に存在しない新たなセルを用いてセ
ルの総数が少なくなった等価回路に変換すると共に、上
記新たなセルの仕様を作成する。次に、ステップＳＴ２
において、全ての新たなセルについてセルライブラリと
して必要なデータを生成する。そして、ステップＳＴ３
において、上記等価回路が正しいかどうかの検証を行
う。ステップＳＴ４では、等価回路が正しいかどうかを
ステップＳＴ３の検証の結果から判断する。ステップＳ
Ｔ４で正しくないと判断されると処理を終了し、正しい
と判断されるとステップＳＴ４からステップＳＴ５に進
む。ステップＳＴ５では、等価回路に含まれるセルと配
線の集積回路チップ上における配置位置を決定する。
【００１５】実施例３．図４は請求項２の発明に関する
回路変換装置６の構成図である。図４において、１，
２，６〜８は図１に示すものと全く同一のものである。
１３は回路のデータを記憶する回路一時記憶装置、１４
は回路記憶装置２内の回路のデータを回路一時記憶装置
１３に転送する回路入力装置、１５は回路一時記憶装置
１３内の回路についてパス遅延時間の解析を行うパス解
析装置、１６はパスの遅延時間のデータを記憶するパス
遅延情報記憶装置、１７は遅延時間が大きいパス上でフ
ァンアウト数が少ないネットを探索するネット探索装
置、１８はネット探索装置１７が探索した結果であるネ
ットのデータを記憶するネット情報記憶装置、１９はあ
るネットに接続するセルを一まとめにして新たなセルと
して元の回路の一部を置き換えるセル置き換え装置、２
０は回路一時記憶装置１３内の回路のデータを等価回路
記憶装置７に転送する回路出力装置である。
回路変換装置６の構成図である。図４において、１，
２，６〜８は図１に示すものと全く同一のものである。
１３は回路のデータを記憶する回路一時記憶装置、１４
は回路記憶装置２内の回路のデータを回路一時記憶装置
１３に転送する回路入力装置、１５は回路一時記憶装置
１３内の回路についてパス遅延時間の解析を行うパス解
析装置、１６はパスの遅延時間のデータを記憶するパス
遅延情報記憶装置、１７は遅延時間が大きいパス上でフ
ァンアウト数が少ないネットを探索するネット探索装
置、１８はネット探索装置１７が探索した結果であるネ
ットのデータを記憶するネット情報記憶装置、１９はあ
るネットに接続するセルを一まとめにして新たなセルと
して元の回路の一部を置き換えるセル置き換え装置、２
０は回路一時記憶装置１３内の回路のデータを等価回路
記憶装置７に転送する回路出力装置である。
【００１６】上記のように構成された回路変換装置６に
おいては、まずこの装置外部にある回路記憶装置２内の
回路のデータを回路入力装置１４が回路一時記憶装置１
３へ転送する。次に、パス解析装置１５が回路一時記憶
装置１３内の回路データに対してパス信号伝播遅延時間
の解析を行い、遅延時間が大きいパスについての情報を
パス遅延情報記憶装置１６に出力する。次に、ネット探
索装置１７が、パス遅延情報記憶装置１６内の情報を参
照し、回路上で遅延時間が大きいパスのネットを探索し
て、次に述べる基準で幾つかのネットを選び、そのネッ
トの名前をネット情報記憶装置１８に出力する。ネット
を選ぶ基準としては、ファンアウト数がなるべく小さい
もので、かつ接続しているセルの大きさがなるべく小さ
いものである。
おいては、まずこの装置外部にある回路記憶装置２内の
回路のデータを回路入力装置１４が回路一時記憶装置１
３へ転送する。次に、パス解析装置１５が回路一時記憶
装置１３内の回路データに対してパス信号伝播遅延時間
の解析を行い、遅延時間が大きいパスについての情報を
パス遅延情報記憶装置１６に出力する。次に、ネット探
索装置１７が、パス遅延情報記憶装置１６内の情報を参
照し、回路上で遅延時間が大きいパスのネットを探索し
て、次に述べる基準で幾つかのネットを選び、そのネッ
トの名前をネット情報記憶装置１８に出力する。ネット
を選ぶ基準としては、ファンアウト数がなるべく小さい
もので、かつ接続しているセルの大きさがなるべく小さ
いものである。
【００１７】次に、セル置き換え装置１９が、ネット情
報記憶装置１８内のネットについて、それに接続してい
るセル全てが一つの新たなセルで置き換えられるよう
に、回路一時記憶装置１３内の回路のデータを変更す
る。また、セル置き換え装置１９は、新たなセルの仕様
として、その回路のデータをセル仕様記憶装置８に出力
する。上記のようにして変更された回路一時記憶装置１
３内の回路に対しても、同じ方法でさらに変更してゆ
く。回路一時記憶装置１３内の回路が十分変更される
と、最後に回路出力装置２０が、回路一時記憶装置１３
内の回路のデータを等価回路記憶装置８に出力する。
報記憶装置１８内のネットについて、それに接続してい
るセル全てが一つの新たなセルで置き換えられるよう
に、回路一時記憶装置１３内の回路のデータを変更す
る。また、セル置き換え装置１９は、新たなセルの仕様
として、その回路のデータをセル仕様記憶装置８に出力
する。上記のようにして変更された回路一時記憶装置１
３内の回路に対しても、同じ方法でさらに変更してゆ
く。回路一時記憶装置１３内の回路が十分変更される
と、最後に回路出力装置２０が、回路一時記憶装置１３
内の回路のデータを等価回路記憶装置８に出力する。
【００１８】実施例４．また、上記実施例３では１３〜
２０の各装置が別個の装置として実現されていたが、図
２に示すように、ファイル記憶装置１０、中央演算装置
１１およびメモリ１２から構成される汎用計算機を用い
てもよい。この場合、図４の回路入力装置１４、パス解
析装置１５、ネット探索装置１７、セル置き換え装置１
９および回路出力装置２０が、中央演算装置１１によっ
て実行されるプログラムとして実現される。また、回路
一時記憶装置１３、パス遅延情報記憶装置１６およびネ
ット情報記憶装置１８が、ファイル記憶装置１０やメモ
リ１２として実現される。なお、１４，１５，１７，１
９の各装置が各々別のプログラムとして実現されていて
もよいし、幾つかが一つのプログラムにまとめられてい
てもよいことは言うまでもない。
２０の各装置が別個の装置として実現されていたが、図
２に示すように、ファイル記憶装置１０、中央演算装置
１１およびメモリ１２から構成される汎用計算機を用い
てもよい。この場合、図４の回路入力装置１４、パス解
析装置１５、ネット探索装置１７、セル置き換え装置１
９および回路出力装置２０が、中央演算装置１１によっ
て実行されるプログラムとして実現される。また、回路
一時記憶装置１３、パス遅延情報記憶装置１６およびネ
ット情報記憶装置１８が、ファイル記憶装置１０やメモ
リ１２として実現される。なお、１４，１５，１７，１
９の各装置が各々別のプログラムとして実現されていて
もよいし、幾つかが一つのプログラムにまとめられてい
てもよいことは言うまでもない。
【００１９】次に、中央演算装置１１の動作を図５のフ
ローチャートを用いて説明する。図５において、スター
トすると、まずステップＳＴ５１において、入力となる
回路のデータを回路一時記憶として読み込む。次に、ス
テップＳＴ５２において、一時記憶した回路に対してパ
スの信号伝播遅延時間の解析を行う。次に、ステップＳ
Ｔ５３において、回路上で遅延時間が大きいパスのネッ
トを探索して、ファンアウト数がなるべく小さく、また
接続しているセルの大きさがなるべく小さいネットを幾
つか選択する。
ローチャートを用いて説明する。図５において、スター
トすると、まずステップＳＴ５１において、入力となる
回路のデータを回路一時記憶として読み込む。次に、ス
テップＳＴ５２において、一時記憶した回路に対してパ
スの信号伝播遅延時間の解析を行う。次に、ステップＳ
Ｔ５３において、回路上で遅延時間が大きいパスのネッ
トを探索して、ファンアウト数がなるべく小さく、また
接続しているセルの大きさがなるべく小さいネットを幾
つか選択する。
【００２０】次に、上記選択された各ネットに対して、
ステップＳＴ５４において、そのネットに接続している
セルの全てが一つの新たなセルで置き換えられるよう
に、上記一時記憶した回路のデータを変更する。また、
新たなセルの仕様として、その回路のデータを出力す
る。次に、ステップＳＴ５５において、これ以上回路の
置き換えを行う必要があるかどうかの判断を行う。必要
であると判断されるとステップＳＴ５２に戻り、必要で
ないと判断されるとステップＳＴ５６に進む。ステップ
ＳＴ５６では、一時記憶した回路のデータを出力する。
ステップＳＴ５４において、そのネットに接続している
セルの全てが一つの新たなセルで置き換えられるよう
に、上記一時記憶した回路のデータを変更する。また、
新たなセルの仕様として、その回路のデータを出力す
る。次に、ステップＳＴ５５において、これ以上回路の
置き換えを行う必要があるかどうかの判断を行う。必要
であると判断されるとステップＳＴ５２に戻り、必要で
ないと判断されるとステップＳＴ５６に進む。ステップ
ＳＴ５６では、一時記憶した回路のデータを出力する。
【００２１】
【発明の効果】以上のように、請求項１の発明によれ
ば、セルライブラリ記憶装置に用意されていない新たな
セルを用いて回路を構成すると共に、この新たなセルの
仕様に基づいてセルのデータを生成してセルライブラリ
記憶装置に新たに登録するように構成したので、この半
導体集積回路自動設計装置によって設計された半導体集
積回路は、搭載されるセルの数や配線の数が少なくな
り、このため動作速度が向上すると共に消費電力が小さ
くなり、また集積回路チップの面積が小さくなる効果が
ある。
ば、セルライブラリ記憶装置に用意されていない新たな
セルを用いて回路を構成すると共に、この新たなセルの
仕様に基づいてセルのデータを生成してセルライブラリ
記憶装置に新たに登録するように構成したので、この半
導体集積回路自動設計装置によって設計された半導体集
積回路は、搭載されるセルの数や配線の数が少なくな
り、このため動作速度が向上すると共に消費電力が小さ
くなり、また集積回路チップの面積が小さくなる効果が
ある。
【００２２】また、請求項２の発明によれば、回路内の
パスの遅延時間を解析し、遅延時間の大きいパスについ
て、ファンアウト数の少ないネットを選択し、そのネッ
トに接続される全てのセルを一つの新たなセルとするよ
うに元の回路を変更するように構成したので、回路の論
理を考慮することなく、パスの遅延解析を行うだけで処
理を行え、このため処理を高速に実行できると共に、数
個のセルを接続する配線が完全に新たなセルの内部配線
となるので、確実にセル間の配線数を少なくすることが
きる効果がある。
パスの遅延時間を解析し、遅延時間の大きいパスについ
て、ファンアウト数の少ないネットを選択し、そのネッ
トに接続される全てのセルを一つの新たなセルとするよ
うに元の回路を変更するように構成したので、回路の論
理を考慮することなく、パスの遅延解析を行うだけで処
理を行え、このため処理を高速に実行できると共に、数
個のセルを接続する配線が完全に新たなセルの内部配線
となるので、確実にセル間の配線数を少なくすることが
きる効果がある。
【図１】この発明の実施例１を示す構成図である。
【図２】この発明の実施例２，４を示す構成図である。
【図３】図２における中央演算装置の実施例２の動作を
示すフローチャートである。
示すフローチャートである。
【図４】この発明の実施例３を示す構成図である。
【図５】図２における中央演算装置の実施例４の動作を
示すフローチャートである。
示すフローチャートである。
【図６】従来の半導体集積回路自動設計装置を示す構成
図である。
図である。
１ セルライブラリ記憶装置 ２ 回路記憶装置 ４ 配置配線装置 ６ 回路変換装置 ９ セル生成装置 １０ ファイル記憶装置（セルライブラリ記憶装置、回
路記憶装置） １１ 中央演算装置（配置配線装置、回路変換装置、セ
ル生成装置、パス解析装置、ネット探索装置、セル置き
換え装置） １２ メモリ（セルライブラリ記憶装置、回路記憶装
置） １５ パス解析装置 １７ ネット探索装置 １９ セル置き換え装置
路記憶装置） １１ 中央演算装置（配置配線装置、回路変換装置、セ
ル生成装置、パス解析装置、ネット探索装置、セル置き
換え装置） １２ メモリ（セルライブラリ記憶装置、回路記憶装
置） １５ パス解析装置 １７ ネット探索装置 １９ セル置き換え装置
Claims (2)
- 【請求項１】 セルライブラリ記憶装置に格納されたセ
ルと回路記憶装置に格納された回路とに基づいて配置配
線装置により集積回路チップ上のセルおよび配線の配置
を決定するようにした半導体集積回路自動設計装置にお
いて、上記セルライブラリ記憶装置に格納されたセルの
みを結線して構成される上記回路に基づいて上記セルラ
イブラリ記憶装置に格納されない新たなセルを用いるこ
とにより、セルの総数が元の回路より少ない等価回路を
生成して上記配置配線装置に与えると共に、上記新たな
セルの仕様を生成する回路変換装置と、上記新たなセル
を上記セルライブラリ記憶装置に登録するのに必要なデ
ータを上記新たなセルの仕様を基に生成するセル生成装
置とを備えた半導体集積回路自動設計装置。 - 【請求項２】 上記回路変換装置は、上記回路内の全て
のパスについて信号伝播遅延時間の解析を行うパス解析
装置と、上記信号伝播遅延時間が大きいパス上でファン
アウト数が少ないネットを探索するネット探索装置と、
上記探索されたネットに接続されるセルの全てが一つの
新たなセルとなるように元の回路の一部を置き換えるセ
ル置き換え装置とを備えた請求項１記載の半導体集積回
路自動設計装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058086A JPH06252266A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路自動設計装置 |
| US08/196,365 US5590050A (en) | 1993-02-24 | 1994-02-15 | Device for aid in integrated circuit design that reduces the number of cells in a circuit representation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058086A JPH06252266A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路自動設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252266A true JPH06252266A (ja) | 1994-09-09 |
Family
ID=13074126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058086A Pending JPH06252266A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路自動設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5590050A (ja) |
| JP (1) | JPH06252266A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600608B1 (en) * | 1992-10-29 | 1999-12-22 | Altera Corporation | Design verification method for programmable logic design |
| US5799170A (en) * | 1996-06-18 | 1998-08-25 | International Business Machines Corporation | Simplified buffer manipulation using standard repowering function |
| US6230304B1 (en) | 1997-12-24 | 2001-05-08 | Magma Design Automation, Inc. | Method of designing a constraint-driven integrated circuit layout |
| DE10066098B4 (de) * | 1999-07-06 | 2006-03-09 | Fujitsu Ltd., Kawasaki | Halbleiterchip-Entwurfssystem |
| US20050144575A1 (en) * | 2003-03-04 | 2005-06-30 | Fujitsu Limited | Circuit arrangement design method and circuit arrangement design program |
| US8266563B2 (en) * | 2009-11-24 | 2012-09-11 | Synopsys, Inc. | Multi-mode redundancy removal |
| US8762904B2 (en) | 2012-03-28 | 2014-06-24 | Synopsys, Inc. | Optimizing logic synthesis for environmental insensitivity |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4377849A (en) * | 1980-12-29 | 1983-03-22 | International Business Machines Corporation | Macro assembler process for automated circuit design |
| US4656603A (en) * | 1984-03-01 | 1987-04-07 | The Cadware Group, Ltd. | Schematic diagram generating system using library of general purpose interactively selectable graphic primitives to create special applications icons |
| US4701860A (en) * | 1985-03-07 | 1987-10-20 | Harris Corporation | Integrated circuit architecture formed of parametric macro-cells |
| DE69032640D1 (de) * | 1989-09-05 | 1998-10-15 | Lsi Logic Corp | Logik-Kompilator zum Entwurf von Schaltungsmodellen |
| US5231590A (en) * | 1989-10-13 | 1993-07-27 | Zilog, Inc. | Technique for modifying an integrated circuit layout |
| JP2739013B2 (ja) * | 1992-09-01 | 1998-04-08 | 三菱電機株式会社 | 論理合成装置 |
-
1993
- 1993-02-24 JP JP5058086A patent/JPH06252266A/ja active Pending
-
1994
- 1994-02-15 US US08/196,365 patent/US5590050A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5590050A (en) | 1996-12-31 |
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