JP2008263185A - 半導体集積回路 - Google Patents
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Abstract
【課題】マスク修正等を行わず、簡単な処置で半導体集積回路の追加修正を行えるものとする。
【解決手段】多層メタル配線層と、スタンダードセル１１と、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２を含んだフィラーセル６１と、を備える半導体集積回路において、フィラーセル６１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタＭ２のレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタＭ１のゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタＭ２のゲート端子とドレイン端子とソース端子の接続を、多層メタル配線層の配線の修正で変更可能なレイアウトパターンを備える。
【選択図】図１３
【解決手段】多層メタル配線層と、スタンダードセル１１と、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２を含んだフィラーセル６１と、を備える半導体集積回路において、フィラーセル６１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタＭ２のレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタＭ１のゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタＭ２のゲート端子とドレイン端子とソース端子の接続を、多層メタル配線層の配線の修正で変更可能なレイアウトパターンを備える。
【選択図】図１３
Description
本発明は、半導体集積回路に係り、より詳細には、多層メタル配線層と、スタンダードセルと、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタ及びＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタを含むフィラーセルと、を備えた半導体集積回路に関する。
近年、半導体集積回路は、より微細なプロセスの進化とともに高速化及び高集積化が進み、メタル配線層数の増加や、例えば閾値電圧をコントロールするために異なるゲート酸化膜厚を持つＣＭＯＳトランジスタなど、ＣＭＯＳトランジスタの多様化により、製造コストが増加する傾向にある。前記のような多層メタル配線やトランジスタの多様化により、複雑なマスク製造工程を経て製造される半導体回路の製造に際しては、レイアウト工程において、多数のマスクレイアウトをする必要があるため、レイアウト工程期間が増大する傾向にある。
また、集積回路のレイアウト設計段階における仕様変更、製造工程における動作試験での動作不良の発見、論理回路のミスや動作周波数の変更等による理由で、論理回路の修正やタイミング調整のため新たなゲートの追加を行なわなければならない場合がある。
また、集積回路のレイアウト設計段階における仕様変更、製造工程における動作試験での動作不良の発見、論理回路のミスや動作周波数の変更等による理由で、論理回路の修正やタイミング調整のため新たなゲートの追加を行なわなければならない場合がある。
しかし、上述のような半導体集積回路の高集積化や複雑化により、修正には長い時間を要し、かつレイアウト設計期間増加、製造コストを押し上げる等の問題がある。そのため特許文献１に開示されるように、金属配線下に回路修正に使用するための追加用トランジスタをあらかじめ配置しておく構造とするなどの対策がとられている。また金属配線工程の前工程まで製造が終わっている未完成ウェハ（マスタースライス）を用いて、この段階で指定される回路機能に従って配線等を生成して完成ウェハを製造するマスタースライス方法も提案されている。
一方、動作周波数の高速化、前述のようなプロセスの複雑化に伴う複雑な寄生抵抗及び寄生容量により、半導体回路の設計がますます困難になってきている。そのため、特許文献２に開示されるように、スタンダードセルと呼ばれる、あらかじめ用意したセルを配置配線する方式により、この問題に対応するためのバッファセル（ディレイセル）を用いることも公知の手法となっている。
一方、動作周波数の高速化、前述のようなプロセスの複雑化に伴う複雑な寄生抵抗及び寄生容量により、半導体回路の設計がますます困難になってきている。そのため、特許文献２に開示されるように、スタンダードセルと呼ばれる、あらかじめ用意したセルを配置配線する方式により、この問題に対応するためのバッファセル（ディレイセル）を用いることも公知の手法となっている。
ここで、従来から用いられる前記バッファセルは、入出力の論理が等価であるため、文字通りバッファとして使用する場合や、配線の遅延調整に使用する場合が多い。またスタンダードセル方式での半導体集積回路で用意されるセルにはバッファセル（ＢＵＦ）やインバータセル（ＩＮＶ）、ナンドゲートセル（ＮＡＮＤ）やオアゲートセル（ＯＲ）などがあり、所望のネットリストのレイアウトになるように、自動配置配線ツールによって、前記セルを配置、配線する。
また、前記セルを配置しない領域においてはフィラーセルと呼ばれる、ゲート容量を利用したデカップリングコンデンサが挿入されたり、あらかじめ修正用のリペアセルを配置したりするのが一般的である。また、これらのスタンダードセルやフィラーセルのレイアウトは前記自動配置配線ツールにて配置する制約上、同一の高さ又は基本高さの整数倍のものとなっている。
また、前記セルを配置しない領域においてはフィラーセルと呼ばれる、ゲート容量を利用したデカップリングコンデンサが挿入されたり、あらかじめ修正用のリペアセルを配置したりするのが一般的である。また、これらのスタンダードセルやフィラーセルのレイアウトは前記自動配置配線ツールにて配置する制約上、同一の高さ又は基本高さの整数倍のものとなっている。
また、半導体集積回路（ＬＳＩ）のレイアウト設計方式として、ゲートアレイ方式やスタンダードセル方式等がある。これらの方式は、ＮＡＮＤ、ＮＯＲ等の基本論理セルやそれらを組み合せたスタンダードセルをアレイ状に半導体チップ上に配置し、論理に従ってそれらのセルの端子間を配線することによってＬＳＩを構成する方法である。これらの方法は設計の自動化が進んでおり、様々なシステムが開発されている。
さらに、ＬＳＩの製造技術の進歩により、ゲートアレイ方式とスタンダードセル方式とを融合させたエンベデッド・アレイ・セル方式の半導体集積回路が開発されている。この方式は、半導体集積回路中の一部の回路又は全ての回路を複数の機能ブロック内に、例えば、予め設計されたアナログブロック等のマクロブロックか新しく設計されたスタンダードセル方式ブロック内に組み込んで、各機能ブロックを半導体チップ上に配置し、各機能ブロック外はゲートアレイ領域と定めておく。そして、機能ブロックに収納された回路以外の回路の生成と、機能ブロック外の配線とはゲートアレイ領域で行なって、半導体集積回路を造り上げようとするものである。従って、これらの方式では、機能ブロック外の領域で任意に回路を生成できるので製造の配線工程の前までなら、回路の追加・修正を比較的簡単に行なうことができるという利点がある。
さらに、ＬＳＩの製造技術の進歩により、ゲートアレイ方式とスタンダードセル方式とを融合させたエンベデッド・アレイ・セル方式の半導体集積回路が開発されている。この方式は、半導体集積回路中の一部の回路又は全ての回路を複数の機能ブロック内に、例えば、予め設計されたアナログブロック等のマクロブロックか新しく設計されたスタンダードセル方式ブロック内に組み込んで、各機能ブロックを半導体チップ上に配置し、各機能ブロック外はゲートアレイ領域と定めておく。そして、機能ブロックに収納された回路以外の回路の生成と、機能ブロック外の配線とはゲートアレイ領域で行なって、半導体集積回路を造り上げようとするものである。従って、これらの方式では、機能ブロック外の領域で任意に回路を生成できるので製造の配線工程の前までなら、回路の追加・修正を比較的簡単に行なうことができるという利点がある。
ところで、近年は所望の機能を果たすために必要なシステム全体を１つの半導体チップ上に搭載できるほどに高集積化された半導体集積回路が開発されてきており、このように半導体集積回路の集積度が増大するにつれて半導体集積回路設計にかかる工数も増加の一途を辿っている。半導体集積回路のレイアウト設計についても例外ではなく、工数・処理時間が指数関数的に増大してきており、半導体集積回路全体を一度にレイアウトするには膨大な時間及び労力を費やすことになる。そこで、半導体集積回路を幾つかの機能ブロックに分割し、各機能ブロック内を個別に設計し、最後に機能ブロック間を配線して組み上げるといった階層設計の手法がとられることが多い。
一方、半導体集積回路内の各セルを同期して駆動させるクロック信号の周波数も増大されてきている。半導体集積回路の動作速度は、各セルに到達するクロック信号の位相差であるクロックスキューによって制約され、同様に、システム全体の動作速度は、各半導体集積回路間のクロックスキューによって制約される。そして、半導体集積回路の高集積化によって、クロック信号で駆動されるフリップフロップ等のセルの数が多くなるとともに、各機能ブロックに供給されるクロック信号も互いに同期をとらなければならないので、クロック信号を各セルに供給するための配線方式は益々重要になってきている。
また、特許文献１に開示されるように、金属配線下に回路修正に使用するための追加用トランジスタをあらかじめ配置しておく構造とするなどの対策をとることにより、比較的容易に回路修正を行なうレイアウト方法もある。
特開平７−１３０８５８号公報
特開平４−７４４５３号公報
一方、半導体集積回路内の各セルを同期して駆動させるクロック信号の周波数も増大されてきている。半導体集積回路の動作速度は、各セルに到達するクロック信号の位相差であるクロックスキューによって制約され、同様に、システム全体の動作速度は、各半導体集積回路間のクロックスキューによって制約される。そして、半導体集積回路の高集積化によって、クロック信号で駆動されるフリップフロップ等のセルの数が多くなるとともに、各機能ブロックに供給されるクロック信号も互いに同期をとらなければならないので、クロック信号を各セルに供給するための配線方式は益々重要になってきている。
また、特許文献１に開示されるように、金属配線下に回路修正に使用するための追加用トランジスタをあらかじめ配置しておく構造とするなどの対策をとることにより、比較的容易に回路修正を行なうレイアウト方法もある。
ところで、特許文献１に記載の技術のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタの未接続ゲート電極が、同一のゲート電極として接続されていると、回路の追加修正を行なう際にゲート電極層（例えばポリシリコンで形成）を作成するマスクまで修正する必要があり、修正するマスク層数が増加してしまうという問題がある。
また、前記マスタースライス方法ではレイアウト完了後に回路修正のため新たにトランジスタを追加しなければならず利用しにくいという問題がある。
更に、特許文献１に記載の技術のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタの未接続ゲート電極が、同一のゲート電極として接続されていると、回路の追加修正を行なう際にＰＭＯＳトランジスタ、ＮＭＯＳトランジスタをそれぞれ分離できないと問題がある。
そこで本発明は、マスク修正等を行なわず、簡単な処置で回路の追加修正を行なえる半導体集積回路を提供することを目的とする。また本発明は、製造の配線工程前までに、回路のタイミング修正を行なえる半導体集積回路を提供することを目的とする。
また、前記マスタースライス方法ではレイアウト完了後に回路修正のため新たにトランジスタを追加しなければならず利用しにくいという問題がある。
更に、特許文献１に記載の技術のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタの未接続ゲート電極が、同一のゲート電極として接続されていると、回路の追加修正を行なう際にＰＭＯＳトランジスタ、ＮＭＯＳトランジスタをそれぞれ分離できないと問題がある。
そこで本発明は、マスク修正等を行なわず、簡単な処置で回路の追加修正を行なえる半導体集積回路を提供することを目的とする。また本発明は、製造の配線工程前までに、回路のタイミング修正を行なえる半導体集積回路を提供することを目的とする。
請求項１の発明は、半導体集積回路において、多層メタル配線層と、スタンダードセルと、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタのゲート端子と前記ＮＭＯＳトランジスタのドレイン端子及びソース端子の少なくとも一方の端子をＧＮＤ電位に接続し、前記ＰＭＯＳトランジスタのドレイン端子及びソース端子の少なくとも一方の端子と前記ＮＭＯＳトランジスタのゲート端子とを電源電位に接続したフィラーセルと、を備える半導体集積回路において、前記フィラーセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタのゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタのゲート端子とドレイン端子とソース端子の接続状態を、前記多層メタル配線層の配線の修正で変更可能なレイアウトパターンを備えることを特徴とする。
請求項２の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によってバッファセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項２の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によってバッファセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項３の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりインバータセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項４の発明は、請求項３に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりインバータセルの駆動能力を変更可能なレイアウトパターンを備えることを特徴とする。
請求項５の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりスイッチセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項６の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりＮＡＮＤセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項４の発明は、請求項３に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりインバータセルの駆動能力を変更可能なレイアウトパターンを備えることを特徴とする。
請求項５の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりスイッチセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項６の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりＮＡＮＤセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項７の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記多層メタル配線層の配線の修正によりＮＯＲセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項８の発明は、請求項３乃至請求項７のいずれか一項に記載の半導体集積回路において、複数のフィラーセルを備え、前記多層メタル配線層の配線の修正によりＥＸＮＯＲセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項９の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルの幅及び高さは、前記スタンダードセルの基本高さ及び基本幅内に配置可能なものとしたことを特徴とする。
請求項１０の発明は、請求項９に記載の半導体集積回路において、前記フィラーセルは、水平方向の電源配線及びＧＮＤ配線と、垂直方向の電源配線及びＧＮＤ配線とが交差する領域に配置することを特徴とする。
請求項８の発明は、請求項３乃至請求項７のいずれか一項に記載の半導体集積回路において、複数のフィラーセルを備え、前記多層メタル配線層の配線の修正によりＥＸＮＯＲセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項９の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルの幅及び高さは、前記スタンダードセルの基本高さ及び基本幅内に配置可能なものとしたことを特徴とする。
請求項１０の発明は、請求項９に記載の半導体集積回路において、前記フィラーセルは、水平方向の電源配線及びＧＮＤ配線と、垂直方向の電源配線及びＧＮＤ配線とが交差する領域に配置することを特徴とする。
請求項１１の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、多層メタル配線層の配線の修正によりディレイセルに変更可能なレイアウトパターンを備えることを特徴とする。
請求項１２の発明は、請求項１１に記載の半導体集積回路において、前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ゲート端子の配線抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする。
請求項１３の発明は、請求項１１に記載の半導体集積回路において、前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ソース端子とドレイン端子間抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする。
請求項１４の発明は、請求項１３に記載の半導体集積回路において、前記フィラーセルのゲート端子入力電圧を設定できる電圧設定手段を備えることを特徴とする。
請求項１５の発明は、請求項１３に記載の半導体集積回路において、前記フィラーセルのゲート端子のオンオフを設定できるオンオフ設定手段を備えることを特徴とする。
請求項１２の発明は、請求項１１に記載の半導体集積回路において、前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ゲート端子の配線抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする。
請求項１３の発明は、請求項１１に記載の半導体集積回路において、前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ソース端子とドレイン端子間抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする。
請求項１４の発明は、請求項１３に記載の半導体集積回路において、前記フィラーセルのゲート端子入力電圧を設定できる電圧設定手段を備えることを特徴とする。
請求項１５の発明は、請求項１３に記載の半導体集積回路において、前記フィラーセルのゲート端子のオンオフを設定できるオンオフ設定手段を備えることを特徴とする。
請求項１に記載の本発明によれば、半導体集積回路においてフィラーセルをＰＭＯＳトランジスタとＮＭＯＳトランジスタのレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタのゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳのゲート端子とドレイン端子とソース端子の接続状態を、前記多層メタル配線層の配線の修正で変更可能としたから、レイアウト完了後の論理修正や信号のタイミング調整を多層メタル配線層の修正だけで可能となる。
また、請求項２乃至請求項８に記載の本発明によれば、半導体集積回路において、フィラーセルは、インバータセル、スイッチセル、ＮＡＮＤセル、ＮＯＲセル、ＥＸＮＯＲセルに変更可能なものであるので、半導体集積回路のレイアウト完成後において、さまざまな論理修正や、タイミング調整を行える他、フィラーセルを電源間のデカップリングコンデンサとして機能させることができ、この場合には、電源ノイズを低減することが可能となる。
また、請求項２乃至請求項８に記載の本発明によれば、半導体集積回路において、フィラーセルは、インバータセル、スイッチセル、ＮＡＮＤセル、ＮＯＲセル、ＥＸＮＯＲセルに変更可能なものであるので、半導体集積回路のレイアウト完成後において、さまざまな論理修正や、タイミング調整を行える他、フィラーセルを電源間のデカップリングコンデンサとして機能させることができ、この場合には、電源ノイズを低減することが可能となる。
また、請求項９に記載の本発明によれば、スタンダードセルを使用した半導体集積回路において、スタンダードセルを配置しない領域にリペアセルを多く配置することができ、レイアウト完了後における、より多くの論理修正、タイミング修正等の回路修正に対応することが可能となる。
そして、請求項１０に記載の本発明によれば、フィラーセルを電源への電力供給及びＧＮＤ接続の自由度が高く、フィラーセル修正の自由度を高いものとすることができる。
そして、請求項１０に記載の本発明によれば、フィラーセルを電源への電力供給及びＧＮＤ接続の自由度が高く、フィラーセル修正の自由度を高いものとすることができる。
また、請求項１１乃至請求項１３に記載の本発明によれば、半導体集積回路において、フィラーセルは、インバータセルやディレイセルに変更可能なものであるので、半導体集積回路のレイアウト完成前及び完成後において、タイミング調整を行える他、フィラーセルを電源間のデカップリングコンデンサとして機能させることができ、この場合には、電源ノイズを低減することが可能となる。
また、請求項１４又は請求項１５に記載の本発明によれば、半導体集積回路において、半導体集積回路のレイアウト完成前及び完成後において設定手段によりディレイセルのタイミング調整を行えることができ、タイミング調整を任意に設定することが可能となる。
また、請求項１４又は請求項１５に記載の本発明によれば、半導体集積回路において、半導体集積回路のレイアウト完成前及び完成後において設定手段によりディレイセルのタイミング調整を行えることができ、タイミング調整を任意に設定することが可能となる。
以下、本発明を図に示した実施形態を用いて詳細に説明する。なお、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
まず半導体集積回路の概略について説明する。
図１は半導体集積回路を形成する基板上での機能ブロックの配置状態を示す図である。なお、本図では、信号配線やスタンダードセルは図示していない。
半導体基板１０には、例えば、半導体集積装置のパッケージピン（図示しない）と接続される入出力セル（ＩＯセルとも呼ぶ）２が囲うように配置されている。
機能ブロックＡ、Ｂ、Ｃや、後述するスタンダードセル、フィラーセル等はスタンダードセル配置領域１２内に配置される。
まず半導体集積回路の概略について説明する。
図１は半導体集積回路を形成する基板上での機能ブロックの配置状態を示す図である。なお、本図では、信号配線やスタンダードセルは図示していない。
半導体基板１０には、例えば、半導体集積装置のパッケージピン（図示しない）と接続される入出力セル（ＩＯセルとも呼ぶ）２が囲うように配置されている。
機能ブロックＡ、Ｂ、Ｃや、後述するスタンダードセル、フィラーセル等はスタンダードセル配置領域１２内に配置される。
図２は半導体集積回路を形成する基板上でのスタンダードセルの配置状態を示す図である。図３はスタンダードセル配置領域を拡大して示した概念図である。なお、本図では、信号配線は図示していない。
一般に、半導体集積回路の基板１０上において、スタンダードセル１１は、タイミング調整に用いられるバッファセル（ＢＵＦ）及びディレイセル（ＤＬＹ）１４、信号の論理反転に用いられるインバータセル（ＩＮＶ）や信号の論理を決定するナンドゲートセル（ＮＡＮＤ）やノアゲートセル（ＮＯＲ）などの論理セル１５、また信号状態を保持するためのフリップフロップセル（ＦＦ）１６等で構成されている。また、スタンダードセル１１のレイアウト幅寸法、高さ寸法は、所定の基本の幅寸法、高さ寸法の整数倍（図２中ｘ１幅、ｘ２幅等で表記、例えば、ｘ２幅は基本幅の２倍を示す）である。
またスタンダードセル１１は、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。上述のＢＵＦセル及びＤＬＹセル１４やＮＡＮＤ等論理セル１５、ＦＦ１６が配置されない空き領域には、上述の通り、デカップリングコンデンサとしてフィラーセル１７が配置される。
また一般にスタンダードセル１１は次段のスタンダードセル１１を駆動するための駆動能力が定義されており、例えば、バッファセルのうち、ある駆動能力をｘ１としてＢＵＦｘ１、２倍の駆動能力を持つバッファセルをＢＵＦｘ２と名称付けすることもある。
一般に、半導体集積回路の基板１０上において、スタンダードセル１１は、タイミング調整に用いられるバッファセル（ＢＵＦ）及びディレイセル（ＤＬＹ）１４、信号の論理反転に用いられるインバータセル（ＩＮＶ）や信号の論理を決定するナンドゲートセル（ＮＡＮＤ）やノアゲートセル（ＮＯＲ）などの論理セル１５、また信号状態を保持するためのフリップフロップセル（ＦＦ）１６等で構成されている。また、スタンダードセル１１のレイアウト幅寸法、高さ寸法は、所定の基本の幅寸法、高さ寸法の整数倍（図２中ｘ１幅、ｘ２幅等で表記、例えば、ｘ２幅は基本幅の２倍を示す）である。
またスタンダードセル１１は、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。上述のＢＵＦセル及びＤＬＹセル１４やＮＡＮＤ等論理セル１５、ＦＦ１６が配置されない空き領域には、上述の通り、デカップリングコンデンサとしてフィラーセル１７が配置される。
また一般にスタンダードセル１１は次段のスタンダードセル１１を駆動するための駆動能力が定義されており、例えば、バッファセルのうち、ある駆動能力をｘ１としてＢＵＦｘ１、２倍の駆動能力を持つバッファセルをＢＵＦｘ２と名称付けすることもある。
このようなスタンダードセル１１に電源電位及びＧＮＤ電位を供給するための電源配線（図中Ｖh及びＶv）、ＧＮＤ配線（図中Ｇh及びＧv）は、一般にスタンダードセル配置領域１２を囲うように配線される。水平方向の電源配線Ｖhと水平方向のＧＮＤ配線Ｇhは、スタンダードセル１１内の電源配線、ＧＮＤ配線に接続されるように等間隔に配線され、一般に最下層のメタル配線層（図中斜線で示した）が用いられている。
ここでスタンダードセル１１は、交互に配線された水平方向の電源配線Ｖhと水平方向のＧＮＤ配線Ｇhに合わせるように、垂直方向に反転させて配置されている。垂直方向の電源配線Ｖvと垂直方向のＧＮＤ配線Ｇvは、最下層のメタル配線層よりも上位のメタル配線層を用いて、水平方向の電源配線ＶhとＧＮＤ配線Ｇhと交差するように配線される。また、水平方向−垂直方向の電源配線及びＧＮＤ配線の交差する部分はスルーホール１３で接続される。さらに、図示していないが、前記電源配線Ｖh及びＶv及びＧＮＤ配線Ｇh及びＧvは半導体集積回路の基幹電源配線や電源電位を入力するためのＩＯセルなどに接続される。
ここでスタンダードセル１１は、交互に配線された水平方向の電源配線Ｖhと水平方向のＧＮＤ配線Ｇhに合わせるように、垂直方向に反転させて配置されている。垂直方向の電源配線Ｖvと垂直方向のＧＮＤ配線Ｇvは、最下層のメタル配線層よりも上位のメタル配線層を用いて、水平方向の電源配線ＶhとＧＮＤ配線Ｇhと交差するように配線される。また、水平方向−垂直方向の電源配線及びＧＮＤ配線の交差する部分はスルーホール１３で接続される。さらに、図示していないが、前記電源配線Ｖh及びＶv及びＧＮＤ配線Ｇh及びＧvは半導体集積回路の基幹電源配線や電源電位を入力するためのＩＯセルなどに接続される。
以下、本発明の第１の実施形態に係る半導体集積回路について説明する。
第１の実施形態に係る半導体集積回路では、スタンダードセル１１が配置されていないスタンダードセル配置領域１２の空き領域に、必要に応じて論理修正やタイミング調整が行なうことのできるリペアセルをあらかじめ配置しておく。そして、前記多層メタル配線層の修正により前記インバータセルや前記ナンドゲートセル等に変更する。
以下リペアセルのレイアウト構成について説明する。
まず、半導体集積回路に配置されるリペアセルの基本的なレイアウト構成について説明する。図４は半導体集積回路のリペアセルの基本的なレイアウト構成を示す図であり、（Ａ）はリペアセルのレイアウト例を示す模式図、（Ｂ）はリペアセルの回路図である。
本例に係るリペアセル２１は、公知であるＰＭＯＳトランジスタ（図中Ｍ１）とＮＭＯＳトランジスタ（図中Ｍ２）とを備えている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート電極２２（例えばポリシリコンで形成される）は、それぞれ個別に接続できるようにＰｃｈゲート端子２３とＮｃｈゲート端子２４として分離されている。基板１０はｐ型基板としているため、ＰＭＯＳトランジスタＭ１はＮ−Ｗｅｌｌ２５及びＰ拡散２６により形成され、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９で接続されている。
第１の実施形態に係る半導体集積回路では、スタンダードセル１１が配置されていないスタンダードセル配置領域１２の空き領域に、必要に応じて論理修正やタイミング調整が行なうことのできるリペアセルをあらかじめ配置しておく。そして、前記多層メタル配線層の修正により前記インバータセルや前記ナンドゲートセル等に変更する。
以下リペアセルのレイアウト構成について説明する。
まず、半導体集積回路に配置されるリペアセルの基本的なレイアウト構成について説明する。図４は半導体集積回路のリペアセルの基本的なレイアウト構成を示す図であり、（Ａ）はリペアセルのレイアウト例を示す模式図、（Ｂ）はリペアセルの回路図である。
本例に係るリペアセル２１は、公知であるＰＭＯＳトランジスタ（図中Ｍ１）とＮＭＯＳトランジスタ（図中Ｍ２）とを備えている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート電極２２（例えばポリシリコンで形成される）は、それぞれ個別に接続できるようにＰｃｈゲート端子２３とＮｃｈゲート端子２４として分離されている。基板１０はｐ型基板としているため、ＰＭＯＳトランジスタＭ１はＮ−Ｗｅｌｌ２５及びＰ拡散２６により形成され、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９で接続されている。
この例では、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８とを区別するため、Ｐｃｈソース端子２８は電源電位ＶＣＣを供給するための電源配線Ｖhに接続されているが、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８を逆に配線してもよい。上述のように基板１０はＰ型基板としているため、ＮＭＯＳトランジスタＭ２はＮ拡散３０により形成され、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２は、ＰＭＯＳトランジスタＭ１と同様にコンタクト２９により、図中斜線の第１のメタル配線層（最下層のメタル配線層）と接続されている。また、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２とを区別するために、Ｎｃｈソース端子３２はＧＮＤ電位を供給するＧＮＤ配線Ｇhに接続されているがＮｃｈドレイン端子３１とＮｃｈソース端子３２を逆に接続してもよい。
電源配線Ｖh及びＧＮＤ配線Ｇhは、図２に示した電源配線Ｖh、ＧＮＤ配線Ｇhと同様のものである。図４（Ｂ）に示しているＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の基板電位（図中点線）は、一般に電源配線Ｖh、ＧＮＤ配線Ｇhの下にそれぞれＮ拡散、Ｐ拡散を形成し、前記コンタクトにより接続されているため、図４（Ａ）では図示していない。またスタンダードセル１１の基板電位についても上述のように電源配線Ｖh、ＧＮＤ配線Ｇhの下に形成されている。
電源配線Ｖh及びＧＮＤ配線Ｇhは、図２に示した電源配線Ｖh、ＧＮＤ配線Ｇhと同様のものである。図４（Ｂ）に示しているＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の基板電位（図中点線）は、一般に電源配線Ｖh、ＧＮＤ配線Ｇhの下にそれぞれＮ拡散、Ｐ拡散を形成し、前記コンタクトにより接続されているため、図４（Ａ）では図示していない。またスタンダードセル１１の基板電位についても上述のように電源配線Ｖh、ＧＮＤ配線Ｇhの下に形成されている。
次に前記リペアセルでフィラーセルを構成する場合について説明する。図５は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はフィラーセル化したフィラーリペアセルのレイアウト例であり、（Ｂ）はその回路図である。
基板１０にリペアセル２１を配置した場合、ＰＭＯＳゲート端子２３、ＮＭＯＳゲート端子２４が未接続（フローティング）の状態になっている。このため、実動作に不具合を生じさせる可能性がある。そこでＰｃｈドレイン端子２７とＮｃｈゲート端子２４を電源配線Ｖhに接続し、Ｎｃｈドレイン端子３１とＰｃｈゲート端子２３をＧＮＤ配線Ｇhに接続する。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２はそれぞれゲート容量とした電源間デカップリングコンデンサとして機能させることが可能となる。このセルの状態をフィラーリペアセルと称し、後述するリペアセルの配置例では、このフィラーリペアセルを配置することとする。
基板１０にリペアセル２１を配置した場合、ＰＭＯＳゲート端子２３、ＮＭＯＳゲート端子２４が未接続（フローティング）の状態になっている。このため、実動作に不具合を生じさせる可能性がある。そこでＰｃｈドレイン端子２７とＮｃｈゲート端子２４を電源配線Ｖhに接続し、Ｎｃｈドレイン端子３１とＰｃｈゲート端子２３をＧＮＤ配線Ｇhに接続する。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２はそれぞれゲート容量とした電源間デカップリングコンデンサとして機能させることが可能となる。このセルの状態をフィラーリペアセルと称し、後述するリペアセルの配置例では、このフィラーリペアセルを配置することとする。
次に前記フィラーリペアセルを２つ使用してバッファセルを構成する場合について説明
する。図６は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。フィラーリペアセル４１において、第１のＰｃｈゲート端子２３Ａと第１のＮｃｈゲート端子２４Ａを互いに接続して入力端子Ｉとし、第２のＰｃｈドレイン端子２７Ｂと第２のＮｃｈドレイン端子３１Ｂを接続して出力端子Ｏとする。
また、ＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４のトランジスタサイズ（ゲート長及びゲート幅）を、スタンダードセル１１にあるバッファセルのうち上述したようなＢＵＦｘ１と同様にすることにより、レイアウト後に信号線のタイミング調整を修正することが可能となる。
する。図６は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。フィラーリペアセル４１において、第１のＰｃｈゲート端子２３Ａと第１のＮｃｈゲート端子２４Ａを互いに接続して入力端子Ｉとし、第２のＰｃｈドレイン端子２７Ｂと第２のＮｃｈドレイン端子３１Ｂを接続して出力端子Ｏとする。
また、ＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４のトランジスタサイズ（ゲート長及びゲート幅）を、スタンダードセル１１にあるバッファセルのうち上述したようなＢＵＦｘ１と同様にすることにより、レイアウト後に信号線のタイミング調整を修正することが可能となる。
次にフィラーリペアセルをインバータセルとして構成する場合について説明する。図７は実施例に係る半導体集積回路を示す図であり、（Ａ）はインバータセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はインバータの論理記号である。
本例では、リペアセル２１のＰｃｈゲート端子２３とＮｃｈゲート端子２４を互いに接続して入力端子Ｉとし、Ｐｃｈドレイン端子２７とＮｃｈドレイン端子３１を接続して出力端子Ｏとすることによりインバータとして機能させることができ、レイアウト後の信号配線の論理反転を修正することが可能となる。
本例では、リペアセル２１のＰｃｈゲート端子２３とＮｃｈゲート端子２４を互いに接続して入力端子Ｉとし、Ｐｃｈドレイン端子２７とＮｃｈドレイン端子３１を接続して出力端子Ｏとすることによりインバータとして機能させることができ、レイアウト後の信号配線の論理反転を修正することが可能となる。
次に前記フィラーリペアセルを２つ利用して駆動能力が２倍のインバータセルとして構成する場合について説明する。図８は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はインバータセル化したフィラーリペアセルのレイアウト例を示す模式図、（Ｂ）に回路図、（Ｃ）はインバータの一般的な論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。そして、フィラーリペアセル４１の第１のＰｃｈゲート端子２３Ａと第１のＮｃｈゲート端子２４Ａと第２のＰｃｈゲート端子２３Ｂと第２のＮｃｈゲート端子２４Ｂを接続して入力端子Ｉとし、第１のＰｃｈドレイン端子２７Ａと第１のＮｃｈドレイン端子３１Ａと第２のＰｃｈドレイン端子２７Ｂと第２のＮｃｈドレイン端子３１Ｂを接続して出力端子Ｏとする。また入力端子Ｉと出力端子Ｏは配線が交差しているため、スルーホール１３にてメタル層を変えて接続している。
これにより、図８（Ｂ）に示すようにＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４によって、図７に示したインバータセルの２倍のトランジスタサイズを備えるものとなる。さらにフィラーリペアセル２１の接続個数を増やすことにより駆動能力を調整することができる。すなわち次段のスタンダードセルもしくは修正したフィラーリペアセルの必要駆動能力に合わせて任意に調整することが可能である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。そして、フィラーリペアセル４１の第１のＰｃｈゲート端子２３Ａと第１のＮｃｈゲート端子２４Ａと第２のＰｃｈゲート端子２３Ｂと第２のＮｃｈゲート端子２４Ｂを接続して入力端子Ｉとし、第１のＰｃｈドレイン端子２７Ａと第１のＮｃｈドレイン端子３１Ａと第２のＰｃｈドレイン端子２７Ｂと第２のＮｃｈドレイン端子３１Ｂを接続して出力端子Ｏとする。また入力端子Ｉと出力端子Ｏは配線が交差しているため、スルーホール１３にてメタル層を変えて接続している。
これにより、図８（Ｂ）に示すようにＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４によって、図７に示したインバータセルの２倍のトランジスタサイズを備えるものとなる。さらにフィラーリペアセル２１の接続個数を増やすことにより駆動能力を調整することができる。すなわち次段のスタンダードセルもしくは修正したフィラーリペアセルの必要駆動能力に合わせて任意に調整することが可能である。
次に前記フィラーリペアセルをスイッチセルとして使用する場合について説明する。図９は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はスイッチセル化したリペアセルのレイアウトを示す模式図、（Ｂ）は回路図、（Ｃ）はスイッチの論理記号である。
本例ではリペアセル２１のＰｃｈソース端子２８とＮｃｈソース端子３２を接続して入力端子Ｉとし、Ｐｃｈドレイン端子２７とＮｃｈドレイン端子３１を接続して出力端子Ｏとし、Ｐｃｈゲート端子２３を入力端子Ａ、Ｎｃｈゲート端子２４を入力端子Ｂとすることによりスイッチとして機能させることが可能となる。
本例ではリペアセル２１のＰｃｈソース端子２８とＮｃｈソース端子３２を接続して入力端子Ｉとし、Ｐｃｈドレイン端子２７とＮｃｈドレイン端子３１を接続して出力端子Ｏとし、Ｐｃｈゲート端子２３を入力端子Ａ、Ｎｃｈゲート端子２４を入力端子Ｂとすることによりスイッチとして機能させることが可能となる。
次に前記フィラーリペアセルをＮＡＮＤゲートセルとして使用する場合について説明する。図１０は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はＮＡＮＤゲートセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はＮＡＮＤゲートの論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。即ち、図１０（Ａ）に示すように、各ゲート端子２３Ａ、２３Ｂ、２４Ａ、２４Ｂ、各ドレイン端子２７Ａ、２７Ｂ、３１Ｂ、各ソース端子２８Ａ、２８Ｂ、３２Ａを接続することによりＮＡＮＤゲートセルとして機能させることができる。また図示しないがＮＡＮＤゲート出力端子Ｏに上述したインバータセルを追加することによりＡＮＤゲートセルとして機能させることが可能となる。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。即ち、図１０（Ａ）に示すように、各ゲート端子２３Ａ、２３Ｂ、２４Ａ、２４Ｂ、各ドレイン端子２７Ａ、２７Ｂ、３１Ｂ、各ソース端子２８Ａ、２８Ｂ、３２Ａを接続することによりＮＡＮＤゲートセルとして機能させることができる。また図示しないがＮＡＮＤゲート出力端子Ｏに上述したインバータセルを追加することによりＡＮＤゲートセルとして機能させることが可能となる。
次に前記フィラーリペアセルをＮＯＲゲートセルとして使用する場合について説明する。図１１は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はＮＯＲゲートセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はＮＯＲゲートの論理記号である。
図１１（Ａ）のように各ゲート端子及び各ドレイン端子、各ソース端子を接続することによりＮＯＲゲートセルとして機能させることが可能となる。また図示しないがＮＯＲゲート出力端子Ｏに図７で示したインバータセルを追加することによりＯＲゲートセルとして機能させることが可能となる。
図１１（Ａ）のように各ゲート端子及び各ドレイン端子、各ソース端子を接続することによりＮＯＲゲートセルとして機能させることが可能となる。また図示しないがＮＯＲゲート出力端子Ｏに図７で示したインバータセルを追加することによりＯＲゲートセルとして機能させることが可能となる。
次にフィラーリペアセルを組み合せてＥＸＮＯＲゲートセルを構成する場合について説明する。図１２は実施の形態に係る半導体集積回路を示す図であり、（Ａ）は回路図、（Ｂ）はＥＸＮＯＲゲートの論理記号である。この例では、ＥＸＮＯＲゲート５０は、複数配置したフィラーセルで多層メタル配線層を修正することにより、前記例で示したインバータセル５１、５２、５３、５４及び、スイッチセル５５、５６を構成する共に、各セルを接続してＥＸＮＯＲゲートセルとすることが可能となる。
このように、上述した各例（図６乃至図１１）に示したさまざまな機能をなすフィラーリペアセを組み合せることにより、所望の多種多様な論理修正が可能となる。またさらには上述したバッファセルを追加することにより任意に駆動能力を選択することができる。
このように、上述した各例（図６乃至図１１）に示したさまざまな機能をなすフィラーリペアセを組み合せることにより、所望の多種多様な論理修正が可能となる。またさらには上述したバッファセルを追加することにより任意に駆動能力を選択することができる。
次に、実施の形態に係る半導体集積回路のリペアセルの配置について説明する。本例では、フィラーリペアセルは、スタンダードセル配置領域１２にスタンダードセル１１を配置した後に挿入される。ここで、スタンダードセル１１は、図２に示すように、基板１０のスタンダードセル配置領域１２に配置される。このとき、信号のタイミングや論理、配線の混雑度等の制約条件により、スタンダードセル１１はその配置される場所が決定されており、前記スタンダードセル配置領域１２には空き領域が生じる。リペアセルはこの空き領域に配置される。
本例では、スタンダードセル１１のレイアウト幅寸法、及び、高さ寸法は、所定の基本の幅寸法、及び、幅寸法の整数倍であり、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。また、フィラーリペアセル６１の幅寸法及び高さも前記基本高さ寸法及び基本幅の整数倍としている。
そして、図１３に示すように、フィラーリペアセル６１をスタンダードセル配置領域１２のうちの空いている領域に配置しておく。この例では、基板１０には、１２個のスタンダードセル１１が配置され、その間を埋めるように多数のフィラーリペアセル６１が配置される。
本例では、スタンダードセル１１のレイアウト幅寸法、及び、高さ寸法は、所定の基本の幅寸法、及び、幅寸法の整数倍であり、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。また、フィラーリペアセル６１の幅寸法及び高さも前記基本高さ寸法及び基本幅の整数倍としている。
そして、図１３に示すように、フィラーリペアセル６１をスタンダードセル配置領域１２のうちの空いている領域に配置しておく。この例では、基板１０には、１２個のスタンダードセル１１が配置され、その間を埋めるように多数のフィラーリペアセル６１が配置される。
この状態において、図１３に示すように、スタンダードセル１１Ａとスタンダードセル１１Ｂ間に配置される信号線１１０の論理を修正、例えば反転させる必要がある場合には、スタンダードセル配置領域１２に配置したスタンダードセル１１Ａと、スタンダードセル１１Ｂとの間のフィラーリペアセル６１Ａを、図７で示したインバータセルに変更するものとする。また、他の個所におけるスタンダードセル１１Ｃ、スタンダードセル１１Ｄに対しては、例えばフィラーリペアセル６１Ｂをインターバルセル等に変更することができる。
このように、本例によれば、スタンダードセルが配置されない領域にフィラーセルを多数配置するようにしたので、レイアウト完了後においても多く回路修正に対応する論理修正や信号のタイミング調整を行なうことができる。
なお、このフィラーリペアセル６１Ａは、前記インバータセルの他、必要な他の機能例えば、バッファセル、スイッチセルなど他の機能を備えたセルに変更することができる。
このように、本例によれば、スタンダードセルが配置されない領域にフィラーセルを多数配置するようにしたので、レイアウト完了後においても多く回路修正に対応する論理修正や信号のタイミング調整を行なうことができる。
なお、このフィラーリペアセル６１Ａは、前記インバータセルの他、必要な他の機能例えば、バッファセル、スイッチセルなど他の機能を備えたセルに変更することができる。
次に、他の実施の形態に係る半導体集積回路のフィラーセルの配置について説明する。本例は、前記フィラーセルを水平方向の電源配線Ｖh及びＧＮＤ配線Ｇhと、垂直方向の電源配線Ｖv及びＧＮＤ配線Ｇvとが交差する領域に配置するものである。
本例では、基板１０において、リペアセル配置領域１２０を、図１４に示すように、フィラーセルを水平方向の電源配線Ｖh及びＧＮＤ配線Ｇhと、垂直方向の電源配線Ｖv及びＧＮＤ配線Ｇvとが交差する領域に配置している。電源配線及びＧＮＤ回路の近傍にフィラーセルを多数配置することができるので、フィラーセルへの電力供給及びＧＮＤ接続の自由度が高く、フィラーセル修正の自由度を高いものとすることができる。
なお、前記リペアセル配置領域１２０は、スタンダードセルの電源線接続を考慮し、最下層のメタル配線層よりも少なくとも２層以上上層のメタル配線層で配線しておくことが望ましい。
本例では、基板１０において、リペアセル配置領域１２０を、図１４に示すように、フィラーセルを水平方向の電源配線Ｖh及びＧＮＤ配線Ｇhと、垂直方向の電源配線Ｖv及びＧＮＤ配線Ｇvとが交差する領域に配置している。電源配線及びＧＮＤ回路の近傍にフィラーセルを多数配置することができるので、フィラーセルへの電力供給及びＧＮＤ接続の自由度が高く、フィラーセル修正の自由度を高いものとすることができる。
なお、前記リペアセル配置領域１２０は、スタンダードセルの電源線接続を考慮し、最下層のメタル配線層よりも少なくとも２層以上上層のメタル配線層で配線しておくことが望ましい。
次に、本発明の第２の実施形態に係る半導体集積回路について説明する。
第２の実施形態に係る半導体集積回路では、スタンダードセルが配置されていないスタンダードセル配置領域１２の空き領域に、配線層のみの修正によりディレイセルやバッファセルへ変更可能なフィラーセル（以下、タイミングフィラーセル）をあらかじめ配置しておくことによりタイミング修正を行なう。
次に、タイミングフィラーセルのレイアウト構成及び配線変更方法について説明する。
まず、半導体集積回路に配置されるタイミングフィラーセル３３の基本的なレイアウト構成について説明する。
第２の実施形態に係る半導体集積回路では、スタンダードセルが配置されていないスタンダードセル配置領域１２の空き領域に、配線層のみの修正によりディレイセルやバッファセルへ変更可能なフィラーセル（以下、タイミングフィラーセル）をあらかじめ配置しておくことによりタイミング修正を行なう。
次に、タイミングフィラーセルのレイアウト構成及び配線変更方法について説明する。
まず、半導体集積回路に配置されるタイミングフィラーセル３３の基本的なレイアウト構成について説明する。
図１５は半導体集積回路のタイミングフィラーセル３３の基本的なレイアウト構成を示す図であり、（Ａ）はタイミングフィラーセル３３のレイアウト例を示す模式図、（Ｂ）はタイミングフィラーセル３３の回路図である。
本例に係るタイミングフィラーセル３３は、公知であるＰＭＯＳトランジスタ（図中Ｍ１）とＮＭＯＳトランジスタ（図中Ｍ２）とを備えている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート電極２２（例えばポリシリコンで形成される）は、それぞれ個別に接続できるように、Ｐｃｈゲート端子２３Ａ／２３Ｂと、Ｎｃｈゲート端子２４Ａ／２４Ｂとして分離されている。
Ｐｃｈゲート端子２３Ａ及び２３Ｂは、同一ゲート端子に対して２３Ａ及び２３Ｂのメタル配線層との接続個所を２箇所設けている。Ｎｃｈゲート端子２４Ａ及び２４Ｂについても、前記Ｐｃｈゲート端子と同様に接続個所を設けている。また前述のゲート端子は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９を設けている。
基板１０はｐ型基板としているため、ＰＭＯＳトランジスタＭ１はＮ−Ｗｅｌｌ２５及びＰ拡散２６により形成され、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９で接続されている。
本例に係るタイミングフィラーセル３３は、公知であるＰＭＯＳトランジスタ（図中Ｍ１）とＮＭＯＳトランジスタ（図中Ｍ２）とを備えている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート電極２２（例えばポリシリコンで形成される）は、それぞれ個別に接続できるように、Ｐｃｈゲート端子２３Ａ／２３Ｂと、Ｎｃｈゲート端子２４Ａ／２４Ｂとして分離されている。
Ｐｃｈゲート端子２３Ａ及び２３Ｂは、同一ゲート端子に対して２３Ａ及び２３Ｂのメタル配線層との接続個所を２箇所設けている。Ｎｃｈゲート端子２４Ａ及び２４Ｂについても、前記Ｐｃｈゲート端子と同様に接続個所を設けている。また前述のゲート端子は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９を設けている。
基板１０はｐ型基板としているため、ＰＭＯＳトランジスタＭ１はＮ−Ｗｅｌｌ２５及びＰ拡散２６により形成され、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９で接続されている。
この例では、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８とを区別するため、Ｐｃｈソース端子２８は電源電位ＶＣＣを供給するための電源配線Ｖhに接続されているが、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８を逆に配線してもよい。上述のように基板１０はＰ型基板としているため、ＮＭＯＳトランジスタＭ２はＮ拡散３０により形成され、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２は、ＰＭＯＳトランジスタＭ１と同様にコンタクト２９により、図中斜線の第１のメタル配線層（最下層のメタル配線層）と接続されている。また、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２とを区別するために、Ｎｃｈソース端子３２はＧＮＤ電位を供給するＧＮＤ配線Ｇhに接続されているがＮｃｈドレイン端子３１とＮｃｈソース端子３２を逆に接続してもよい。
電源配線Ｖh及びＧＮＤ配線Ｇhは、図３に示した電源配線Ｖh、ＧＮＤ配線Ｇhと同様のものである。図１５（Ｂ）に示しているＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の基板電位（図中点線）は、一般に電源配線Ｖh、ＧＮＤ配線Ｇhの下にそれぞれＮ拡散、Ｐ拡散を形成し、前記コンタクトにより接続されているため、図１５（Ａ）では図示していない。またスタンダードセル１１の基板電位についても上述のように電源配線Ｖh、ＧＮＤ配線Ｇhの下に形成されている。
電源配線Ｖh及びＧＮＤ配線Ｇhは、図３に示した電源配線Ｖh、ＧＮＤ配線Ｇhと同様のものである。図１５（Ｂ）に示しているＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の基板電位（図中点線）は、一般に電源配線Ｖh、ＧＮＤ配線Ｇhの下にそれぞれＮ拡散、Ｐ拡散を形成し、前記コンタクトにより接続されているため、図１５（Ａ）では図示していない。またスタンダードセル１１の基板電位についても上述のように電源配線Ｖh、ＧＮＤ配線Ｇhの下に形成されている。
次に前記タイミングフィラーセルをフィラーセルとして構成する場合について説明する。図１６は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はフィラーセルとしたタイミングフィラーセルのレイアウト例を示した図、（Ｂ）はその回路図である。
基板１０にタイミングフィラーセル３３を図１６の配線で配置した場合、ＰＭＯＳゲート端子２３Ａ／２３Ｂ、ＮＭＯＳゲート端子２４Ａ／２４Ｂが未接続（フローティング）の状態になっている。このため、実動作に不具合を生じさせる可能性がある。そこでＰｃｈドレイン端子２７とＮｃｈゲート端子２４Ａを電源配線Ｖhに接続し、Ｎｃｈソース端子３２とＰｃｈゲート端子２３ＡをＧＮＤ配線Ｇhに接続する。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２はそれぞれゲート容量とした電源間デカップリングコンデンサとして機能させることが可能となる。また、Ｐｃｈゲート端子２３Ｂはゲート電極２２を介して２３Ａと、Ｎｃｈゲート端子２４Ｂはゲート電極２２を介して２３Ａと接続されているため、それぞれの端子はフローティングにはならない。
また、このセルの状態をタイミングフィラーセルと称し、後述するタイミングフィラーセルの配置例では、このタイミングフィラーセルを配置することとする。
基板１０にタイミングフィラーセル３３を図１６の配線で配置した場合、ＰＭＯＳゲート端子２３Ａ／２３Ｂ、ＮＭＯＳゲート端子２４Ａ／２４Ｂが未接続（フローティング）の状態になっている。このため、実動作に不具合を生じさせる可能性がある。そこでＰｃｈドレイン端子２７とＮｃｈゲート端子２４Ａを電源配線Ｖhに接続し、Ｎｃｈソース端子３２とＰｃｈゲート端子２３ＡをＧＮＤ配線Ｇhに接続する。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２はそれぞれゲート容量とした電源間デカップリングコンデンサとして機能させることが可能となる。また、Ｐｃｈゲート端子２３Ｂはゲート電極２２を介して２３Ａと、Ｎｃｈゲート端子２４Ｂはゲート電極２２を介して２３Ａと接続されているため、それぞれの端子はフローティングにはならない。
また、このセルの状態をタイミングフィラーセルと称し、後述するタイミングフィラーセルの配置例では、このタイミングフィラーセルを配置することとする。
次に前記タイミングフィラーセルを２つ使用してバッファセルを構成する場合について説明する。図１７は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したタイミングフィラーセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号である。
本例では、隣接した２つのタイミングフィラーセルでバッファセルを構成する。タイミングフィラーセル３３において、第１のＰｃｈゲート端子２３Ａ−１と第１のＮｃｈゲート端子２４Ａ−１を互いに接続して入力端子Ｉとし、第２のＰｃｈドレイン端子２７Ｂ−２と第２のＮｃｈドレイン端子３１Ｂ−２を接続して出力端子Ｏとする。
また、ＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４のトランジスタサイズ（ゲート長及びゲート幅）を、スタンダードセル１１にあるバッファセルのうち上述したようなＢＵＦｘ１と同様にすることにより、レイアウト後に信号線のタイミング調整を修正することが可能となる。また、タイミングフィラーセルを複数段接続することにより、ＢＵＦｘ１、ＢＵＦｘ１．５、ＢＵＦｘ２・・・とバッファセルの駆動能力を増やすことでタイミング調整をより細かく設定可能である。
本例では、隣接した２つのタイミングフィラーセルでバッファセルを構成する。タイミングフィラーセル３３において、第１のＰｃｈゲート端子２３Ａ−１と第１のＮｃｈゲート端子２４Ａ−１を互いに接続して入力端子Ｉとし、第２のＰｃｈドレイン端子２７Ｂ−２と第２のＮｃｈドレイン端子３１Ｂ−２を接続して出力端子Ｏとする。
また、ＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４のトランジスタサイズ（ゲート長及びゲート幅）を、スタンダードセル１１にあるバッファセルのうち上述したようなＢＵＦｘ１と同様にすることにより、レイアウト後に信号線のタイミング調整を修正することが可能となる。また、タイミングフィラーセルを複数段接続することにより、ＢＵＦｘ１、ＢＵＦｘ１．５、ＢＵＦｘ２・・・とバッファセルの駆動能力を増やすことでタイミング調整をより細かく設定可能である。
次に、実施の形態に係る前記タイミングフィラーセル３３のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いた抵抗及び容量によるディレイセル（遅延素子）として使用する場合について説明する。
一般に、抵抗及び容量によって遅延時間を計算する方法として、Ｅｌｍｏｒｅ遅延モデルがある。図１８に示す抵抗Ｒ及び容量Ｃでの入力ＩＮから出力ＯＵＴまでの遅延時間Ｄｅｌａｙは下式のように表せる。
Ｄｅｌａｙ＝Ｒ１＊Ｃ１＋Ｒ２＊（Ｃ１＋Ｃ２）＋・・・＋Ｒｎ＊（Ｃ１＋Ｃ２＋・・・＋Ｃｎ）
一般に、抵抗及び容量によって遅延時間を計算する方法として、Ｅｌｍｏｒｅ遅延モデルがある。図１８に示す抵抗Ｒ及び容量Ｃでの入力ＩＮから出力ＯＵＴまでの遅延時間Ｄｅｌａｙは下式のように表せる。
Ｄｅｌａｙ＝Ｒ１＊Ｃ１＋Ｒ２＊（Ｃ１＋Ｃ２）＋・・・＋Ｒｎ＊（Ｃ１＋Ｃ２＋・・・＋Ｃｎ）
図１９は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はディレイセル化したタイミングフィラーセルのレイアウトを示す模式図、（Ｂ）は回路図である。
一般にゲート電極２２に使用されるポリシリコンのシート抵抗値は数Ω〜数百Ωでメタル配線のシート抵抗値（一般に数十〜数百ミリΩ程度）に比べ大きい。
そこで本例では、タイミングフィラーセル３３のＰｃｈゲート端子２３Ｂを入力端子Ｉ、Ｐｃｈゲート端子２３Ａを出力端子Ｏとし、Ｐｃｈソース端子２８とＰｃｈドレイン端子２７を電源配線Ｖhに接続する。このレイアウトにより、Ｍ１のゲート電極２２を抵抗として、Ｍ１のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することにより、図１９（Ｂ）の回路図となり、図１８のモデルを利用することにより、ディレイセルとして機能させることが可能である。
本例では、Ｍ２はディレイセルとして使用せず、Ｎｃｈゲート端子２４Ａを電源配線Ｖhに、Ｎｃｈソース端子３２及びＮｃｈドレイン端子３１はＧＮＤ配線Ｇhに接続することでフィラーセルとしての機能を残している。ちなみに、ディレイセルとして使用するトランジスタをＮｃｈトランジスタＭ２として、ＰｃｈトランジスタＭ１をフィラーセルとしてもよい。
一般にゲート電極２２に使用されるポリシリコンのシート抵抗値は数Ω〜数百Ωでメタル配線のシート抵抗値（一般に数十〜数百ミリΩ程度）に比べ大きい。
そこで本例では、タイミングフィラーセル３３のＰｃｈゲート端子２３Ｂを入力端子Ｉ、Ｐｃｈゲート端子２３Ａを出力端子Ｏとし、Ｐｃｈソース端子２８とＰｃｈドレイン端子２７を電源配線Ｖhに接続する。このレイアウトにより、Ｍ１のゲート電極２２を抵抗として、Ｍ１のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することにより、図１９（Ｂ）の回路図となり、図１８のモデルを利用することにより、ディレイセルとして機能させることが可能である。
本例では、Ｍ２はディレイセルとして使用せず、Ｎｃｈゲート端子２４Ａを電源配線Ｖhに、Ｎｃｈソース端子３２及びＮｃｈドレイン端子３１はＧＮＤ配線Ｇhに接続することでフィラーセルとしての機能を残している。ちなみに、ディレイセルとして使用するトランジスタをＮｃｈトランジスタＭ２として、ＰｃｈトランジスタＭ１をフィラーセルとしてもよい。
図２０は他の実施例である。図１９と同様に（Ａ）はレイアウトを示す模式図、（Ｂ）は回路図である。図１９の実施例ではＮｃｈトランジスタを使用しない形態であったが、図２０ではＰｃｈゲート端子２３ＡとＮｃｈゲート端子２４Ａをメタル配線により接続し、Ｐｃｈゲート端子２３Ｂを入力端子Ｉ、Ｎｃｈゲート端子２４Ｂを出力端子Ｏとし、Ｐｃｈ及びＮｃｈのソース／ドレイン端子をそれぞれ電源配線Ｖh、ＧＮＤ配線Ｇhに接続する。図１９の実施例と同様に、Ｍ１及びＭ２ゲート電極２２のシート抵抗を抵抗として、Ｍ１及びＭ２のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することにより、図２０（Ｂ）の回路図となり、図１８のモデルを利用することにより、ディレイセルとして機能させることが可能である。
さらに図２１に示すように、第１のタイミングフィラーセル３３ＡのＮｃｈゲート端子２４Ｂ−２と第２のタイミングフィラーセル３３Ｂ−２のＮｃｈゲート端子２４Ｂを接続し、第１のタイミングフィラーセル３３ＡのＰｃｈゲート端子２３Ｂを入力端子Ｉ、第２のタイミングフィラーセル３３ＢのＰｃｈゲート端子２３Ｂを出力端子Ｏとしてもよい。すなわち、必要に応じて複数のタイミングフィラーセルを使用し、メタル配線層のみを修正することで、タイミング調整を変更することが可能である。また入力端子Ｉから出力端子Ｏの間のＰｃｈトランジスタ及びＮｃｈトランジスタの順序は任意に変更可能である。
さらに図２１に示すように、第１のタイミングフィラーセル３３ＡのＮｃｈゲート端子２４Ｂ−２と第２のタイミングフィラーセル３３Ｂ−２のＮｃｈゲート端子２４Ｂを接続し、第１のタイミングフィラーセル３３ＡのＰｃｈゲート端子２３Ｂを入力端子Ｉ、第２のタイミングフィラーセル３３ＢのＰｃｈゲート端子２３Ｂを出力端子Ｏとしてもよい。すなわち、必要に応じて複数のタイミングフィラーセルを使用し、メタル配線層のみを修正することで、タイミング調整を変更することが可能である。また入力端子Ｉから出力端子Ｏの間のＰｃｈトランジスタ及びＮｃｈトランジスタの順序は任意に変更可能である。
図２２は前記図１９に示した実施例の他の形態に係る半導体集積回路を示す図であり、（Ａ）はディレイセル化したタイミングフィラーセルのレイアウトを示す模式図、（Ｂ）は回路図である。
本例ではタイミングフィラーセル３３のＰｃｈソース端子２８を入力端子Ｉ、Ｐｃｈドレイン端子２７とＮｃｈゲート端子２４Ａを接続し、出力端子Ｏとする。また、Ｎｃｈソース端子３２とＮｃｈドレイン端子３１及びＰｃｈゲート端子２３ＡをＧＮＤ配線Ｇhに接続する。このレイアウトにより、Ｍ１のドレインソース間抵抗を抵抗として、Ｍ２のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することで、図２２（Ｂ）のようにディレイセルとして機能させることが可能である。また、図２２ではＰｃｈのドレインソース間抵抗を利用しているが、ＮｃｈトランジスタＭ２のドレインソース間抵抗を利用し、ＰｃｈトランジスタＭ１を容量として使用しても良い。
本例ではタイミングフィラーセル３３のＰｃｈソース端子２８を入力端子Ｉ、Ｐｃｈドレイン端子２７とＮｃｈゲート端子２４Ａを接続し、出力端子Ｏとする。また、Ｎｃｈソース端子３２とＮｃｈドレイン端子３１及びＰｃｈゲート端子２３ＡをＧＮＤ配線Ｇhに接続する。このレイアウトにより、Ｍ１のドレインソース間抵抗を抵抗として、Ｍ２のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することで、図２２（Ｂ）のようにディレイセルとして機能させることが可能である。また、図２２ではＰｃｈのドレインソース間抵抗を利用しているが、ＮｃｈトランジスタＭ２のドレインソース間抵抗を利用し、ＰｃｈトランジスタＭ１を容量として使用しても良い。
さらに図２３は前記図２２のＰｃｈゲート端子２３Ａ／２３ＢとＮｃｈソース端子３２を切り離し、別の端子（Ｖｃｏｎｔ）として設けた図である。
トランジスタのドレインソース間抵抗はゲート端子の入力電圧により変化する。すなわち、図１の半導体集積回路の内部に配置される機能ブロックにＶｃｏｎｔに入力される電圧を任意に設定できる電圧設定手段を設けることにより、必要に応じてディレイセルのタイミング調整量を設定することが可能である。
またさらには前記電圧設定手段の代わりに、オンオフ設定手段を設け、Ｖｃｏｎｔ端子に任意の入力電圧ではなく、電源電位もしくはＧＮＤ電位を入力、すなわち、’１’’０’の論理を入力することにより、図２３のＰｃｈトランジスタはスイッチとして動作する。その場合ディレイセルは任意にオン／オフすることも可能である。
トランジスタのドレインソース間抵抗はゲート端子の入力電圧により変化する。すなわち、図１の半導体集積回路の内部に配置される機能ブロックにＶｃｏｎｔに入力される電圧を任意に設定できる電圧設定手段を設けることにより、必要に応じてディレイセルのタイミング調整量を設定することが可能である。
またさらには前記電圧設定手段の代わりに、オンオフ設定手段を設け、Ｖｃｏｎｔ端子に任意の入力電圧ではなく、電源電位もしくはＧＮＤ電位を入力、すなわち、’１’’０’の論理を入力することにより、図２３のＰｃｈトランジスタはスイッチとして動作する。その場合ディレイセルは任意にオン／オフすることも可能である。
また電圧設定手段及びオンオフ設定手段を設け、図２４のように複数のタイミングフィラーセルを使用することで、タイミング調整のオンオフを行なうＳＥＬ端子、及び入力電圧を設定するＶｃｏｎｔ端子を共に設けることができるので、任意にオンオフ及びタイミング調整量を同時に設定することが可能となる。
このように、上述した各例（図１５乃至図２４）に示したさまざまな機能をなすタイミングフィラーセル３３を組み合せることにより、所望の多種多様なタイミング遅延値への修正が可能となる、バッファセルやディレイセルにレイアウト変更ができる。またさらには上述したタイミング調整手段やタイミングオンオフ手段を半導体集積回路内部に追加することにより任意にタイミングのオンオフ及びタイミング調整量を選択することができる。
このように、上述した各例（図１５乃至図２４）に示したさまざまな機能をなすタイミングフィラーセル３３を組み合せることにより、所望の多種多様なタイミング遅延値への修正が可能となる、バッファセルやディレイセルにレイアウト変更ができる。またさらには上述したタイミング調整手段やタイミングオンオフ手段を半導体集積回路内部に追加することにより任意にタイミングのオンオフ及びタイミング調整量を選択することができる。
次に、実施の形態に係る半導体集積回路のタイミングフィラーセル３３の配置について説明する。
図２５に示すように、タイミングフィラーセル３３は、スタンダードセル配置領域１２にスタンダードセルを配置した後に挿入される。ここで、スタンダードセルは、基板１０のスタンダードセル配置領域１２に配置される。このとき、信号のタイミングや論理、配線の混雑度等の制約条件により、スタンダードセルはその配置される場所が決定されており、前記スタンダードセル配置領域１２には空き領域が生じる。タイミングフィラーセル３３は図３のフィラーセル１５の代わりとして、この空き領域に配置される。
本例では、スタンダードセルのレイアウト幅寸法、及び、高さ寸法は、所定の基本の幅寸法、及び、幅寸法の整数倍であり、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。また、タイミングフィラーセル３３の幅寸法及び高さも前記基本高さ寸法及び基本幅の整数倍としている。
そして、図２６に示すように、タイミングフィラーセル３３をスタンダードセル配置領域１２のうちの空いている領域に配置しておく。この例では、基板１０には、１３個のスタンダードセル（ＦＦ１６や論理セル１５、バッファセル１４）が配置され、その間を埋めるように多数のタイミングフィラーセル３３が配置される。
図２５に示すように、タイミングフィラーセル３３は、スタンダードセル配置領域１２にスタンダードセルを配置した後に挿入される。ここで、スタンダードセルは、基板１０のスタンダードセル配置領域１２に配置される。このとき、信号のタイミングや論理、配線の混雑度等の制約条件により、スタンダードセルはその配置される場所が決定されており、前記スタンダードセル配置領域１２には空き領域が生じる。タイミングフィラーセル３３は図３のフィラーセル１５の代わりとして、この空き領域に配置される。
本例では、スタンダードセルのレイアウト幅寸法、及び、高さ寸法は、所定の基本の幅寸法、及び、幅寸法の整数倍であり、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。また、タイミングフィラーセル３３の幅寸法及び高さも前記基本高さ寸法及び基本幅の整数倍としている。
そして、図２６に示すように、タイミングフィラーセル３３をスタンダードセル配置領域１２のうちの空いている領域に配置しておく。この例では、基板１０には、１３個のスタンダードセル（ＦＦ１６や論理セル１５、バッファセル１４）が配置され、その間を埋めるように多数のタイミングフィラーセル３３が配置される。
図２６のバッファセル１４に配線される信号線１１０が図２７に示すような、クロックツリーを形成していて、各ＦＦ１６へのクロックスキューが許容できない場合、信号線１１０の下にあるタイミングフィラーセル３３の配線を上述したタイミングフィラーセルからバッファセルやディレイセルに配線変更するものとする。この配線変更によりタイミング調整を行なうことが可能である。
また、クロックツリーだけでなく、信号線１１１のようなＦＦ１６から論理セル１５へのタイミング調整を行ないたい場合にも、信号線１１１の下に配置されているタイミングフィラーセル３３を配線変更すればよいし、また、信号線１１２Ａのようにタイミングフィラーセルが配置されていない場合でも、フィラーセルの代わりにタイミングフィラーセルが配置されているため、信号線１１２Ｂのように迂回する配線変更で容易にタイミング調整は可能である。
このように、本例によれば、スタンダードセルが配置されない領域にタイミングフィラーセルを多数配置するようにしたので、レイアウト完了後においても信号のタイミング調整を行なうことができる。
なお、前記タイミングフィラーセルに用いる配線層は、最下層のメタル配線層及びトランジスタを形成するポリシリコン層で形成されているため、タイミングフィラーセルを配置する前のスタンダードセル配置工程の際に、電源配線や信号線の配線層をほとんど考慮せずに配線することが可能である。
また、クロックツリーだけでなく、信号線１１１のようなＦＦ１６から論理セル１５へのタイミング調整を行ないたい場合にも、信号線１１１の下に配置されているタイミングフィラーセル３３を配線変更すればよいし、また、信号線１１２Ａのようにタイミングフィラーセルが配置されていない場合でも、フィラーセルの代わりにタイミングフィラーセルが配置されているため、信号線１１２Ｂのように迂回する配線変更で容易にタイミング調整は可能である。
このように、本例によれば、スタンダードセルが配置されない領域にタイミングフィラーセルを多数配置するようにしたので、レイアウト完了後においても信号のタイミング調整を行なうことができる。
なお、前記タイミングフィラーセルに用いる配線層は、最下層のメタル配線層及びトランジスタを形成するポリシリコン層で形成されているため、タイミングフィラーセルを配置する前のスタンダードセル配置工程の際に、電源配線や信号線の配線層をほとんど考慮せずに配線することが可能である。
１０ 基板、１１ スタンダードセル、１１Ａ スタンダードセル、１１Ｂ スタンダードセル、１１Ｃ スタンダードセル、１１Ｄ スタンダードセル、１２ スタンダードセル配置領域、１３ スルーホール、１４ バッファセル及びディレイセル、１５ 論理セル、１６ フリップフロップセル、１７ フィラーセル、２１ リペアセル、２１Ａ、２１Ｂ フィラーリペアセル、２２ ゲート電極、２３ ＰＭＯＳゲート端子（Ｐｃｈゲート端子）、２３Ａ 第１のＰｃｈゲート端子、２３Ｂ 第２のＰｃｈゲート端子、２４ ＮＭＯＳゲート端子（Ｎｃｈゲート端子）、２４Ａ 第１のＮｃｈゲート端子、２４Ｂ 第２のＮｃｈゲート端子、２５ Ｎ−Ｗｅｌｌ、２６ Ｐ拡散、２７ Ｐｃｈドレイン端子、２７Ａ 第１のＰｃｈドレイン端子、２７Ｂ 第２のＰｃｈドレイン端子、２８ Ｐｃｈソース端子、２８Ａ、２８Ｂ、３２Ａ ソース端子、２９ コンタクト、３０ Ｎ拡散、３１ Ｎｃｈドレイン端子、３１Ａ 第１のＮｃｈドレイン端子、３１Ｂ 第２のＮｃｈドレイン端子、３２ Ｎｃｈソース端子、３３ タイミングフィラーセル、４１ フィラーリペアセル、５０ ＥＸＮＯＲゲート、５１、５２、５３、５４ インバータセル、５５、５６ スイッチセル、６１ フィラーリペアセル、６１Ａ フィラーリペアセル、６１Ｂ フィラーリペアセル、１１０ 信号線、１２０ リペアセル配置領域
Claims (15)
- 多層メタル配線層と、スタンダードセルと、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタのゲート端子と前記ＮＭＯＳトランジスタのドレイン端子及びソース端子の少なくとも一方の端子をＧＮＤ電位に接続し、前記ＰＭＯＳトランジスタのドレイン端子及びソース端子の少なくとも一方の端子と前記ＮＭＯＳトランジスタのゲート端子とを電源電位に接続したフィラーセルと、を備える半導体集積回路において、
前記フィラーセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタのゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタのゲート端子とドレイン端子とソース端子の接続状態を、前記多層メタル配線層の配線の修正で変更可能なレイアウトパターンを備えることを特徴とする半導体集積回路。 - 前記フィラーセルは、前記多層メタル配線層の配線の修正によってバッファセルに変更可能なレイアウトパターンを備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記フィラーセルは、前記多層メタル配線層の配線の修正によりインバータセルに変更可能なレイアウトパターンを備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記フィラーセルは、前記多層メタル配線層の配線の修正によりインバータセルの駆動能力を変更可能なレイアウトパターンを備えることを特徴とする請求項３に記載の半導体集積回路。
- 前記フィラーセルは、前記多層メタル配線層の配線の修正によりスイッチセルに変更可能なレイアウトパターンを備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記フィラーセルは、前記多層メタル配線層の配線の修正によりＮＡＮＤセルに変更可能なレイアウトパターンを備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記フィラーセルは、前記多層メタル配線層の配線の修正によりＮＯＲセルに変更可能なレイアウトパターンを備えることを特徴とする前記請求項１に記載の半導体集積回路。
- 複数のフィラーセルを備え、前記多層メタル配線層の配線の修正によりＥＸＮＯＲセルに変更可能なレイアウトパターンを備えることを特徴とする請求項３乃至請求項７のいずれか一項に記載の半導体集積回路。
- 前記フィラーセルの幅及び高さは、前記スタンダードセルの基本高さ及び基本幅内に配置可能なものとしたことを特徴とする請求項１に記載の半導体集積回路。
- 前記フィラーセルは、水平方向の電源配線及びＧＮＤ配線と、垂直方向の電源配線及びＧＮＤ配線とが交差する領域に配置することを特徴とする請求項９に記載の半導体集積回路。
- 前記フィラーセルは、前記多層メタル配線層の配線の修正によりディレイセルに変更可能なレイアウトパターンを備えることを特徴とする請求項１に記載の半導体集積回路。
- 前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ゲート端子の配線抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする請求項１１に記載の半導体集積回路。
- 前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ソース端子とドレイン端子間抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする請求項１１に記載の半導体集積回路。
- 前記フィラーセルのゲート端子入力電圧を設定できる電圧設定手段を備えることを特徴とする請求項１３に記載の半導体集積回路。
- 前記フィラーセルのゲート端子のオンオフを設定できるオンオフ設定手段を備えることを特徴とする請求項１３に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007071445 | 2007-03-19 | ||
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Publications (2)
| Publication Number | Publication Date |
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| JP2008263185A true JP2008263185A (ja) | 2008-10-30 |
| JP5256800B2 JP5256800B2 (ja) | 2013-08-07 |
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| JP (1) | JP5256800B2 (ja) |
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| JP7032668B2 (ja) | 2018-01-12 | 2022-03-09 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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| WO2019138546A1 (ja) * | 2018-01-12 | 2019-07-18 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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| US10770449B2 (en) | 2018-06-14 | 2020-09-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated standard cell structure |
| KR20190141557A (ko) * | 2018-06-14 | 2019-12-24 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 통합된 표준 셀 구조물 |
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| US11244895B2 (en) | 2020-06-01 | 2022-02-08 | Qualcomm Incorporated | Intertwined well connection and decoupling capacitor layout structure for integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5256800B2 (ja) | 2013-08-07 |
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| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R151 | Written notification of patent or utility model registration |
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