JPWO2019138546A1 - 半導体集積回路装置 - Google Patents

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Abstract

VNW(Vertical Nanowire:縦型ナノワイヤ) FETを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を提供する。容量セルは、第1電源配線(VDD)と第2電源配線(VSS)との間に設けられ、X方向に並ぶ複数の第1導電型VNW FET(P1,P2,P3,P4)を備える。複数の第1導電型VNW FET(P1,P2,P3,P4)は、トップおよびボトムが第1電源配線(VDD)と接続されており、ゲートが第2電源配線(VSS)と接続された、少なくとも1つの第1VNW FET(P1,P3)を含む。

Description

本開示は、縦型ナノワイヤ(VNW:Vertical Nanowire)FET(Field Effect Transistor)を含むスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位(例えば、インバータ,ラッチ,フリップフロップ,全加算器など)をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、LSIチップを設計する方式のことである。
また、LSIの基本構成要素であるトランジスタは、ゲート長の縮小(スケーリング)により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その1つとして、縦型ナノワイヤFET(以下、適宜、VNW FETという)が注目されている。
また、近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
特許文献1では、容量セルのレイアウトが開示されている。
特開2012−222065号公報
ところが、現在までに、VNW FETを用いた容量セルの検討はなされていない。
本開示は、VNW FETを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を提供することを目的とする。
本開示の第1態様では、容量セルであるスタンダードセルを含む半導体集積回路装置において、前記スタンダードセルは、第1方向に延び、第1電源電圧を供給する第1電源配線と、前記第1方向に延び、前記第1電源電圧と異なる第2電源電圧を供給する第2電源配線と、前記第1電源配線と前記第2電源配線との間に設けられ、前記第1方向に並ぶ複数の第1導電型VNW(Vertical Nanowire:縦型ナノワイヤ) FETとを備え、前記複数の第1導電型VNW FETは、トップおよびボトムが前記第1電源配線と接続されており、ゲートが前記第2電源配線と接続された、少なくとも1つの第1VNW FETを含む。
この態様によると、容量セルであるスタンダードセルにおいて、第1電源配線と第2電源配線との間に、第1方向に並ぶ複数の第1導電型VNW FETが設けられている。この複数の第1導電型VNW FETに含まれた、少なくとも1つの第1VNW FETは、トップおよびボトムに第1電源電圧が与えられ、ゲートに第2電源電圧が与えられる。このため、第1VNW FETはオン状態になり、これにより、ゲート酸化膜を介した電源間のデカップリング容量が形成される。
本開示の第2態様では、容量セルであるスタンダードセルを含む半導体集積回路装置において、前記スタンダードセルは、第1方向に延び、第1電源電圧を供給する第1電源配線と、前記第1方向に延び、前記第1電源電圧と異なる第2電源電圧を供給する第2電源配線と、前記第1電源配線と前記第2電源配線との間に設けられ、前記第1方向に並ぶ複数の第1導電型VNW(Vertical Nanowire:縦型ナノワイヤ) FETを有する第1容量部と、前記第1電源配線と前記第2電源配線との間に設けられた第2導電型VNW FETを有し、前記第1容量部に前記第2電源電圧を供給する固定値出力部とを備え、前記第1容量部が有する前記複数の第1導電型VNW FETは、トップおよびボトムが前記第1電源配線と接続されており、ゲートが、前記固定値出力部が有する前記第2導電型VNW FETのトップと接続された、少なくとも1つの第1VNW FETを含む。
この態様によると、容量セルであるスタンダードセルは、第1電源配線と第2電源配線との間に設けられ、第1方向に並ぶ複数の第1導電型VNW FETを有する第1容量部と、第1電源配線と第2電源配線との間に設けられた第2導電型VNW FETを有し、容量部に第2電源電圧を供給する固定値出力部とを備える。第1容量部が有する複数の第1導電型VNW FETに含まれた、少なくとも1つの第1VNW FETは、トップおよびボトムに第1電源電圧が与えられ、ゲートに、固定値出力部が有する第2導電型VNW FETのトップから第2電源電圧が与えられる。このため、第1VNW FETはオン状態になり、これにより、ゲート酸化膜を介した電源間のデカップリング容量が形成される。
本開示によると、VNW FETを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を実現することができる。
第1実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第1実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 (a)〜(d)は第1実施形態に係る容量セルのレイアウト構造の例を示す断面図 第1実施形態に係る容量セルの回路図 第1実施形態の変形例1に係る容量セルのレイアウト構造の例を示す平面図 第2実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第2実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 (a)〜(d)は第2実施形態に係る容量セルのレイアウト構造の例を示す断面図 第2実施形態に係る容量セルの回路図 第2実施形態の変形例1に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第2実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 (a),(b)は第2実施形態の変形例1に係る容量セルを上下に隣接配置した例 第2実施形態の変形例2に係る容量セルのレイアウト構造の例を示す平面図 第3実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a)〜(c)は第3実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 (a)〜(d)は第3実施形態に係る容量セルのレイアウト構造の例を示す断面図 第3実施形態に係る容量セルの回路図 第3実施形態の変形例1に係る容量セルのレイアウト構造の例を示す平面図 第4実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第4実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 第4実施形態に係る容量セルの回路図 第4実施形態の変形例に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第4実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 本開示に係る容量セルを配置した回路ブロックのレイアウト例を示す平面図 縦型ナノワイヤFETの基本構造例を示す模式図であり、(a)は断面図、(b)は平面図 (a),(b)は縦型ナノワイヤFETの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、いわゆる縦型ナノワイヤFET(VNW FET)を備えるものとする。そして、複数のスタンダードセルは、VNW FETを用いた容量セルを含むものとする。
図25はVNW FETの基本構造例を示す模式図であり、(a)は断面図、(b)は平面図である。なお、図25(b)では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
図25に示すように、半導体基板501上に、P型ウェル502とN型ウェル503が形成されている。ただし、半導体基板501がP型基板であるとき、P型ウェルを形成しなくてもよい。P型ウェル502上に、N型トランジスタであるVNW FET510が形成されており、N型ウェル503上に、P型トランジスタであるVNW FET520が形成されている。504は絶縁膜、505は層間絶縁膜である。
VNW FET510は、ソース/ドレイン電極となるボトム電極511と、ソース/ドレイン電極となるトップ電極512と、ボトム電極511とトップ電極512との間に、縦方向(基板面に対して垂直方向)に形成されたナノワイヤ513とを備える。ボトム電極511およびトップ電極512は、N導電型にドーピングされている。ナノワイヤ513の少なくとも一部がチャネル領域となる。ナノワイヤ513の周囲にはゲート絶縁膜515が形成されており、さらにその周囲にゲート電極514が形成されている。
ボトム電極511は、半導体基板501の上面に沿って広がるように形成されたボトム領域516と接続されている。ボトム領域516も、N導電型にドーピングされている。ボトム領域516の表面にはシリサイド領域517が形成されている。また、トップ電極512の周囲に、サイドウォール518が形成されている。トップ電極512の上に、シリサイド領域519が形成されている。ただし、サイドウォール518およびシリサイド領域519は形成しなくてもよい。
同様に、VNW FET520は、ソース/ドレイン電極となるボトム電極521と、ソース/ドレイン電極となるトップ電極522と、ボトム電極521とトップ電極522との間に、縦方向に形成されたナノワイヤ523とを備える。ボトム電極521およびトップ電極522は、P導電型にドーピングされている。ナノワイヤ523の少なくとも一部がチャネル領域となる。ナノワイヤ523の周囲にはゲート絶縁膜525が形成されており、さらにその周囲にゲート電極524が形成されている。
ボトム電極521は、半導体基板501の上面に沿って広がるように形成されたボトム領域526と接続されている。ボトム領域526も、P導電型にドーピングされている。ボトム領域526の表面にはシリサイド領域527が形成されている。また、トップ電極522の周囲に、サイドウォール528が形成されている。トップ電極522の上に、シリサイド領域529が形成されている。ただし、サイドウォール528およびシリサイド領域529は形成しなくてもよい。
図25の構造では、VNW FET510のゲート電極領域514とVNW FET520のゲート電極領域524とが、ゲート配線531によって接続されている。また、ボトム領域516、シリサイド領域519、ゲート配線531、シリサイド領域529およびボトム領域526は、それぞれ、コンタクト532およびコンタクト541を介して、メタル配線層M1に形成された配線542に接続されている。なお、メタル配線層M1のさらに上層に、メタル配線層を積層することができる。
半導体基板501は、例えば、バルクSi、ゲルマニウム、その化合物や合金等によって構成されている。N型ドーパントの例としては、As、P、Sb、N、Cまたはこれらの組み合わせ等がある。P型ドーパントの例としては、B、BF2、In、N、Cまたはこれらの組み合わせ等がある。また、VNW FET510,520の平面形状(ナノワイヤ513,523の横断面形状)は、例えば、円形、矩形、楕円形等であってもよい。
絶縁膜504の材質は、例えば、SiN、SiCN等である。層間絶縁膜505の材料は、例えば、SiO、TEOS、PSG、BPSG、FSG、SiOC、SOG、Spin on Polymers、SiC、または、これらの混合物等がある。シリサイド領域517,527の材質は、例えば、NiSi、CoSi、TiSi、WSi等である。
ゲート電極514,524、および、ゲート配線531の材料は、例えば、TiN、TaN、TiAl、Ti−containing Metal、Ta−containing Metal、Al−containing Metal、W−containing Metal、TiSi、NiSi、PtSi、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜515,525の材料は、例えば、SiON、Si3N4、Ta2O5、Al2O3、Hf oxide、Ta oxide、Al oxide等がある。また、k値は7以上であることが好ましい。
トップ電極512,522上に設けるシリサイド領域519,529の材料としては、NiSi、CoSi、MoSi、WSi、PtSi、TiSiまたはこれらの組み合わせ等がある。また、他の構成として、W、Cu、Al等のメタルや、TiN、TaN等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール518,528の材料としては、例えば、SiN、SiON、SiC、SiCN、SiOCN等がある。
コンタクト532の材料としては、例えば、Ti、TiN、Ta、TaN等がある。また、Cu、Cu−arroy、W、Ag、Au、Ni、Al等がある。あるいは、Co、Ruでもよい。
図26はVNW FETの基本構造例であって、ローカル配線を用いた構造例を示す。図26(a)では、メタル配線層M1と、VNW FET510のトップ電極512およびVNW FET520のトップ電極522との間に、ローカル配線534が形成されている。ボトム領域516,526およびゲート配線531は、それぞれ、コンタクト533、ローカル配線534およびコンタクト541を介して、メタル配線層M1に形成された配線542に接続されている。また、シリサイド領域519,529は、それぞれ、ローカル配線534およびコンタクト541を介して、メタル配線層M1に形成された配線542に接続されている。
図26(b)では、メタル配線層M1とボトム領域516,526との間に、ローカル配線535が形成されている。言い換えると、ローカル配線535は、図26(a)におけるコンタクト533およびローカル配線534が一体となったものに相当する。シリサイド領域536は、ローカル配線535を形成する工程において、エッチングストッパとして用いられる。
以下の説明では、VNW FETのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、1個または複数個によって、1個のVNW FETを構成する場合、この単位構成のことを単に「VNW」といい、VNW FETと区別するものとする。また、スタンダードセルのことを、適宜、単にセルという。また、VDD,VSSは、電源配線と、電源配線が供給する電源電圧との両方を意味する符号として用いる。
また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
(第1実施形態)
図1〜図3は第1実施形態に係る容量セルのレイアウト構造の例を示す図であり、図1は平面図、図2(a),(b)は層別の平面図、図3(a)〜(d)は断面図である。具体的には、図2(a)はVNW FETおよびその下の層を示し、図2(b)はVNW FETよりも上の層を示す。図3(a)〜(b)は図1の平面視縦方向の断面図、図3(c)〜(d)は図1の平面視横方向の断面図であり、図3(a)は線X1−X1’の断面、図3(b)は線X2−X2’の断面、図3(c)は線Y1−Y1’の断面、図3(d)は線Y2−Y2’の断面である。
また図4は図1〜図3に示す容量セルの回路図である。
なお、以下の説明では、図1等の平面図において、図面横方向をX方向(第1方向に相当)、図面縦方向をY方向(第2方向に相当)としている。また、図1等の平面図において縦横に走る点線、および、図3等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、X方向において等間隔に配置されており、またY方向において等間隔に配置されている。なお、グリッド間隔は、X方向とY方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、VNW FETのグリッドとM1配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
また、本実施形態に係るデバイス構造は、図26(a)の構造を前提としている。ただし、図25や図26(b)の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、STI、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
図1〜図3に示すように、セルの上下(Y方向における両端)において、X方向に延びる電源配線VDD,VSSがそれぞれ設けられている。電源配線VDD,VSSはM1配線層に形成されている。電源配線VDD,VSSは、その上下に隣接するセル同士で共有することができる。ただし、電源配線を、その上下に隣接するセルによって共有しないレイアウトにしてもかまわない。
電源配線VDDと電源配線VSSとの間に、P型トランジスタ領域(Pchと図示、以降の平面図でも同様)と、N型トランジスタ領域(Nchと図示、以降の平面図でも同様)とが形成されている。P型トランジスタ領域は電源配線VDDの側に設けられており、N型トランジスタ領域は電源配線VSSの側に設けられている。P型トランジスタ領域には、トランジスタP1,P2,P3,P4が、X方向に並べて配置されている。トランジスタP1,P2,P3,P4はそれぞれ、Y方向に並ぶ2個のVNWを有している。また、N型トランジスタ領域には、トランジスタN1,N2,N3,N4が、X方向に並べて配置されている。トランジスタN1,N2,N3,N4はそれぞれ、Y方向に並ぶ2個のVNWを有している。
トランジスタP1,P2,P3,P4は、ボトムがボトム領域11に接続されている。ボトム領域11は、平面視で電源配線VDDと重なる範囲まで広がっている。ボトム領域11は、ローカル配線およびビアを介して電源配線VDDと接続されており、電源電圧VDDが供給される。また、トランジスタP1,P2,P3,P4は、トップが、ローカル配線31,33,35,37にそれぞれ接続されている。ローカル配線31,33,35,37は、並列にY方向に、平面視で電源配線VDDと重なる範囲まで延びており、ビアを介して、電源配線VDDと接続されている。
トランジスタN1,N2,N3,N4は、ボトムがボトム領域12に接続されている。ボトム領域12は、平面視で電源配線VSSと重なる範囲まで広がっている。ボトム領域12は、ローカル配線およびビアを介して電源配線VSSと接続されており、電源電圧VSSが供給される。また、トランジスタN1,N2,N3,N4は、トップが、ローカル配線32,34,36,38にそれぞれ接続されている。ローカル配線32,34,36,38は、並列にY方向に、平面視で電源配線VSSと重なる範囲まで延びており、ビアを介して、電源配線VSSと接続されている。
ゲート配線21,22,23,24は、P型トランジスタ領域からN型トランジスタ領域にわたって、並列にY方向に延びている。トランジスタP1,P2,P3,P4は、ゲートが、ゲート配線21、22,23,24とそれぞれ接続されている。また、トランジスタN1,N2,N3,N4は、ゲートが、ゲート配線21、22,23,24とそれぞれ接続されている。ゲート配線21は、ビアを介して、ローカル配線32と接続されている。ゲート配線22は、ビアを介して、ローカル配線33と接続されている。ゲート配線23は、ビアを介して、ローカル配線36と接続されている。ゲート配線24は、ビアを介して、ローカル配線37と接続されている。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタP1,P3は、トップおよびボトムに電源電圧VDDが与えられ、ゲートに電源電圧VSSが与えられる。また、トランジスタN2,N4は、トップおよびボトムに電源電圧VSSが与えられ、ゲートに電源電圧VDDが与えられる。このため、トランジスタP1,P3,N2,N4はオン状態になり、ゲート酸化膜を介したVDD−VSS間の容量が形成される。
また、平面視では、トランジスタP1,P3の領域において、電源電圧VDDが与えられたローカル配線31,35、電源電圧VSSが与えられたゲート配線21,23、および、電源電圧VDDが与えられたボトム領域11が重なっている。このため、ローカル配線31,35とゲート配線21,23との間、ゲート配線21,23とボトム領域11との間に、配線間容量が形成される。同様に、平面視では、トランジスタN2,N4の領域において、電源電圧VSSが与えられたローカル配線34,38、電源電圧VDDが与えられたゲート配線22,24、および、電源電圧VSSが与えられたボトム領域12が重なっている。このため、ローカル配線34,38とゲート配線22,24との間、ゲート配線22,24とボトム領域12との間に、配線間容量が形成される。
また、電源電圧VSSが与えられたゲート配線21,23と、電源電圧VDDが与えられたゲート配線22,24とが、X方向において交互に配置されている。このため、X方向において、ゲート配線21,22間、ゲート配線22,23間、ゲート配線23,24間に配線間容量が形成される。
また、容量セルのY方向における中央部において、X方向において、ローカル配線32,33間、ローカル配線33,36間、ローカル配線36,37間に、配線間容量が形成される。また、Y方向において、ローカル配線31,32間、ローカル配線33,34間、ローカル配線35,36間、ローカル配線37,38間に、配線間容量が形成される。
したがって、本実施形態によると、VNW FETを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタP1〜P4,N1〜N4は、回路の論理機能に寄与しない、いわゆるダミーVNW FETである。このようなダミーVNW FETを配置することによって、半導体集積回路装置において、VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線21〜24を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線21,22,23,24は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線31,32,33,34,35,36,37,38は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、上述のレイアウト構造では、ボトム領域11はトランジスタP1〜P4の領域全体にわたって一体に形成されており、ボトム領域12はトランジスタN1〜N4の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域11,12は、分離して形成してもかまわない。例えば、ボトム領域11を、トランジスタP1〜P4毎に分離して、それぞれをY方向に長い領域として形成してもよい。
また、上述のレイアウト構造において、トランジスタP2,P4,N1,N3を省いてもかまわない。
(第1実施形態の変形例)
図5は本変形例に係る容量セルのレイアウト構造の例を示す平面図である。本変形例では、図1のレイアウト構造に、並列にX方向に延びるM1配線41,42,43,44を追加している。M1配線41は、電源電圧VDDが与えられるローカル配線31,33,35,37と、ビアを介して接続されている。M1配線42は、電源電圧VSSが与えられるローカル配線32,36と、ビアを介して接続されている。M1配線43は、電源電圧VDDが与えられる33,37と、ビアを介して接続されている。M1配線44は、電源電圧VSSが与えられるローカル配線32,34,36,38と、ビアを介して接続されている。
これにより、Y方向において、M1配線41,42間、M1配線42,43間、M1配線43,44間に、配線間容量が形成される。このため、容量セルの容量値がさらに大きくなる。また、M1配線41,42,43,44は、全てX方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
(第2実施形態)
図6〜図8は第2実施形態に係る容量セルのレイアウト構造の例を示す図であり、図6は平面図、図7(a),(b)は層別の平面図、図8(a)〜(d)は断面図である。具体的には、図7(a)はVNW FETおよびその下の層を示し、図7(b)はVNW FETよりも上の層を示す。図8(a)〜(b)は図6の平面視縦方向の断面図、図8(c)〜(d)は図6の平面視横方向の断面図であり、図8(a)は線X1−X1’の断面、図8(b)は線X2−X2’の断面、図8(c)は線Y1−Y1’の断面、図8(d)は線Y2−Y2’の断面である。
また、図9は図6〜図8に示す容量セルの回路図である。
本実施形態に係る容量セルは、第1実施形態に係る容量セルと対比すると、トランジスタP2,P4,N1,N3が1個のVNWによって構成されている点、ボトム領域がトランジスタ毎に分離して形成されている点などが異なっている。なお、以下の説明では、第1実施形態と共通の構成については、説明を省略する場合がある。
P型トランジスタ領域において、ボトム領域111,112,113,114が、並列にY方向に延びるように形成されている。ボトム領域111,113は、平面視で電源配線VDDと重なりを有する範囲まで延びており、ローカル配線およびビアを介して電源配線VDDと接続されており、電源電圧VDDが供給される。一方、ボトム領域112,114は、平面視で電源配線VDDと重なりを有しない。トランジスタP1,P2,P3,P4は、ボトムが、ボトム領域111,112,113,114とそれぞれ接続されている。
N型トランジスタ領域において、ボトム領域115,116,117,118が、並列にY方向に延びるように形成されている。ボトム領域116,118は、平面視で電源配線VSSと重なりを有する範囲まで延びており、ローカル配線およびビアを介して電源配線VSSと接続されており、電源電圧VSSが供給される。一方、ボトム領域115,117は、平面視で電源配線VSSと重なりを有しない。トランジスタN1,N2,N3,N4は、ボトムが、ボトム領域115,116,117,118とそれぞれ接続されている。
トランジスタP1,N1のトップは、ローカル配線131と接続されている。トランジスタP2,N2のトップは、ローカル配線134と接続されている。トランジスタP3,N3のトップは、ローカル配線135と接続されている。トランジスタP4,N4のトップは、ローカル配線138と接続されている。ローカル配線131,134,135,138は、並列にY方向に延びている。ローカル配線131,135は、平面視で電源配線VDDと重なりを有する範囲まで延びており、ビアを介して電源配線VDDと接続されており、電源電圧VDDが与えられる。ローカル配線134,138は、平面視で電源配線VSSと重なりを有する範囲まで延びており、ビアを介して電源配線VSSと接続されており、電源電圧VSSが与えられる。
ローカル配線131,134,135,138とY方向に対向して、ローカル配線132,133,136,137が配置されている。ローカル配線132,136は、平面視で電源配線VSSと重なりを有する範囲まで延びており、ビアを介して電源配線VSSと接続されており、電源電圧VSSが与えられる。ローカル配線133,137は、平面視で電源配線VDDと重なりを有する範囲まで延びており、ビアを介して電源配線VDDと接続されており、電源電圧VDDが与えられる。
ゲート配線121,122,123,124は、P型トランジスタ領域からN型トランジスタ領域にわたって、並列にY方向に延びている。トランジスタP1,P2,P3,P4は、ゲートが、ゲート配線121,122,123,124とそれぞれ接続されている。また、トランジスタN1,N2,N3,N4は、ゲートが、ゲート配線121,122,123,124とそれぞれ接続されている。ゲート配線121は、ビアを介して、ローカル配線132と接続されている。ゲート配線122は、ビアを介して、ローカル配線133と接続されている。ゲート配線123は、ビアを介して、ローカル配線136と接続されている。ゲート配線124は、ビアを介して、ローカル配線137と接続されている。すなわち、ゲート配線121,123は電源電圧VSSが与えられ、ゲート配線122,124は電源電圧VDDが与えられる。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタP1,P3は、トップおよびボトムに電源電圧VDDが与えられ、ゲートに電源電圧VSSが与えられる。また、トランジスタN2,N4は、トップおよびボトムに電源電圧VSSが与えられ、ゲートに電源電圧VDDが与えられる。このため、トランジスタP1,P3,N2,N4はオン状態になり、ゲート酸化膜を介したVDD−VSS間の容量が形成される。
また、平面視では、トランジスタP1,P3の領域において、電源電圧VDDが与えられたローカル配線131,135、電源電圧VSSが与えられたゲート配線121,123、および、電源電圧VDDが与えられたボトム領域111,113が重なっている。このため、ローカル配線131,135とゲート配線121,123との間、ゲート配線121,123とボトム領域111,113との間に、配線間容量が形成される。同様に、平面視では、トランジスタN2,N4の領域において、電源電圧VSSが与えられたローカル配線134,138、電源電圧VDDが与えられたゲート配線122,124、および、電源電圧VSSが与えられたボトム領域116,118が重なっている。このため、ローカル配線134,138とゲート配線122,124との間、ゲート配線122,124とボトム領域116,118との間に、配線間容量が形成される。
また、電源電圧VSSが与えられたゲート配線121,123と、電源電圧VDDが与えられたゲート配線122,124とが、X方向において交互に配置されている。このため、X方向において、ゲート配線121,122間、ゲート配線122,123間、ゲート配線123,124間に、配線間容量が形成される。
また、容量セルのY方向における中央部において、X方向において、ローカル配線131,134間、ローカル配線134,135間、ローカル配線135,138間に、配線間容量が形成される。また、Y方向において、ローカル配線131,132間、ローカル配線133,134間、ローカル配線135,136間、ローカル配線137,138間に、配線間容量が形成される。
したがって、本実施形態によると、VNW FETを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタP1〜P4,N1〜N4は、回路の論理機能に寄与しない、いわゆるダミーVNW FETである。このようなダミーVNW FETを配置することによって、半導体集積回路装置において、VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線121〜124を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線121,122,123,124は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線131,132,133,134,135,136,137,138は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、上のレイアウト構造では、ボトム領域112,114,115,117に電源電圧は与えられておらず、トランジスタP2,P4,N1,N3のボトムはフローティング状態になっている。ただし、ボトム領域112,114に電源電圧VDDを与えたり、ボトム領域115,117に電源電圧VSSを与えたりしてもよい。あるいは、ボトム領域112,114,115,117を省いてもかまわない。あるいは、トランジスタP2,P4,N1,N3を省いてもかまわない。
なお、上述のレイアウト構造において、第1実施形態と同様に、ボトム領域111,112,113,114を一体に形成してもよいし、ボトム領域115,116,117,118を一体に形成してもよい。
また、上述した第1実施形態の変形例と同様に、X方向に延びる複数のM1配線を配置してもよい。これにより、M1配線間に配線間容量が形成される。
(第2実施形態の変形例1)
図10および図11は本変形例に係る容量セルのレイアウト構造の例を示す図であり、図10は平面図、図11(a),(b)は層別の平面図である。具体的には、図11(a)はVNW FETおよびその下の層を示し、図11(b)はVNW FETよりも上の層を示す。
本変形例では、トランジスタP2,P4,N1,N3が、第1実施形態と同様に、2個のVNWによって構成されている。そして、トランジスタP1,N1のゲートと接続されたゲート配線121A、および、トランジスタP3,N3のゲートと接続されたゲート配線123Aが、電源配線VSSと重なりを有する範囲まで延びている。ゲート配線121A,123Aは、電源配線VSSと重なる位置において、ビアを介して電源配線VSSと接続されている。また、トランジスタP2,N2のゲートと接続されたゲート配線122A、および、トランジスタP4,N4のゲートと接続されたゲート配線124Aが、電源配線VDDと重なりを有する範囲まで延びている。ゲート配線122A,124Aは、電源配線VDDと重なる位置において、ビアを介して電源配線VDDと接続されている。
トランジスタP1,N1のトップと接続されたローカル配線131Aは、第2実施形態におけるローカル配線131よりも長く形成されている。同様に、トランジスタP2,N2のトップと接続されたローカル配線134A、トランジスタP3,N3のトップと接続されたローカル配線135A、および、トランジスタP4,N4のトップと接続されたローカル配線138Aは、それぞれ、第2実施形態におけるローカル配線134,135,138よりも長く形成されている。
本変形例では、VNW FETの分布の均一性が、第2実施形態よりも向上している。ただし、電源配線VDD,VSSの下で、ゲート配線121A,122A,123A,124Aへの電源供給が行われているため、図12(a)に示すように、このままのレイアウトでは、上下に隣接するセルとの間で電源配線を共有することができない。なお、図12(b)に示すように電源配線の幅を太くすることによって、電源配線を共有することは可能である。
(第2実施形態の変形例2)
図13は本変形例に係る容量セルのレイアウト構造の例を示す平面図である。図13では、P型トランジスタ領域において、ボトム領域11が一体に形成されており、N型トランジスタ領域において、ボトム領域12が一体に形成されている。それ以外の構成は、図6と同様である。
(第3実施形態)
図14〜図16は第3実施形態に係る容量セルのレイアウト構造の例を示す図であり、図14は平面図、図15(a)〜(c)は層別の平面図、図16(a)〜(d)は断面図である。具体的には、図15(a)はVNW FETおよびその下の層を示し、図15(b)はローカル配線およびM1配線を示し、図15(c)はM1配線およびM2配線を示す。図16(a)〜(b)は図14の平面視縦方向の断面図、図16(c)〜(d)は図14の平面視横方向の断面図であり、図16(a)は線X1−X1’の断面、図16(b)は線X2−X2’の断面、図16(c)は線Y1−Y1’の断面、図16(d)は線Y2−Y2’の断面である。
また、図17は図14〜図16に示す容量セルの回路図である。図17に示すように、この容量セルは、容量部を構成するトランジスタとして、トランジスタP2,P3,P4,N1,N2,N3を有する。また、容量部を構成するトランジスタのゲートに固定値(VDD,VSS)を出力する固定値出力部が、トランジスタP1,N4によって構成されている。トランジスタP1のドレインからトランジスタN1,N2,N3,N4のゲートにVDD(すなわちハイ固定値)が供給される。トランジスタN4のドレインからトランジスタP1,P2,P3,P4のゲートにVSS(すなわちロー固定値)が供給される。
図14〜図16に示すように、P型トランジスタ領域には、トランジスタP1,P2,P3,P4が、X方向に並べて配置されている。トランジスタP1,P2,P3,P4はそれぞれ、Y方向に並ぶ2個のVNWを有している。また、N型トランジスタ領域には、トランジスタN1,N2,N3,N4が、X方向に並べて配置されている。トランジスタN1,N2,N3,N4はそれぞれ、Y方向に並ぶ2個のVNWを有している。
トランジスタP1,P2,P3,P4は、ボトムがボトム領域211に接続されている。ボトム領域211は、平面視で電源配線VDDと重なる範囲まで広がっている。ボトム領域211は、ローカル配線およびビアを介して電源配線VDDと接続されており、電源電圧VDDが供給される。また、トランジスタP1,P2,P3,P4は、トップが、ローカル配線231a,232a,233a,234aにそれぞれ接続されている。ローカル配線231a,232a,233a,234aは、並列にY方向に延びている。ローカル配線232a,233a,234aは、平面視で電源配線VDDと重なる範囲まで延びており、ビアを介して、電源配線VDDと接続されている。
トランジスタN1,N2,N3,N4は、ボトムがボトム領域212に接続されている。ボトム領域212は、平面視で電源配線VSSと重なる範囲まで広がっている。ボトム領域212は、ローカル配線およびビアを介して電源配線VSSと接続されており、電源電圧VSSが供給される。また、トランジスタN1,N2,N3,N4は、トップが、ローカル配線231b,232b,233b,234bにそれぞれ接続されている。ローカル配線231b,232b,233b,234bは、並列にY方向に延びている。ローカル配線231b,232b,233bは、平面視で電源配線VSSと重なる範囲まで延びており、ビアを介して、電源配線VSSと接続されている。
ゲート配線221,222,223,224は、P型トランジスタ領域において、並列にY方向に延びている。トランジスタP1,P2,P3,P4は、ゲートが、ゲート配線221,222,223,224とそれぞれ接続されている。ゲート配線225,226,227,228は、N型トランジスタ領域において、並列にY方向に延びている。トランジスタN1,N2,N3,N4は、ゲートが、ゲート配線225,226,227,228とそれぞれ接続されている。
M1配線241,242,243,244は、並列にX方向に延びている。M1配線241は、ビアを介して、ローカル配線231aと接続されている。M1配線242は、ビアを介して、ゲート配線221,222,223,224と接続されている。M1配線243は、ビアを介して、ゲート配線225,226,227,228と接続されている。M1配線244は、ビアを介して、ローカル配線234bと接続されている。
M2配線251,252は、Y方向に延びている。M2配線251は、ビアを介して、M1配線241,243と接続されている。M2配線252は、ビアを介して、M1配線242,244と接続されている。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタP1は、ボトムに電源電圧VDDが与えられ、トップは、ローカル配線231a、M1配線241、M2配線251、M1配線243,ゲート配線225,226,227,228を介して、トランジスタN1,N2,N3,N4のゲートと接続されている。トランジスタN4は、ボトムに電源電圧VSSが与えられ、トップは、ローカル配線234b,M1配線244、M2配線252、M1配線242、および、ゲート配線221,222,223,224を介して、トランジスタP1,P2,P3,P4のゲートと接続されている。
そして、トランジスタP2,P3,P4は、トップおよびボトムに電源電圧VDDが与えられ、ゲートに、電源配線VSSからトランジスタN4およびトランジスタN4のトップを介して電源電圧VSSが与えられる。また、トランジスタN1,N2,N3は、トップおよびボトムに電源電圧VSSが与えられ、ゲートに、電源配線VDDからトランジスタP1およびトランジスタP1のトップを介して電源電圧VDDが与えられる。このため、トランジスタP2,P3,P4,N1,N2,N3はオン状態になり、ゲート酸化膜を介したVDD−VSS間の容量が形成される。
また、平面視では、トランジスタP2,P3,P4の領域において、電源電圧VDDが与えられたローカル配線232a,233a,234a、電源電圧VSSが与えられたゲート配線222,223,224、および、電源電圧VDDが与えられたボトム領域211が重なっている。このため、ローカル配線232a,233a,234aとゲート配線222,223,224との間、ゲート配線222,223,224とボトム領域211との間に、配線間容量が形成される。トランジスタP1の領域でも、電源電圧VDDが与えられたローカル配線231a、電源電圧VSSが与えられたゲート配線221、および、電源電圧VDDが与えられたボトム領域211が重なっているため、ローカル配線231aとゲート配線221との間、ゲート配線221とボトム領域211との間に、配線間容量が形成される。
同様に、平面視では、トランジスタN1,N2,N3の領域において、電源電圧VSSが与えられたローカル配線231b,232b,233b、電源電圧VDDが与えられたゲート配線225,226,227、および、電源電圧VSSが与えられたボトム領域212が重なっている。このため、ローカル配線231b,232b,233bとゲート配線225,226,227との間、ゲート配線225,226,227とボトム領域212との間に、配線間容量が形成される。トランジスタN4の領域でも、電源電圧VSSが与えられたローカル配線234b、電源電圧VDDが与えられたゲート配線228、および、電源電圧VSSが与えられたボトム領域212が重なっているため、ローカル配線234bとゲート配線228との間、ゲート配線228とボトム領域212との間に、配線間容量が形成される。
したがって、本実施形態によると、VNW FETを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタP1〜P4,N1〜N4は、回路の論理機能に寄与しない、いわゆるダミーVNW FETである。このようなダミーVNW FETを配置することによって、半導体集積回路装置において、VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線221〜228を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線221,222,223,224,225,226,227,228は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線231a,231b,232a,232b,233a,233b,234a,234bは、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。M1配線241,242,243,244は、全てX方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。M2配線251,252は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
また、上述のレイアウト構造では、ボトム領域211はトランジスタP1〜P4の領域全体にわたって一体に形成されており、ボトム領域212はトランジスタN1〜N4の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域211,212は、分離して形成してもかまわない。例えば、ボトム領域211を、トランジスタP1〜P4毎に分離して、それぞれをY方向に長い領域として形成してもよい。
(第3実施形態の変形例1)
図18は本変形例に係る容量セルのレイアウト構造の例を示す平面図である。本変形例では、トランジスタP1,P2,P3,P4およびトランジスタN1,N2,N3,N4は、1個のVNWを有している。そして、ゲート配線221,222,223,224とM1配線242とを接続するローカル配線235a,236a,237a,238aが、Y方向に延びるように形成されている。また、ゲート配線225,226,227,228とM1配線243とを接続するローカル配線235b,236b,237b,238bが、Y方向に延びるように形成されている。
このレイアウト構造では、上述した第3実施形態のレイアウト構造と比べて、M1配線242,243と接続されるローカル配線のサイズが大きいので、ローカル配線の形成が容易になる。また、P型トランジスタ領域のゲート配線221,222,223,224と、N型トランジスタ領域のゲート配線225,226,227,228との間の距離を大きくすることができるので、ゲート配線の形成が容易になる。
(第4実施形態)
図19および図20は第4実施形態に係る容量セルのレイアウト構造の例を示す図であり、図19は平面図、図20(a),(b)は層別の平面図である。具体的には、図20(a)はVNW FETおよびその下の層を示し、図20(b)はVNW FETよりも上の層を示す。
また、図21は図19および図20に示す容量セルの回路図である。図21に示すように、この容量セルは、容量部を構成するトランジスタとして、トランジスタP2,P3,N2,N3を有する。また、容量部を構成するトランジスタのゲートに固定値(VDD,VSS)を出力する固定値出力部が、トランジスタP1,N4によって構成されている。トランジスタP1のドレインからトランジスタN2,N3,N4のゲートにVDD(すなわちハイ固定値)が供給される。トランジスタN4のドレインからトランジスタP1,P2,P3のゲートにVSS(すなわちロー固定値)が供給される。トランジスタP4,N1は、ゲートおよびソースがフローティングである。
本実施形態では、第3実施形態とは異なり、M2配線が用いられていない。また、トランジスタP1,P2,P3,P4、および、トランジスタN1,N2,N3,N4はそれぞれ、1個のVNWを有している。
トランジスタP1,P2,P3は、ボトムがボトム領域311に接続されている。ボトム領域311は、平面視で電源配線VDDと重なる範囲まで広がっている。ボトム領域311は、ローカル配線およびビアを介して電源配線VDDと接続されており、電源電圧VDDが供給される。また、トランジスタP1,P2,P3,P4は、トップが、ローカル配線331a,332a,333a,334aにそれぞれ接続されている。ローカル配線331a,332a,333a,334aは、並列にY方向に延びている。ローカル配線332a,333aは、平面視で電源配線VDDと重なる範囲まで延びており、ビアを介して、電源配線VDDと接続されている。
トランジスタN2,N3,N4は、ボトムがボトム領域312に接続されている。ボトム領域312は、平面視で電源配線VSSと重なる範囲まで広がっている。ボトム領域312は、ローカル配線およびビアを介して電源配線VSSと接続されており、電源電圧VSSが供給される。また、トランジスタN1,N2,N3,N4は、トップが、ローカル配線331b,332d,333d,334bにそれぞれ接続されている。ローカル配線331b,332d,333d,334bは、並列にY方向に延びている。ローカル配線332d,333dは、平面視で電源配線VSSと重なる範囲まで延びており、ビアを介して、電源配線VSSと接続されている。
ゲート配線321,322,323は、P型トランジスタ領域において、並列にY方向に延びている。トランジスタP1,P2,P3は、ゲートが、ゲート配線321,322,323とそれぞれ接続されている。ゲート配線324,325,326は、N型トランジスタ領域において、並列にY方向に延びている。トランジスタN2,N3,N4は、ゲートが、ゲート配線324,325,326とそれぞれ接続されている。
ローカル配線332b,332c,333b,333cが、Y方向に延びるように配置されている。ローカル配線332b,332c,333b,333cは、ゲート配線322,323,324,325と、ビアを介してそれぞれ接続されている。また、ゲート配線321はローカル配線331bと接続されており、ゲート配線326はローカル配線334aと接続されている。
M1配線341,342,343,344は、並列にX方向に延びている。M1配線341は、ビアを介して、ローカル配線331a,334aと接続されている。M1配線342は、ビアを介して、ローカル配線331b,332b,333bと接続されている。M1配線343は、ビアを介して、ローカル配線332c,333c,334aと接続されている。M1配線344は、ビアを介して、ローカル配線331b,334bと接続されている。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタP1は、ボトムに電源電圧VDDが与えられ、トップは、ローカル配線331a、M1配線341、ローカル配線334a、M1配線343,ローカル配線332c,333c、ゲート配線324,325,326を介して、トランジスタN2,N3,N4のゲートと接続されている。トランジスタN4は、ボトムに電源電圧VSSが与えられ、トップは、ローカル配線334b,M1配線344、ローカル配線331b、M1配線342、ローカル配線332b,333b、および、ゲート配線321,322,323を介して、トランジスタP1,P2,P3のゲートと接続されている。
そして、トランジスタP2,P3は、トップおよびボトムに電源電圧VDDが与えられ、ゲートに、電源配線VSSからトランジスタN4およびトランジスタN4のトップを介して電源電圧VSSが与えられる。また、トランジスタN2,N3は、トップおよびボトムに電源電圧VSSが与えられ、ゲートに、電源配線VDDからトランジスタP1およびトランジスタP1のトップを介して電源電圧VDDが与えられる。このため、トランジスタP2,P3,N2,N3はオン状態になり、ゲート酸化膜を介したVDD−VSS間の容量が形成される。
なお、トランジスタP4は、トップは、M1配線341、ローカル配線331a,334aを介して、トランジスタP1のトップと接続されている。ただし、ボトムおよびゲートはフローティングである。また、トランジスタN1は、トップは、M1配線344、ローカル配線331b,334bを介して、トランジスタN4のトップと接続されている。ただし、ボトムおよびゲートはフローティングである。
また、平面視では、トランジスタP2,P3の領域において、電源電圧VDDが与えられたローカル配線332a,333a、電源電圧VSSが与えられたゲート配線322,323、および、電源電圧VDDが与えられたボトム領域311が重なっている。このため、ローカル配線332a,333aとゲート配線322,323との間、ゲート配線322,323とボトム領域311との間に、配線間容量が形成される。トランジスタP1の領域でも、電源電圧VDDが与えられたローカル配線331a、電源電圧VSSが与えられたゲート配線321、および、電源電圧VDDが与えられたボトム領域311が重なっているため、ローカル配線331aとゲート配線321との間、ゲート配線321とボトム領域311との間に、配線間容量が形成される。
同様に、平面視では、トランジスタN2,N3の領域において、電源電圧VSSが与えられたローカル配線332d,333d、電源電圧VDDが与えられたゲート配線324,325、および、電源電圧VSSが与えられたボトム領域312が重なっている。このため、ローカル配線332d,333dとゲート配線324,325との間、ゲート配線324,325とボトム領域312との間に、配線間容量が形成される。トランジスタN4の領域でも、電源電圧VSSが与えられたローカル配線334b、電源電圧VDDが与えられたゲート配線326、および、電源電圧VSSが与えられたボトム領域312が重なっているため、ローカル配線334bとゲート配線326との間、ゲート配線326とボトム領域312との間に、配線間容量が形成される。
ローカル配線に関しては、電源電圧VDDが与えられたローカル配線331a,332a,332c,333a,333c,334aと、電源電圧VSSが与えられたローカル配線331b,332b,332d,333b,333d,334bとの間に、配線間容量が形成される。
M1配線に関しては、電源電圧VDDが与えられたM1配線341,343と、電源電圧VSSが与えられたM1配線342,344との間に、配線間容量が形成される。
したがって、本実施形態によると、VNW FETを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタP1〜P4,N1〜N4は、回路の論理機能に寄与しない、いわゆるダミーVNW FETである。このようなダミーVNW FETを配置することによって、半導体集積回路装置において、VNW FETの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線321〜326を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線321,322,323,324,325,326は、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線331a,331b,332a,332b,332c,332d,333a,333b,333c,333d,334a,334bは、全てY方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。M1配線341,342,343,344は、全てX方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、トランジスタP4,N1については、ボトムおよびゲートは省いてもかまわない。また、VNW自体を省いてもかまわない。
また、上述のレイアウト構造では、ボトム領域311はトランジスタP1〜P3の領域全体にわたって一体に形成されており、ボトム領域312はトランジスタN2〜N4の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域311,312は、分離して形成してもかまわない。例えば、ボトム領域311を、トランジスタP1〜P3毎に分離して、それぞれをY方向に長い領域として形成してもよい。
(第4実施形態の変形例)
図22および図23は本変形例に係る容量セルのレイアウト構造の例を示す図であり、図22は平面図、図23(a),(b)は層別の平面図である。具体的には、図23(a)はVNW FETおよびその下の層を示し、図23(b)はVNW FETよりも上の層を示す。
本変形例では、トランジスタP1,P4,N1,N4は、Y方向に並ぶ2個のVNWを有している。そして、トランジスタP4について、ボトムをボトム領域313に接続し、ゲートをゲート配線328によってトランジスタN4のゲートと接続している。また、トランジスタN1について、ボトムをボトム領域314に接続し、ゲートをゲート配線327によってトランジスタP1のゲートと接続している。ただし、トランジスタP4のゲートはトランジスタN4のゲートと接続しなくてもよいし、トランジスタN1のゲートはトランジスタP1のゲートと接続しなくてもよい。
本変形例によると、X方向における容量セルの両端に最も近いトランジスタP1,P4,N1,N4がそれぞれ2個のVNWを有しているので、左右に隣接する他のセルのトランジスタが2個のVNWを有する場合、形状依存による影響のばらつきを低減することができる。
なお、本実施形態において、各トランジスタがY方向に並ぶ2個のVNWを有する構成としてもかまわない。
(他の実施形態)
(その1)
上述したレイアウト構造の例では、VNWの平面形状は円形であるものとしたが、VNWの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。例えば、VNWの平面形状を長円形にした場合は、単位面積当たりのVNWの面積が大きくなるので、容量セルの容量値をより大きくすることができる。なお、VNWの平面形状を長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
また、容量セルにおいて、全てのVNWを同一形状にする必要はなく、異なる平面形状を有するVNWが混在していてもかまわない。
(その2)
上述したレイアウト構造の例では、VNW FETについては、1個または2個のVNWによって構成するものとしたが、VNW FETを構成するVNWの個数はこれに限られるものではない。
(その3)
上述のレイアウト構造の例では、X方向に4個のトランジスタを並べた、セル幅(X方向のサイズ)が4グリッドの容量セルを例にとって説明した。ただし、容量セルのセル幅はこれに限られるものではない。また、レイアウト設計において、セル幅が異なる複数の容量セルを用意してもよい。これにより、レイアウト設計の自由度が向上する。
<ブロックレイアウト例>
図24は本開示に係る容量セルを用いた半導体集積回路装置における回路ブロックのレイアウトの一例を示す平面図である。図24に示す回路ブロックでは、複数のセルCがX方向に並ぶ複数のセル列CR1,CR2,CR3が、Y方向に並べて配置されている。複数のセルCの中で、CAPは容量セルであり、ここでは第1実施形態に係るレイアウト構造を有するものとしている。ND2は2入力NANDセル、NR2は2入力NORセル、ND3は3入力NANDセルであり、VNW FETを含むレイアウト構造を有している。その他のセルについては、詳細なレイアウト構造は図示を省略している。複数のセル列CR1,CR2,CR3のY方向における両側に、X方向に延びる電源配線VSS1,VDD1,VSS2,VDD2が配置されている。電源配線VSS1,VSS2は電源電圧VSSを供給し、電源配線VDD1,VDD2は電源電圧VDDを供給する。
図21に示す回路ブロックでは、複数のセル列CR1,CR2,CR3は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列CR1,CR2は電源配線VDD1を共有し、セル列CR2,CR3は電源配線VSS2を共有する。
そして、各VNW FETの配置位置は、X方向において揃っている。また、Y方向におけるVNWの位置と個数が、容量セルCAPを含めて同一である。また、電源配線VDD1,VSS2をはさんで上下に隣接するセルにおいて、VNW FET同士の間の間隔が一定である。したがって、回路機能を実現するセルND2,ND3,NR2について、トランジスタの性能ばらつきを抑制しつつ、容量セルCAPを配置することができる。
なお、容量セルCAPとして、本開示における他のレイアウト構造を備えた容量セルを配置してもよい。
本開示では、VNW FETを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を実現できるので、例えば半導体チップの性能向上に有用である。
VDD 第1電源配線、第1電源電圧
VSS 第2電源配線、第2電源電圧
P1,P2,P3,P4 P型VNW FET
N1,N2,N3,N4 N型VNW FET
11,111,113,211,212 ボトム領域
31,35,131,135,232a,233a,234a,231b、232b、233b ローカル配線
21,22,23,24,121,122,123,124,222,223,224,225,226,227 ゲート配線
第1実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第1実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 (a)〜(d)は第1実施形態に係る容量セルのレイアウト構造の例を示す断面図 第1実施形態に係る容量セルの回路図 第1実施形態の変形例1に係る容量セルのレイアウト構造の例を示す平面図 第2実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第2実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 (a)〜(d)は第2実施形態に係る容量セルのレイアウト構造の例を示す断面図 第2実施形態に係る容量セルの回路図 第2実施形態の変形例1に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第2実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 (a),(b)は第2実施形態の変形例1に係る容量セルを上下に隣接配置した例 第2実施形態の変形例2に係る容量セルのレイアウト構造の例を示す平面図 第3実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a)〜(c)は第3実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 (a)〜(d)は第3実施形態に係る容量セルのレイアウト構造の例を示す断面図 第3実施形態に係る容量セルの回路図 第3実施形態の変形例1に係る容量セルのレイアウト構造の例を示す平面図 第4実施形態に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第4実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 第4実施形態に係る容量セルの回路図 第4実施形態の変形例に係る容量セルのレイアウト構造の例を示す平面図 (a),(b)は第4実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 本開示に係る容量セルを配置した回路ブロックのレイアウト例を示す平面図 縦型ナノワイヤFETの基本構造例を示す模式図であり、(a)は断面図、(b)は平面図 (a),(b)は縦型ナノワイヤFETの基本構造例であって、ローカル配線を用いた構造例を示す模式断面
図24に示す回路ブロックでは、複数のセル列CR1,CR2,CR3は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列CR1,CR2は電源配線VDD1を共有し、セル列CR2,CR3は電源配線VSS2を共有する。

Claims (10)

  1. 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第1方向に延び、第1電源電圧を供給する第1電源配線と、
    前記第1方向に延び、前記第1電源電圧と異なる第2電源電圧を供給する第2電源配線と、
    前記第1電源配線と前記第2電源配線との間に設けられ、前記第1方向に並ぶ複数の第1導電型VNW(Vertical Nanowire:縦型ナノワイヤ) FETとを備え、
    前記複数の第1導電型VNW FETは、
    トップおよびボトムが前記第1電源配線と接続されており、ゲートが前記第2電源配線と接続された、少なくとも1つの第1VNW FETを含む
    ことを特徴とする半導体集積回路装置。
  2. 請求項1記載の半導体集積回路装置において、
    前記第1VNW FETのボトムと接続されたボトム領域と、
    前記第1VNW FETのトップと接続されたローカル配線と、
    前記第1VNW FETのゲートと接続されたゲート配線とを備え、
    平面視で、前記第1VNW FETの領域において、前記ボトム領域、前記ローカル配線、および、前記ゲート配線が、重なりを有している
    ことを特徴とする半導体集積回路装置。
  3. 請求項1記載の半導体集積回路装置において、
    前記複数の第1導電型VNW FETは、
    2個の前記第1VNW FETと、
    前記第1VNW FET同士の間に配置されており、トップ、ボトムおよびゲートが前記第1電源配線と接続された第2VNW FETとを含む
    ことを特徴とする半導体集積回路装置。
  4. 請求項1記載の半導体集積回路装置において、
    前記複数の第1導電型VNW FETは、
    2個の前記第1VNW FETと、
    前記第1VNW FET同士の間に配置されており、ゲートが前記第1電源配線と接続されており、トップが前記第2電源配線と接続された第2VNW FETとを含む
    ことを特徴とする半導体集積回路装置。
  5. 請求項3または4記載の半導体集積回路装置において、
    前記第1VNW FETのゲートに接続されたゲート配線、および、前記第2VNW FETのゲートに接続されたゲート配線は、前記第1方向と垂直をなす第2方向に延びるように、並列に形成されている
    ことを特徴とする半導体集積回路装置。
  6. 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第1方向に延び、第1電源電圧を供給する第1電源配線と、
    前記第1方向に延び、前記第1電源電圧と異なる第2電源電圧を供給する第2電源配線と、
    前記第1電源配線と前記第2電源配線との間に設けられ、前記第1方向に並ぶ複数の第1導電型VNW(Vertical Nanowire:縦型ナノワイヤ) FETを有する第1容量部と、
    前記第1電源配線と前記第2電源配線との間に設けられた第2導電型VNW FETを有し、前記第1容量部に前記第2電源電圧を供給する固定値出力部とを備え、
    前記第1容量部が有する前記複数の第1導電型VNW FETは、
    トップおよびボトムが前記第1電源配線と接続されており、ゲートが、前記固定値出力部が有する前記第2導電型VNW FETのトップと接続された、少なくとも1つの第1VNW FETを含む
    ことを特徴とする半導体集積回路装置。
  7. 請求項6記載の半導体集積回路装置において、
    前記第1VNW FETのボトムと接続されたボトム領域と、
    前記第1VNW FETのトップと接続されたローカル配線と、
    前記第1VNW FETのゲートと接続されたゲート配線とを備え、
    平面視で、前記第1VNW FETの領域において、前記ボトム領域、前記ローカル配線、および、前記ゲート配線が、重なりを有している
    ことを特徴とする半導体集積回路装置。
  8. 請求項6記載の半導体集積回路装置において、
    前記スタンダードセルは、
    前記第1電源配線と前記第2電源配線との間に設けられ、前記第1方向に並ぶ複数の第2導電型VNW(Vertical Nanowire:縦型ナノワイヤ) FETを有する第2容量部を備え、
    前記固定値出力部は、前記第1電源配線と前記第2電源配線との間に設けられた第1導電型VNW FETを有し、前記第2容量部に前記第1電源電圧を供給するものであり、
    前記第2容量部が有する前記複数の第2導電型VNW FETは、
    トップおよびボトムが前記第2電源配線と接続されており、ゲートが、前記固定値出力部が有する前記第1導電型VNW FETのトップと接続された、少なくとも1つの第2VNW FETを含む
    ことを特徴とする半導体集積回路装置。
  9. 請求項8記載の半導体集積回路装置において、
    前記第2VNW FETのボトムと接続されたボトム領域と、
    前記第2VNW FETのトップと接続されたローカル配線と、
    前記第2VNW FETのゲートと接続されたゲート配線とを備え、
    平面視で、前記第1VNW FETの領域において、前記ボトム領域、前記ローカル配線、および、前記ゲート配線が、重なりを有している
    ことを特徴とする半導体集積回路装置。
  10. 請求項8記載の半導体集積回路装置において、
    前記固定値出力部が有する前記第1導電型VNW FETは、前記第1容量部が有する前記複数の前記第1導電型VNW FETと、前記第1方向に並ぶように配置されており、
    前記固定値出力部が有する前記第2導電型VNW FETは、前記第2容量部が有する前記複数の前記第2導電型VNW FETと、前記第1方向に並ぶように配置されている
    ことを特徴とする半導体集積回路装置。
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