JPWO2019138546A1 - 半導体集積回路装置 - Google Patents

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Abstract

ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を提供する。容量セルは、第１電源配線（ＶＤＤ）と第２電源配線（ＶＳＳ）との間に設けられ、Ｘ方向に並ぶ複数の第１導電型ＶＮＷ ＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を備える。複数の第１導電型ＶＮＷ ＦＥＴ（Ｐ１，Ｐ２，Ｐ３，Ｐ４）は、トップおよびボトムが第１電源配線（ＶＤＤ）と接続されており、ゲートが第２電源配線（ＶＳＳ）と接続された、少なくとも１つの第１ＶＮＷ ＦＥＴ（Ｐ１，Ｐ３）を含む。

Description

本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を含むスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ ＦＥＴという）が注目されている。
また、近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
特許文献１では、容量セルのレイアウトが開示されている。
特開２０１２−２２２０６５号公報
ところが、現在までに、ＶＮＷ ＦＥＴを用いた容量セルの検討はなされていない。
本開示は、ＶＮＷ ＦＥＴを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を提供することを目的とする。
本開示の第１態様では、容量セルであるスタンダードセルを含む半導体集積回路装置において、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間に設けられ、前記第１方向に並ぶ複数の第１導電型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴとを備え、前記複数の第１導電型ＶＮＷ ＦＥＴは、トップおよびボトムが前記第１電源配線と接続されており、ゲートが前記第２電源配線と接続された、少なくとも１つの第１ＶＮＷ ＦＥＴを含む。
この態様によると、容量セルであるスタンダードセルにおいて、第１電源配線と第２電源配線との間に、第１方向に並ぶ複数の第１導電型ＶＮＷ ＦＥＴが設けられている。この複数の第１導電型ＶＮＷ ＦＥＴに含まれた、少なくとも１つの第１ＶＮＷ ＦＥＴは、トップおよびボトムに第１電源電圧が与えられ、ゲートに第２電源電圧が与えられる。このため、第１ＶＮＷ ＦＥＴはオン状態になり、これにより、ゲート酸化膜を介した電源間のデカップリング容量が形成される。
本開示の第２態様では、容量セルであるスタンダードセルを含む半導体集積回路装置において、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、前記第１電源配線と前記第２電源配線との間に設けられ、前記第１方向に並ぶ複数の第１導電型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを有する第１容量部と、前記第１電源配線と前記第２電源配線との間に設けられた第２導電型ＶＮＷ ＦＥＴを有し、前記第１容量部に前記第２電源電圧を供給する固定値出力部とを備え、前記第１容量部が有する前記複数の第１導電型ＶＮＷ ＦＥＴは、トップおよびボトムが前記第１電源配線と接続されており、ゲートが、前記固定値出力部が有する前記第２導電型ＶＮＷ ＦＥＴのトップと接続された、少なくとも１つの第１ＶＮＷ ＦＥＴを含む。
この態様によると、容量セルであるスタンダードセルは、第１電源配線と第２電源配線との間に設けられ、第１方向に並ぶ複数の第１導電型ＶＮＷ ＦＥＴを有する第１容量部と、第１電源配線と第２電源配線との間に設けられた第２導電型ＶＮＷ ＦＥＴを有し、容量部に第２電源電圧を供給する固定値出力部とを備える。第１容量部が有する複数の第１導電型ＶＮＷ ＦＥＴに含まれた、少なくとも１つの第１ＶＮＷ ＦＥＴは、トップおよびボトムに第１電源電圧が与えられ、ゲートに、固定値出力部が有する第２導電型ＶＮＷ ＦＥＴのトップから第２電源電圧が与えられる。このため、第１ＶＮＷ ＦＥＴはオン状態になり、これにより、ゲート酸化膜を介した電源間のデカップリング容量が形成される。
本開示によると、ＶＮＷ ＦＥＴを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を実現することができる。
第１実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ）〜（ｄ）は第１実施形態に係る容量セルのレイアウト構造の例を示す断面図 第１実施形態に係る容量セルの回路図 第１実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 第２実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ）〜（ｄ）は第２実施形態に係る容量セルのレイアウト構造の例を示す断面図 第２実施形態に係る容量セルの回路図 第２実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ），（ｂ）は第２実施形態の変形例１に係る容量セルを上下に隣接配置した例 第２実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図 第３実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）〜（ｃ）は第３実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ）〜（ｄ）は第３実施形態に係る容量セルのレイアウト構造の例を示す断面図 第３実施形態に係る容量セルの回路図 第３実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 第４実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 第４実施形態に係る容量セルの回路図 第４実施形態の変形例に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 本開示に係る容量セルを配置した回路ブロックのレイアウト例を示す平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ ＦＥＴ）を備えるものとする。そして、複数のスタンダードセルは、ＶＮＷ ＦＥＴを用いた容量セルを含むものとする。
図２５はＶＮＷ ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図２５（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
図２５に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
ＶＮＷ ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。
ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
同様に、ＶＮＷ ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
図２５の構造では、ＶＮＷ ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ−containing Metal、Ｔａ−containing Metal、Ａｌ−containing Metal、Ｗ−containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ oxide、Ｔａ oxide、Ａｌ oxide等がある。また、ｋ値は７以上であることが好ましい。
トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ−arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
図２６はＶＮＷ ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図２６（ａ）では、メタル配線層Ｍ１と、ＶＮＷ ＦＥＴ５１０のトップ電極５１２およびＶＮＷ ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
図２６（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図２６（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
以下の説明では、ＶＮＷ ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ ＦＥＴと区別するものとする。また、スタンダードセルのことを、適宜、単にセルという。また、ＶＤＤ，ＶＳＳは、電源配線と、電源配線が供給する電源電圧との両方を意味する符号として用いる。
また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
（第１実施形態）
図１〜図３は第１実施形態に係る容量セルのレイアウト構造の例を示す図であり、図１は平面図、図２（ａ），（ｂ）は層別の平面図、図３（ａ）〜（ｄ）は断面図である。具体的には、図２（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図２（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。図３（ａ）〜（ｂ）は図１の平面視縦方向の断面図、図３（ｃ）〜（ｄ）は図１の平面視横方向の断面図であり、図３（ａ）は線Ｘ１−Ｘ１’の断面、図３（ｂ）は線Ｘ２−Ｘ２’の断面、図３（ｃ）は線Ｙ１−Ｙ１’の断面、図３（ｄ）は線Ｙ２−Ｙ２’の断面である。
また図４は図１〜図３に示す容量セルの回路図である。
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
また、本実施形態に係るデバイス構造は、図２６（ａ）の構造を前提としている。ただし、図２５や図２６（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
図１〜図３に示すように、セルの上下（Ｙ方向における両端）において、Ｘ方向に延びる電源配線ＶＤＤ，ＶＳＳがそれぞれ設けられている。電源配線ＶＤＤ，ＶＳＳはＭ１配線層に形成されている。電源配線ＶＤＤ，ＶＳＳは、その上下に隣接するセル同士で共有することができる。ただし、電源配線を、その上下に隣接するセルによって共有しないレイアウトにしてもかまわない。
電源配線ＶＤＤと電源配線ＶＳＳとの間に、Ｐ型トランジスタ領域（Ｐｃｈと図示、以降の平面図でも同様）と、Ｎ型トランジスタ領域（Ｎｃｈと図示、以降の平面図でも同様）とが形成されている。Ｐ型トランジスタ領域は電源配線ＶＤＤの側に設けられており、Ｎ型トランジスタ領域は電源配線ＶＳＳの側に設けられている。Ｐ型トランジスタ領域には、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４が、Ｘ方向に並べて配置されている。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４が、Ｘ方向に並べて配置されている。トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ボトムがボトム領域１１に接続されている。ボトム領域１１は、平面視で電源配線ＶＤＤと重なる範囲まで広がっている。ボトム領域１１は、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。また、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、トップが、ローカル配線３１，３３，３５，３７にそれぞれ接続されている。ローカル配線３１，３３，３５，３７は、並列にＹ方向に、平面視で電源配線ＶＤＤと重なる範囲まで延びており、ビアを介して、電源配線ＶＤＤと接続されている。
トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ボトムがボトム領域１２に接続されている。ボトム領域１２は、平面視で電源配線ＶＳＳと重なる範囲まで広がっている。ボトム領域１２は、ローカル配線およびビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。また、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、トップが、ローカル配線３２，３４，３６，３８にそれぞれ接続されている。ローカル配線３２，３４，３６，３８は、並列にＹ方向に、平面視で電源配線ＶＳＳと重なる範囲まで延びており、ビアを介して、電源配線ＶＳＳと接続されている。
ゲート配線２１，２２，２３，２４は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたって、並列にＹ方向に延びている。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ゲートが、ゲート配線２１、２２，２３，２４とそれぞれ接続されている。また、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ゲートが、ゲート配線２１、２２，２３，２４とそれぞれ接続されている。ゲート配線２１は、ビアを介して、ローカル配線３２と接続されている。ゲート配線２２は、ビアを介して、ローカル配線３３と接続されている。ゲート配線２３は、ビアを介して、ローカル配線３６と接続されている。ゲート配線２４は、ビアを介して、ローカル配線３７と接続されている。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタＰ１，Ｐ３は、トップおよびボトムに電源電圧ＶＤＤが与えられ、ゲートに電源電圧ＶＳＳが与えられる。また、トランジスタＮ２，Ｎ４は、トップおよびボトムに電源電圧ＶＳＳが与えられ、ゲートに電源電圧ＶＤＤが与えられる。このため、トランジスタＰ１，Ｐ３，Ｎ２，Ｎ４はオン状態になり、ゲート酸化膜を介したＶＤＤ−ＶＳＳ間の容量が形成される。
また、平面視では、トランジスタＰ１，Ｐ３の領域において、電源電圧ＶＤＤが与えられたローカル配線３１，３５、電源電圧ＶＳＳが与えられたゲート配線２１，２３、および、電源電圧ＶＤＤが与えられたボトム領域１１が重なっている。このため、ローカル配線３１，３５とゲート配線２１，２３との間、ゲート配線２１，２３とボトム領域１１との間に、配線間容量が形成される。同様に、平面視では、トランジスタＮ２，Ｎ４の領域において、電源電圧ＶＳＳが与えられたローカル配線３４，３８、電源電圧ＶＤＤが与えられたゲート配線２２，２４、および、電源電圧ＶＳＳが与えられたボトム領域１２が重なっている。このため、ローカル配線３４，３８とゲート配線２２，２４との間、ゲート配線２２，２４とボトム領域１２との間に、配線間容量が形成される。
また、電源電圧ＶＳＳが与えられたゲート配線２１，２３と、電源電圧ＶＤＤが与えられたゲート配線２２，２４とが、Ｘ方向において交互に配置されている。このため、Ｘ方向において、ゲート配線２１，２２間、ゲート配線２２，２３間、ゲート配線２３，２４間に配線間容量が形成される。
また、容量セルのＹ方向における中央部において、Ｘ方向において、ローカル配線３２，３３間、ローカル配線３３，３６間、ローカル配線３６，３７間に、配線間容量が形成される。また、Ｙ方向において、ローカル配線３１，３２間、ローカル配線３３，３４間、ローカル配線３５，３６間、ローカル配線３７，３８間に、配線間容量が形成される。
したがって、本実施形態によると、ＶＮＷ ＦＥＴを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４は、回路の論理機能に寄与しない、いわゆるダミーＶＮＷ ＦＥＴである。このようなダミーＶＮＷ ＦＥＴを配置することによって、半導体集積回路装置において、ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線２１〜２４を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線２１，２２，２３，２４は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線３１，３２，３３，３４，３５，３６，３７，３８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、上述のレイアウト構造では、ボトム領域１１はトランジスタＰ１〜Ｐ４の領域全体にわたって一体に形成されており、ボトム領域１２はトランジスタＮ１〜Ｎ４の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域１１，１２は、分離して形成してもかまわない。例えば、ボトム領域１１を、トランジスタＰ１〜Ｐ４毎に分離して、それぞれをＹ方向に長い領域として形成してもよい。
また、上述のレイアウト構造において、トランジスタＰ２，Ｐ４，Ｎ１，Ｎ３を省いてもかまわない。
（第１実施形態の変形例）
図５は本変形例に係る容量セルのレイアウト構造の例を示す平面図である。本変形例では、図１のレイアウト構造に、並列にＸ方向に延びるＭ１配線４１，４２，４３，４４を追加している。Ｍ１配線４１は、電源電圧ＶＤＤが与えられるローカル配線３１，３３，３５，３７と、ビアを介して接続されている。Ｍ１配線４２は、電源電圧ＶＳＳが与えられるローカル配線３２，３６と、ビアを介して接続されている。Ｍ１配線４３は、電源電圧ＶＤＤが与えられる３３，３７と、ビアを介して接続されている。Ｍ１配線４４は、電源電圧ＶＳＳが与えられるローカル配線３２，３４，３６，３８と、ビアを介して接続されている。
これにより、Ｙ方向において、Ｍ１配線４１，４２間、Ｍ１配線４２，４３間、Ｍ１配線４３，４４間に、配線間容量が形成される。このため、容量セルの容量値がさらに大きくなる。また、Ｍ１配線４１，４２，４３，４４は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
（第２実施形態）
図６〜図８は第２実施形態に係る容量セルのレイアウト構造の例を示す図であり、図６は平面図、図７（ａ），（ｂ）は層別の平面図、図８（ａ）〜（ｄ）は断面図である。具体的には、図７（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図７（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。図８（ａ）〜（ｂ）は図６の平面視縦方向の断面図、図８（ｃ）〜（ｄ）は図６の平面視横方向の断面図であり、図８（ａ）は線Ｘ１−Ｘ１’の断面、図８（ｂ）は線Ｘ２−Ｘ２’の断面、図８（ｃ）は線Ｙ１−Ｙ１’の断面、図８（ｄ）は線Ｙ２−Ｙ２’の断面である。
また、図９は図６〜図８に示す容量セルの回路図である。
本実施形態に係る容量セルは、第１実施形態に係る容量セルと対比すると、トランジスタＰ２，Ｐ４，Ｎ１，Ｎ３が１個のＶＮＷによって構成されている点、ボトム領域がトランジスタ毎に分離して形成されている点などが異なっている。なお、以下の説明では、第１実施形態と共通の構成については、説明を省略する場合がある。
Ｐ型トランジスタ領域において、ボトム領域１１１，１１２，１１３，１１４が、並列にＹ方向に延びるように形成されている。ボトム領域１１１，１１３は、平面視で電源配線ＶＤＤと重なりを有する範囲まで延びており、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。一方、ボトム領域１１２，１１４は、平面視で電源配線ＶＤＤと重なりを有しない。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ボトムが、ボトム領域１１１，１１２，１１３，１１４とそれぞれ接続されている。
Ｎ型トランジスタ領域において、ボトム領域１１５，１１６，１１７，１１８が、並列にＹ方向に延びるように形成されている。ボトム領域１１６，１１８は、平面視で電源配線ＶＳＳと重なりを有する範囲まで延びており、ローカル配線およびビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。一方、ボトム領域１１５，１１７は、平面視で電源配線ＶＳＳと重なりを有しない。トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ボトムが、ボトム領域１１５，１１６，１１７，１１８とそれぞれ接続されている。
トランジスタＰ１，Ｎ１のトップは、ローカル配線１３１と接続されている。トランジスタＰ２，Ｎ２のトップは、ローカル配線１３４と接続されている。トランジスタＰ３，Ｎ３のトップは、ローカル配線１３５と接続されている。トランジスタＰ４，Ｎ４のトップは、ローカル配線１３８と接続されている。ローカル配線１３１，１３４，１３５，１３８は、並列にＹ方向に延びている。ローカル配線１３１，１３５は、平面視で電源配線ＶＤＤと重なりを有する範囲まで延びており、ビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが与えられる。ローカル配線１３４，１３８は、平面視で電源配線ＶＳＳと重なりを有する範囲まで延びており、ビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが与えられる。
ローカル配線１３１，１３４，１３５，１３８とＹ方向に対向して、ローカル配線１３２，１３３，１３６，１３７が配置されている。ローカル配線１３２，１３６は、平面視で電源配線ＶＳＳと重なりを有する範囲まで延びており、ビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが与えられる。ローカル配線１３３，１３７は、平面視で電源配線ＶＤＤと重なりを有する範囲まで延びており、ビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが与えられる。
ゲート配線１２１，１２２，１２３，１２４は、Ｐ型トランジスタ領域からＮ型トランジスタ領域にわたって、並列にＹ方向に延びている。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ゲートが、ゲート配線１２１，１２２，１２３，１２４とそれぞれ接続されている。また、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ゲートが、ゲート配線１２１，１２２，１２３，１２４とそれぞれ接続されている。ゲート配線１２１は、ビアを介して、ローカル配線１３２と接続されている。ゲート配線１２２は、ビアを介して、ローカル配線１３３と接続されている。ゲート配線１２３は、ビアを介して、ローカル配線１３６と接続されている。ゲート配線１２４は、ビアを介して、ローカル配線１３７と接続されている。すなわち、ゲート配線１２１，１２３は電源電圧ＶＳＳが与えられ、ゲート配線１２２，１２４は電源電圧ＶＤＤが与えられる。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタＰ１，Ｐ３は、トップおよびボトムに電源電圧ＶＤＤが与えられ、ゲートに電源電圧ＶＳＳが与えられる。また、トランジスタＮ２，Ｎ４は、トップおよびボトムに電源電圧ＶＳＳが与えられ、ゲートに電源電圧ＶＤＤが与えられる。このため、トランジスタＰ１，Ｐ３，Ｎ２，Ｎ４はオン状態になり、ゲート酸化膜を介したＶＤＤ−ＶＳＳ間の容量が形成される。
また、平面視では、トランジスタＰ１，Ｐ３の領域において、電源電圧ＶＤＤが与えられたローカル配線１３１，１３５、電源電圧ＶＳＳが与えられたゲート配線１２１，１２３、および、電源電圧ＶＤＤが与えられたボトム領域１１１，１１３が重なっている。このため、ローカル配線１３１，１３５とゲート配線１２１，１２３との間、ゲート配線１２１，１２３とボトム領域１１１，１１３との間に、配線間容量が形成される。同様に、平面視では、トランジスタＮ２，Ｎ４の領域において、電源電圧ＶＳＳが与えられたローカル配線１３４，１３８、電源電圧ＶＤＤが与えられたゲート配線１２２，１２４、および、電源電圧ＶＳＳが与えられたボトム領域１１６，１１８が重なっている。このため、ローカル配線１３４，１３８とゲート配線１２２，１２４との間、ゲート配線１２２，１２４とボトム領域１１６，１１８との間に、配線間容量が形成される。
また、電源電圧ＶＳＳが与えられたゲート配線１２１，１２３と、電源電圧ＶＤＤが与えられたゲート配線１２２，１２４とが、Ｘ方向において交互に配置されている。このため、Ｘ方向において、ゲート配線１２１，１２２間、ゲート配線１２２，１２３間、ゲート配線１２３，１２４間に、配線間容量が形成される。
また、容量セルのＹ方向における中央部において、Ｘ方向において、ローカル配線１３１，１３４間、ローカル配線１３４，１３５間、ローカル配線１３５，１３８間に、配線間容量が形成される。また、Ｙ方向において、ローカル配線１３１，１３２間、ローカル配線１３３，１３４間、ローカル配線１３５，１３６間、ローカル配線１３７，１３８間に、配線間容量が形成される。
したがって、本実施形態によると、ＶＮＷ ＦＥＴを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４は、回路の論理機能に寄与しない、いわゆるダミーＶＮＷ ＦＥＴである。このようなダミーＶＮＷ ＦＥＴを配置することによって、半導体集積回路装置において、ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線１２１〜１２４を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線１２１，１２２，１２３，１２４は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、上のレイアウト構造では、ボトム領域１１２，１１４，１１５，１１７に電源電圧は与えられておらず、トランジスタＰ２，Ｐ４，Ｎ１，Ｎ３のボトムはフローティング状態になっている。ただし、ボトム領域１１２，１１４に電源電圧ＶＤＤを与えたり、ボトム領域１１５，１１７に電源電圧ＶＳＳを与えたりしてもよい。あるいは、ボトム領域１１２，１１４，１１５，１１７を省いてもかまわない。あるいは、トランジスタＰ２，Ｐ４，Ｎ１，Ｎ３を省いてもかまわない。
なお、上述のレイアウト構造において、第１実施形態と同様に、ボトム領域１１１，１１２，１１３，１１４を一体に形成してもよいし、ボトム領域１１５，１１６，１１７，１１８を一体に形成してもよい。
また、上述した第１実施形態の変形例と同様に、Ｘ方向に延びる複数のＭ１配線を配置してもよい。これにより、Ｍ１配線間に配線間容量が形成される。
（第２実施形態の変形例１）
図１０および図１１は本変形例に係る容量セルのレイアウト構造の例を示す図であり、図１０は平面図、図１１（ａ），（ｂ）は層別の平面図である。具体的には、図１１（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図１１（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。
本変形例では、トランジスタＰ２，Ｐ４，Ｎ１，Ｎ３が、第１実施形態と同様に、２個のＶＮＷによって構成されている。そして、トランジスタＰ１，Ｎ１のゲートと接続されたゲート配線１２１Ａ、および、トランジスタＰ３，Ｎ３のゲートと接続されたゲート配線１２３Ａが、電源配線ＶＳＳと重なりを有する範囲まで延びている。ゲート配線１２１Ａ，１２３Ａは、電源配線ＶＳＳと重なる位置において、ビアを介して電源配線ＶＳＳと接続されている。また、トランジスタＰ２，Ｎ２のゲートと接続されたゲート配線１２２Ａ、および、トランジスタＰ４，Ｎ４のゲートと接続されたゲート配線１２４Ａが、電源配線ＶＤＤと重なりを有する範囲まで延びている。ゲート配線１２２Ａ，１２４Ａは、電源配線ＶＤＤと重なる位置において、ビアを介して電源配線ＶＤＤと接続されている。
トランジスタＰ１，Ｎ１のトップと接続されたローカル配線１３１Ａは、第２実施形態におけるローカル配線１３１よりも長く形成されている。同様に、トランジスタＰ２，Ｎ２のトップと接続されたローカル配線１３４Ａ、トランジスタＰ３，Ｎ３のトップと接続されたローカル配線１３５Ａ、および、トランジスタＰ４，Ｎ４のトップと接続されたローカル配線１３８Ａは、それぞれ、第２実施形態におけるローカル配線１３４，１３５，１３８よりも長く形成されている。
本変形例では、ＶＮＷ ＦＥＴの分布の均一性が、第２実施形態よりも向上している。ただし、電源配線ＶＤＤ，ＶＳＳの下で、ゲート配線１２１Ａ，１２２Ａ，１２３Ａ，１２４Ａへの電源供給が行われているため、図１２（ａ）に示すように、このままのレイアウトでは、上下に隣接するセルとの間で電源配線を共有することができない。なお、図１２（ｂ）に示すように電源配線の幅を太くすることによって、電源配線を共有することは可能である。
（第２実施形態の変形例２）
図１３は本変形例に係る容量セルのレイアウト構造の例を示す平面図である。図１３では、Ｐ型トランジスタ領域において、ボトム領域１１が一体に形成されており、Ｎ型トランジスタ領域において、ボトム領域１２が一体に形成されている。それ以外の構成は、図６と同様である。
（第３実施形態）
図１４〜図１６は第３実施形態に係る容量セルのレイアウト構造の例を示す図であり、図１４は平面図、図１５（ａ）〜（ｃ）は層別の平面図、図１６（ａ）〜（ｄ）は断面図である。具体的には、図１５（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図１５（ｂ）はローカル配線およびＭ１配線を示し、図１５（ｃ）はＭ１配線およびＭ２配線を示す。図１６（ａ）〜（ｂ）は図１４の平面視縦方向の断面図、図１６（ｃ）〜（ｄ）は図１４の平面視横方向の断面図であり、図１６（ａ）は線Ｘ１−Ｘ１’の断面、図１６（ｂ）は線Ｘ２−Ｘ２’の断面、図１６（ｃ）は線Ｙ１−Ｙ１’の断面、図１６（ｄ）は線Ｙ２−Ｙ２’の断面である。
また、図１７は図１４〜図１６に示す容量セルの回路図である。図１７に示すように、この容量セルは、容量部を構成するトランジスタとして、トランジスタＰ２，Ｐ３，Ｐ４，Ｎ１，Ｎ２，Ｎ３を有する。また、容量部を構成するトランジスタのゲートに固定値（ＶＤＤ，ＶＳＳ）を出力する固定値出力部が、トランジスタＰ１，Ｎ４によって構成されている。トランジスタＰ１のドレインからトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートにＶＤＤ（すなわちハイ固定値）が供給される。トランジスタＮ４のドレインからトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４のゲートにＶＳＳ（すなわちロー固定値）が供給される。
図１４〜図１６に示すように、Ｐ型トランジスタ領域には、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４が、Ｘ方向に並べて配置されている。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４が、Ｘ方向に並べて配置されている。トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ボトムがボトム領域２１１に接続されている。ボトム領域２１１は、平面視で電源配線ＶＤＤと重なる範囲まで広がっている。ボトム領域２１１は、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。また、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、トップが、ローカル配線２３１ａ，２３２ａ，２３３ａ，２３４ａにそれぞれ接続されている。ローカル配線２３１ａ，２３２ａ，２３３ａ，２３４ａは、並列にＹ方向に延びている。ローカル配線２３２ａ，２３３ａ，２３４ａは、平面視で電源配線ＶＤＤと重なる範囲まで延びており、ビアを介して、電源配線ＶＤＤと接続されている。
トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ボトムがボトム領域２１２に接続されている。ボトム領域２１２は、平面視で電源配線ＶＳＳと重なる範囲まで広がっている。ボトム領域２１２は、ローカル配線およびビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。また、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、トップが、ローカル配線２３１ｂ，２３２ｂ，２３３ｂ，２３４ｂにそれぞれ接続されている。ローカル配線２３１ｂ，２３２ｂ，２３３ｂ，２３４ｂは、並列にＹ方向に延びている。ローカル配線２３１ｂ，２３２ｂ，２３３ｂは、平面視で電源配線ＶＳＳと重なる範囲まで延びており、ビアを介して、電源配線ＶＳＳと接続されている。
ゲート配線２２１，２２２，２２３，２２４は、Ｐ型トランジスタ領域において、並列にＹ方向に延びている。トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ゲートが、ゲート配線２２１，２２２，２２３，２２４とそれぞれ接続されている。ゲート配線２２５，２２６，２２７，２２８は、Ｎ型トランジスタ領域において、並列にＹ方向に延びている。トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ゲートが、ゲート配線２２５，２２６，２２７，２２８とそれぞれ接続されている。
Ｍ１配線２４１，２４２，２４３，２４４は、並列にＸ方向に延びている。Ｍ１配線２４１は、ビアを介して、ローカル配線２３１ａと接続されている。Ｍ１配線２４２は、ビアを介して、ゲート配線２２１，２２２，２２３，２２４と接続されている。Ｍ１配線２４３は、ビアを介して、ゲート配線２２５，２２６，２２７，２２８と接続されている。Ｍ１配線２４４は、ビアを介して、ローカル配線２３４ｂと接続されている。
Ｍ２配線２５１，２５２は、Ｙ方向に延びている。Ｍ２配線２５１は、ビアを介して、Ｍ１配線２４１，２４３と接続されている。Ｍ２配線２５２は、ビアを介して、Ｍ１配線２４２，２４４と接続されている。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタＰ１は、ボトムに電源電圧ＶＤＤが与えられ、トップは、ローカル配線２３１ａ、Ｍ１配線２４１、Ｍ２配線２５１、Ｍ１配線２４３，ゲート配線２２５，２２６，２２７，２２８を介して、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートと接続されている。トランジスタＮ４は、ボトムに電源電圧ＶＳＳが与えられ、トップは、ローカル配線２３４ｂ，Ｍ１配線２４４、Ｍ２配線２５２、Ｍ１配線２４２、および、ゲート配線２２１，２２２，２２３，２２４を介して、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４のゲートと接続されている。
そして、トランジスタＰ２，Ｐ３，Ｐ４は、トップおよびボトムに電源電圧ＶＤＤが与えられ、ゲートに、電源配線ＶＳＳからトランジスタＮ４およびトランジスタＮ４のトップを介して電源電圧ＶＳＳが与えられる。また、トランジスタＮ１，Ｎ２，Ｎ３は、トップおよびボトムに電源電圧ＶＳＳが与えられ、ゲートに、電源配線ＶＤＤからトランジスタＰ１およびトランジスタＰ１のトップを介して電源電圧ＶＤＤが与えられる。このため、トランジスタＰ２，Ｐ３，Ｐ４，Ｎ１，Ｎ２，Ｎ３はオン状態になり、ゲート酸化膜を介したＶＤＤ−ＶＳＳ間の容量が形成される。
また、平面視では、トランジスタＰ２，Ｐ３，Ｐ４の領域において、電源電圧ＶＤＤが与えられたローカル配線２３２ａ，２３３ａ，２３４ａ、電源電圧ＶＳＳが与えられたゲート配線２２２，２２３，２２４、および、電源電圧ＶＤＤが与えられたボトム領域２１１が重なっている。このため、ローカル配線２３２ａ，２３３ａ，２３４ａとゲート配線２２２，２２３，２２４との間、ゲート配線２２２，２２３，２２４とボトム領域２１１との間に、配線間容量が形成される。トランジスタＰ１の領域でも、電源電圧ＶＤＤが与えられたローカル配線２３１ａ、電源電圧ＶＳＳが与えられたゲート配線２２１、および、電源電圧ＶＤＤが与えられたボトム領域２１１が重なっているため、ローカル配線２３１ａとゲート配線２２１との間、ゲート配線２２１とボトム領域２１１との間に、配線間容量が形成される。
同様に、平面視では、トランジスタＮ１，Ｎ２，Ｎ３の領域において、電源電圧ＶＳＳが与えられたローカル配線２３１ｂ，２３２ｂ，２３３ｂ、電源電圧ＶＤＤが与えられたゲート配線２２５，２２６，２２７、および、電源電圧ＶＳＳが与えられたボトム領域２１２が重なっている。このため、ローカル配線２３１ｂ，２３２ｂ，２３３ｂとゲート配線２２５，２２６，２２７との間、ゲート配線２２５，２２６，２２７とボトム領域２１２との間に、配線間容量が形成される。トランジスタＮ４の領域でも、電源電圧ＶＳＳが与えられたローカル配線２３４ｂ、電源電圧ＶＤＤが与えられたゲート配線２２８、および、電源電圧ＶＳＳが与えられたボトム領域２１２が重なっているため、ローカル配線２３４ｂとゲート配線２２８との間、ゲート配線２２８とボトム領域２１２との間に、配線間容量が形成される。
したがって、本実施形態によると、ＶＮＷ ＦＥＴを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４は、回路の論理機能に寄与しない、いわゆるダミーＶＮＷ ＦＥＴである。このようなダミーＶＮＷ ＦＥＴを配置することによって、半導体集積回路装置において、ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線２２１〜２２８を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線２２１，２２２，２２３，２２４，２２５，２２６，２２７，２２８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線２３１ａ，２３１ｂ，２３２ａ，２３２ｂ，２３３ａ，２３３ｂ，２３４ａ，２３４ｂは、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線２４１，２４２，２４３，２４４は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ２配線２５１，２５２は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
また、上述のレイアウト構造では、ボトム領域２１１はトランジスタＰ１〜Ｐ４の領域全体にわたって一体に形成されており、ボトム領域２１２はトランジスタＮ１〜Ｎ４の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域２１１，２１２は、分離して形成してもかまわない。例えば、ボトム領域２１１を、トランジスタＰ１〜Ｐ４毎に分離して、それぞれをＹ方向に長い領域として形成してもよい。
（第３実施形態の変形例１）
図１８は本変形例に係る容量セルのレイアウト構造の例を示す平面図である。本変形例では、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４およびトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、１個のＶＮＷを有している。そして、ゲート配線２２１，２２２，２２３，２２４とＭ１配線２４２とを接続するローカル配線２３５ａ，２３６ａ，２３７ａ，２３８ａが、Ｙ方向に延びるように形成されている。また、ゲート配線２２５，２２６，２２７，２２８とＭ１配線２４３とを接続するローカル配線２３５ｂ，２３６ｂ，２３７ｂ，２３８ｂが、Ｙ方向に延びるように形成されている。
このレイアウト構造では、上述した第３実施形態のレイアウト構造と比べて、Ｍ１配線２４２，２４３と接続されるローカル配線のサイズが大きいので、ローカル配線の形成が容易になる。また、Ｐ型トランジスタ領域のゲート配線２２１，２２２，２２３，２２４と、Ｎ型トランジスタ領域のゲート配線２２５，２２６，２２７，２２８との間の距離を大きくすることができるので、ゲート配線の形成が容易になる。
（第４実施形態）
図１９および図２０は第４実施形態に係る容量セルのレイアウト構造の例を示す図であり、図１９は平面図、図２０（ａ），（ｂ）は層別の平面図である。具体的には、図２０（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図２０（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。
また、図２１は図１９および図２０に示す容量セルの回路図である。図２１に示すように、この容量セルは、容量部を構成するトランジスタとして、トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３を有する。また、容量部を構成するトランジスタのゲートに固定値（ＶＤＤ，ＶＳＳ）を出力する固定値出力部が、トランジスタＰ１，Ｎ４によって構成されている。トランジスタＰ１のドレインからトランジスタＮ２，Ｎ３，Ｎ４のゲートにＶＤＤ（すなわちハイ固定値）が供給される。トランジスタＮ４のドレインからトランジスタＰ１，Ｐ２，Ｐ３のゲートにＶＳＳ（すなわちロー固定値）が供給される。トランジスタＰ４，Ｎ１は、ゲートおよびソースがフローティングである。
本実施形態では、第３実施形態とは異なり、Ｍ２配線が用いられていない。また、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４、および、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ、１個のＶＮＷを有している。
トランジスタＰ１，Ｐ２，Ｐ３は、ボトムがボトム領域３１１に接続されている。ボトム領域３１１は、平面視で電源配線ＶＤＤと重なる範囲まで広がっている。ボトム領域３１１は、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。また、トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、トップが、ローカル配線３３１ａ，３３２ａ，３３３ａ，３３４ａにそれぞれ接続されている。ローカル配線３３１ａ，３３２ａ，３３３ａ，３３４ａは、並列にＹ方向に延びている。ローカル配線３３２ａ，３３３ａは、平面視で電源配線ＶＤＤと重なる範囲まで延びており、ビアを介して、電源配線ＶＤＤと接続されている。
トランジスタＮ２，Ｎ３，Ｎ４は、ボトムがボトム領域３１２に接続されている。ボトム領域３１２は、平面視で電源配線ＶＳＳと重なる範囲まで広がっている。ボトム領域３１２は、ローカル配線およびビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。また、トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、トップが、ローカル配線３３１ｂ，３３２ｄ，３３３ｄ，３３４ｂにそれぞれ接続されている。ローカル配線３３１ｂ，３３２ｄ，３３３ｄ，３３４ｂは、並列にＹ方向に延びている。ローカル配線３３２ｄ，３３３ｄは、平面視で電源配線ＶＳＳと重なる範囲まで延びており、ビアを介して、電源配線ＶＳＳと接続されている。
ゲート配線３２１，３２２，３２３は、Ｐ型トランジスタ領域において、並列にＹ方向に延びている。トランジスタＰ１，Ｐ２，Ｐ３は、ゲートが、ゲート配線３２１，３２２，３２３とそれぞれ接続されている。ゲート配線３２４，３２５，３２６は、Ｎ型トランジスタ領域において、並列にＹ方向に延びている。トランジスタＮ２，Ｎ３，Ｎ４は、ゲートが、ゲート配線３２４，３２５，３２６とそれぞれ接続されている。
ローカル配線３３２ｂ，３３２ｃ，３３３ｂ，３３３ｃが、Ｙ方向に延びるように配置されている。ローカル配線３３２ｂ，３３２ｃ，３３３ｂ，３３３ｃは、ゲート配線３２２，３２３，３２４，３２５と、ビアを介してそれぞれ接続されている。また、ゲート配線３２１はローカル配線３３１ｂと接続されており、ゲート配線３２６はローカル配線３３４ａと接続されている。
Ｍ１配線３４１，３４２，３４３，３４４は、並列にＸ方向に延びている。Ｍ１配線３４１は、ビアを介して、ローカル配線３３１ａ，３３４ａと接続されている。Ｍ１配線３４２は、ビアを介して、ローカル配線３３１ｂ，３３２ｂ，３３３ｂと接続されている。Ｍ１配線３４３は、ビアを介して、ローカル配線３３２ｃ，３３３ｃ，３３４ａと接続されている。Ｍ１配線３４４は、ビアを介して、ローカル配線３３１ｂ，３３４ｂと接続されている。
以上のようなレイアウト構造によって、次のように容量が形成される。
トランジスタＰ１は、ボトムに電源電圧ＶＤＤが与えられ、トップは、ローカル配線３３１ａ、Ｍ１配線３４１、ローカル配線３３４ａ、Ｍ１配線３４３，ローカル配線３３２ｃ，３３３ｃ、ゲート配線３２４，３２５，３２６を介して、トランジスタＮ２，Ｎ３，Ｎ４のゲートと接続されている。トランジスタＮ４は、ボトムに電源電圧ＶＳＳが与えられ、トップは、ローカル配線３３４ｂ，Ｍ１配線３４４、ローカル配線３３１ｂ、Ｍ１配線３４２、ローカル配線３３２ｂ，３３３ｂ、および、ゲート配線３２１，３２２，３２３を介して、トランジスタＰ１，Ｐ２，Ｐ３のゲートと接続されている。
そして、トランジスタＰ２，Ｐ３は、トップおよびボトムに電源電圧ＶＤＤが与えられ、ゲートに、電源配線ＶＳＳからトランジスタＮ４およびトランジスタＮ４のトップを介して電源電圧ＶＳＳが与えられる。また、トランジスタＮ２，Ｎ３は、トップおよびボトムに電源電圧ＶＳＳが与えられ、ゲートに、電源配線ＶＤＤからトランジスタＰ１およびトランジスタＰ１のトップを介して電源電圧ＶＤＤが与えられる。このため、トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３はオン状態になり、ゲート酸化膜を介したＶＤＤ−ＶＳＳ間の容量が形成される。
なお、トランジスタＰ４は、トップは、Ｍ１配線３４１、ローカル配線３３１ａ，３３４ａを介して、トランジスタＰ１のトップと接続されている。ただし、ボトムおよびゲートはフローティングである。また、トランジスタＮ１は、トップは、Ｍ１配線３４４、ローカル配線３３１ｂ，３３４ｂを介して、トランジスタＮ４のトップと接続されている。ただし、ボトムおよびゲートはフローティングである。
また、平面視では、トランジスタＰ２，Ｐ３の領域において、電源電圧ＶＤＤが与えられたローカル配線３３２ａ，３３３ａ、電源電圧ＶＳＳが与えられたゲート配線３２２，３２３、および、電源電圧ＶＤＤが与えられたボトム領域３１１が重なっている。このため、ローカル配線３３２ａ，３３３ａとゲート配線３２２，３２３との間、ゲート配線３２２，３２３とボトム領域３１１との間に、配線間容量が形成される。トランジスタＰ１の領域でも、電源電圧ＶＤＤが与えられたローカル配線３３１ａ、電源電圧ＶＳＳが与えられたゲート配線３２１、および、電源電圧ＶＤＤが与えられたボトム領域３１１が重なっているため、ローカル配線３３１ａとゲート配線３２１との間、ゲート配線３２１とボトム領域３１１との間に、配線間容量が形成される。
同様に、平面視では、トランジスタＮ２，Ｎ３の領域において、電源電圧ＶＳＳが与えられたローカル配線３３２ｄ，３３３ｄ、電源電圧ＶＤＤが与えられたゲート配線３２４，３２５、および、電源電圧ＶＳＳが与えられたボトム領域３１２が重なっている。このため、ローカル配線３３２ｄ，３３３ｄとゲート配線３２４，３２５との間、ゲート配線３２４，３２５とボトム領域３１２との間に、配線間容量が形成される。トランジスタＮ４の領域でも、電源電圧ＶＳＳが与えられたローカル配線３３４ｂ、電源電圧ＶＤＤが与えられたゲート配線３２６、および、電源電圧ＶＳＳが与えられたボトム領域３１２が重なっているため、ローカル配線３３４ｂとゲート配線３２６との間、ゲート配線３２６とボトム領域３１２との間に、配線間容量が形成される。
ローカル配線に関しては、電源電圧ＶＤＤが与えられたローカル配線３３１ａ，３３２ａ，３３２ｃ，３３３ａ，３３３ｃ，３３４ａと、電源電圧ＶＳＳが与えられたローカル配線３３１ｂ，３３２ｂ，３３２ｄ，３３３ｂ，３３３ｄ，３３４ｂとの間に、配線間容量が形成される。
Ｍ１配線に関しては、電源電圧ＶＤＤが与えられたＭ１配線３４１，３４３と、電源電圧ＶＳＳが与えられたＭ１配線３４２，３４４との間に、配線間容量が形成される。
したがって、本実施形態によると、ＶＮＷ ＦＥＴを用いて、容量値を十分に確保することが可能な容量セルを実現することができる。
また、本実施形態に係る容量セルを構成するトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４は、回路の論理機能に寄与しない、いわゆるダミーＶＮＷ ＦＥＴである。このようなダミーＶＮＷ ＦＥＴを配置することによって、半導体集積回路装置において、ＶＮＷ ＦＥＴの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。また、ゲート配線３２１〜３２６を配置することによって、ゲートパターンの分布のばらつきが抑制され、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。
また、ゲート配線３２１，３２２，３２３，３２４，３２５，３２６は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線３３１ａ，３３１ｂ，３３２ａ，３３２ｂ，３３２ｃ，３３２ｄ，３３３ａ，３３３ｂ，３３３ｃ，３３３ｄ，３３４ａ，３３４ｂは、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。Ｍ１配線３４１，３４２，３４３，３４４は、全てＸ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、トランジスタＰ４，Ｎ１については、ボトムおよびゲートは省いてもかまわない。また、ＶＮＷ自体を省いてもかまわない。
また、上述のレイアウト構造では、ボトム領域３１１はトランジスタＰ１〜Ｐ３の領域全体にわたって一体に形成されており、ボトム領域３１２はトランジスタＮ２〜Ｎ４の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域３１１，３１２は、分離して形成してもかまわない。例えば、ボトム領域３１１を、トランジスタＰ１〜Ｐ３毎に分離して、それぞれをＹ方向に長い領域として形成してもよい。
（第４実施形態の変形例）
図２２および図２３は本変形例に係る容量セルのレイアウト構造の例を示す図であり、図２２は平面図、図２３（ａ），（ｂ）は層別の平面図である。具体的には、図２３（ａ）はＶＮＷ ＦＥＴおよびその下の層を示し、図２３（ｂ）はＶＮＷ ＦＥＴよりも上の層を示す。
本変形例では、トランジスタＰ１，Ｐ４，Ｎ１，Ｎ４は、Ｙ方向に並ぶ２個のＶＮＷを有している。そして、トランジスタＰ４について、ボトムをボトム領域３１３に接続し、ゲートをゲート配線３２８によってトランジスタＮ４のゲートと接続している。また、トランジスタＮ１について、ボトムをボトム領域３１４に接続し、ゲートをゲート配線３２７によってトランジスタＰ１のゲートと接続している。ただし、トランジスタＰ４のゲートはトランジスタＮ４のゲートと接続しなくてもよいし、トランジスタＮ１のゲートはトランジスタＰ１のゲートと接続しなくてもよい。
本変形例によると、Ｘ方向における容量セルの両端に最も近いトランジスタＰ１，Ｐ４，Ｎ１，Ｎ４がそれぞれ２個のＶＮＷを有しているので、左右に隣接する他のセルのトランジスタが２個のＶＮＷを有する場合、形状依存による影響のばらつきを低減することができる。
なお、本実施形態において、各トランジスタがＹ方向に並ぶ２個のＶＮＷを有する構成としてもかまわない。
（他の実施形態）
（その１）
上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。例えば、ＶＮＷの平面形状を長円形にした場合は、単位面積当たりのＶＮＷの面積が大きくなるので、容量セルの容量値をより大きくすることができる。なお、ＶＮＷの平面形状を長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
また、容量セルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。
（その２）
上述したレイアウト構造の例では、ＶＮＷ ＦＥＴについては、１個または２個のＶＮＷによって構成するものとしたが、ＶＮＷ ＦＥＴを構成するＶＮＷの個数はこれに限られるものではない。
（その３）
上述のレイアウト構造の例では、Ｘ方向に４個のトランジスタを並べた、セル幅（Ｘ方向のサイズ）が４グリッドの容量セルを例にとって説明した。ただし、容量セルのセル幅はこれに限られるものではない。また、レイアウト設計において、セル幅が異なる複数の容量セルを用意してもよい。これにより、レイアウト設計の自由度が向上する。
＜ブロックレイアウト例＞
図２４は本開示に係る容量セルを用いた半導体集積回路装置における回路ブロックのレイアウトの一例を示す平面図である。図２４に示す回路ブロックでは、複数のセルＣがＸ方向に並ぶ複数のセル列ＣＲ１，ＣＲ２，ＣＲ３が、Ｙ方向に並べて配置されている。複数のセルＣの中で、ＣＡＰは容量セルであり、ここでは第１実施形態に係るレイアウト構造を有するものとしている。ＮＤ２は２入力ＮＡＮＤセル、ＮＲ２は２入力ＮＯＲセル、ＮＤ３は３入力ＮＡＮＤセルであり、ＶＮＷ ＦＥＴを含むレイアウト構造を有している。その他のセルについては、詳細なレイアウト構造は図示を省略している。複数のセル列ＣＲ１，ＣＲ２，ＣＲ３のＹ方向における両側に、Ｘ方向に延びる電源配線ＶＳＳ１，ＶＤＤ１，ＶＳＳ２，ＶＤＤ２が配置されている。電源配線ＶＳＳ１，ＶＳＳ２は電源電圧ＶＳＳを供給し、電源配線ＶＤＤ１，ＶＤＤ２は電源電圧ＶＤＤを供給する。
図２１に示す回路ブロックでは、複数のセル列ＣＲ１，ＣＲ２，ＣＲ３は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列ＣＲ１，ＣＲ２は電源配線ＶＤＤ１を共有し、セル列ＣＲ２，ＣＲ３は電源配線ＶＳＳ２を共有する。
そして、各ＶＮＷ ＦＥＴの配置位置は、Ｘ方向において揃っている。また、Ｙ方向におけるＶＮＷの位置と個数が、容量セルＣＡＰを含めて同一である。また、電源配線ＶＤＤ１，ＶＳＳ２をはさんで上下に隣接するセルにおいて、ＶＮＷ ＦＥＴ同士の間の間隔が一定である。したがって、回路機能を実現するセルＮＤ２，ＮＤ３，ＮＲ２について、トランジスタの性能ばらつきを抑制しつつ、容量セルＣＡＰを配置することができる。
なお、容量セルＣＡＰとして、本開示における他のレイアウト構造を備えた容量セルを配置してもよい。
本開示では、ＶＮＷ ＦＥＴを用いた容量セルについて、容量値を十分に確保することが可能なレイアウト構造を実現できるので、例えば半導体チップの性能向上に有用である。
ＶＤＤ 第１電源配線、第１電源電圧
ＶＳＳ 第２電源配線、第２電源電圧
Ｐ１，Ｐ２，Ｐ３，Ｐ４ Ｐ型ＶＮＷ ＦＥＴ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ Ｎ型ＶＮＷ ＦＥＴ
１１，１１１，１１３，２１１，２１２ ボトム領域
３１，３５，１３１，１３５，２３２ａ，２３３ａ，２３４ａ，２３１ｂ、２３２ｂ、２３３ｂ ローカル配線
２１，２２，２３，２４，１２１，１２２，１２３，１２４，２２２，２２３，２２４，２２５，２２６，２２７ ゲート配線
第１実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ）〜（ｄ）は第１実施形態に係る容量セルのレイアウト構造の例を示す断面図 第１実施形態に係る容量セルの回路図 第１実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 第２実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ）〜（ｄ）は第２実施形態に係る容量セルのレイアウト構造の例を示す断面図 第２実施形態に係る容量セルの回路図 第２実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ），（ｂ）は第２実施形態の変形例１に係る容量セルを上下に隣接配置した例 第２実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図 第３実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）〜（ｃ）は第３実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 （ａ）〜（ｄ）は第３実施形態に係る容量セルのレイアウト構造の例を示す断面図 第３実施形態に係る容量セルの回路図 第３実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 第４実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態に係る容量セルのレイアウト構造の例を示す層別の平面図 第４実施形態に係る容量セルの回路図 第４実施形態の変形例に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態の変形例に係る容量セルのレイアウト構造の例を示す層別の平面図 本開示に係る容量セルを配置した回路ブロックのレイアウト例を示す平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式断面図
図２４に示す回路ブロックでは、複数のセル列ＣＲ１，ＣＲ２，ＣＲ３は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列ＣＲ１，ＣＲ２は電源配線ＶＤＤ１を共有し、セル列ＣＲ２，ＣＲ３は電源配線ＶＳＳ２を共有する。

Claims (10)

  1. 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    前記第１電源配線と前記第２電源配線との間に設けられ、前記第１方向に並ぶ複数の第１導電型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴとを備え、
    前記複数の第１導電型ＶＮＷ ＦＥＴは、
    トップおよびボトムが前記第１電源配線と接続されており、ゲートが前記第２電源配線と接続された、少なくとも１つの第１ＶＮＷ ＦＥＴを含む
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１ＶＮＷ ＦＥＴのボトムと接続されたボトム領域と、
    前記第１ＶＮＷ ＦＥＴのトップと接続されたローカル配線と、
    前記第１ＶＮＷ ＦＥＴのゲートと接続されたゲート配線とを備え、
    平面視で、前記第１ＶＮＷ ＦＥＴの領域において、前記ボトム領域、前記ローカル配線、および、前記ゲート配線が、重なりを有している
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記複数の第１導電型ＶＮＷ ＦＥＴは、
    ２個の前記第１ＶＮＷ ＦＥＴと、
    前記第１ＶＮＷ ＦＥＴ同士の間に配置されており、トップ、ボトムおよびゲートが前記第１電源配線と接続された第２ＶＮＷ ＦＥＴとを含む
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記複数の第１導電型ＶＮＷ ＦＥＴは、
    ２個の前記第１ＶＮＷ ＦＥＴと、
    前記第１ＶＮＷ ＦＥＴ同士の間に配置されており、ゲートが前記第１電源配線と接続されており、トップが前記第２電源配線と接続された第２ＶＮＷ ＦＥＴとを含む
    ことを特徴とする半導体集積回路装置。
  5. 請求項３または４記載の半導体集積回路装置において、
    前記第１ＶＮＷ ＦＥＴのゲートに接続されたゲート配線、および、前記第２ＶＮＷ ＦＥＴのゲートに接続されたゲート配線は、前記第１方向と垂直をなす第２方向に延びるように、並列に形成されている
    ことを特徴とする半導体集積回路装置。
  6. 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    前記第１電源配線と前記第２電源配線との間に設けられ、前記第１方向に並ぶ複数の第１導電型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを有する第１容量部と、
    前記第１電源配線と前記第２電源配線との間に設けられた第２導電型ＶＮＷ ＦＥＴを有し、前記第１容量部に前記第２電源電圧を供給する固定値出力部とを備え、
    前記第１容量部が有する前記複数の第１導電型ＶＮＷ ＦＥＴは、
    トップおよびボトムが前記第１電源配線と接続されており、ゲートが、前記固定値出力部が有する前記第２導電型ＶＮＷ ＦＥＴのトップと接続された、少なくとも１つの第１ＶＮＷ ＦＥＴを含む
    ことを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、
    前記第１ＶＮＷ ＦＥＴのボトムと接続されたボトム領域と、
    前記第１ＶＮＷ ＦＥＴのトップと接続されたローカル配線と、
    前記第１ＶＮＷ ＦＥＴのゲートと接続されたゲート配線とを備え、
    平面視で、前記第１ＶＮＷ ＦＥＴの領域において、前記ボトム領域、前記ローカル配線、および、前記ゲート配線が、重なりを有している
    ことを特徴とする半導体集積回路装置。
  8. 請求項６記載の半導体集積回路装置において、
    前記スタンダードセルは、
    前記第１電源配線と前記第２電源配線との間に設けられ、前記第１方向に並ぶ複数の第２導電型ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを有する第２容量部を備え、
    前記固定値出力部は、前記第１電源配線と前記第２電源配線との間に設けられた第１導電型ＶＮＷ ＦＥＴを有し、前記第２容量部に前記第１電源電圧を供給するものであり、
    前記第２容量部が有する前記複数の第２導電型ＶＮＷ ＦＥＴは、
    トップおよびボトムが前記第２電源配線と接続されており、ゲートが、前記固定値出力部が有する前記第１導電型ＶＮＷ ＦＥＴのトップと接続された、少なくとも１つの第２ＶＮＷ ＦＥＴを含む
    ことを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記第２ＶＮＷ ＦＥＴのボトムと接続されたボトム領域と、
    前記第２ＶＮＷ ＦＥＴのトップと接続されたローカル配線と、
    前記第２ＶＮＷ ＦＥＴのゲートと接続されたゲート配線とを備え、
    平面視で、前記第１ＶＮＷ ＦＥＴの領域において、前記ボトム領域、前記ローカル配線、および、前記ゲート配線が、重なりを有している
    ことを特徴とする半導体集積回路装置。
  10. 請求項８記載の半導体集積回路装置において、
    前記固定値出力部が有する前記第１導電型ＶＮＷ ＦＥＴは、前記第１容量部が有する前記複数の前記第１導電型ＶＮＷ ＦＥＴと、前記第１方向に並ぶように配置されており、
    前記固定値出力部が有する前記第２導電型ＶＮＷ ＦＥＴは、前記第２容量部が有する前記複数の前記第２導電型ＶＮＷ ＦＥＴと、前記第１方向に並ぶように配置されている
    ことを特徴とする半導体集積回路装置。
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