JP2010219256A - 半導体装置及び半導体装置の補償容量の配置方法 - Google Patents

Abstract

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。
【選択図】図１

Description

本発明は、補償容量を備えた半導体装置に関し、特に、補償容量が構成される基本端セルを回路セルの端部に隣接配置した半導体装置と、その補償容量の配置方法に関するものである。

近年、半導体装置の大規模化、高速化に伴い、電源電圧の低電圧化が進んでいる。そのため、電源のノイズに対する動作マージンが低下する傾向にあり、半導体装置の内部回路に供給される電源電圧を安定化させる方策が要望されている。従来から、半導体装置に補償容量を配置し、電源配線に補償容量を接続して変動を抑制する構成が提案されている（例えば、特許文献１参照）。例えば、特許文献１の図３を参照すると、回路セル内において、図面縦方向の両端部に存在する空き領域に補償容量３０〜３４が配置され、コンタクトを介して任意の電源配線に接続可能な構成が開示されている。これにより、回路セル内の空き領域に応じて補償容量の容量値を確保し、電源電圧の変動を抑制して半導体装置の動作の安定化を図っている。

特開２００６−２５３３９３号公報

しかし、特許文献１の構成を採用しても、補償容量の配置が回路セル内の空き領域に制約されることから、半導体装置において電源電圧の変動を確実かつ十分に抑制可能な補償容量を確保することができない場合もあった。一方、近年の半導体装置では、セル設計の大幅な時間短縮を目的として、自動セル設計が進んでいることから、補償容量の配置についても自動セル設計に適合させることが求められている。

図１３は、半導体装置における自動セル設計の一例を示している。図１３において、半導体装置の回路セル１００は、所定の機能を実現する論理回路の部品として予め作成されている複数の素子１０１（インバータ、ＮＡＮＤゲート、ＮＯＲゲート等）を、回路情報に応じて図１３の横方向に並べて配置したものである。各々の素子１０１は、例えば、下層から順に、拡散層１０２、ゲート配線１０３、配線層Ｍ１の配線１０４、配線層Ｍ２の配線１０５を含んでいる。また、拡散層１０２と配線層Ｍ１の間を接続するコンタクトＶ１、配線層Ｍ１、Ｍ２の間を接続するコンタクトＶ２、配線層Ｍ１とゲート配線１０３を接続するビアＶＧがそれぞれ設けられている。

なお、以下の説明において、回路セルとは、インバータ、ＮＡＮＤゲート、ＮＯＲゲート等の素子を１つ以上用いて構成されたセルをいう。従って、回路セルというときは、１つの素子から構成される場合と、複数の素子の組み合わせにより構成される場合とがある。

図１３の上下は、それぞれＰチャネル領域とＮチャネル領域に対応し、その間の領域が素子間接続領域Ｒ１となっている。自動セル設計では、回路情報に応じて、素子間接続領域Ｒ１で所定の配線１０４同士を、配線層Ｍ２の接続用配線１０６を用いて接続させることにより回路接続が完成する。そのため、素子間接続領域Ｒ１は、複数の接続用配線１０６が並列配置可能な程度のサイズを持たせる必要がある。図１３に示す素子間接続領域Ｒ１には配線層Ｍ１、Ｍ２の配線が配置されるが、その下方には拡散層１０２やゲート配線１０３は配置されない領域である。回路セル１００の回路接続が複雑になると、素子間接続領域Ｒ１の面積も大きくなることから、この領域を有効活用することが課題となっていた。

そこで、本発明はこれらの問題を解決するためになされたものであり、回路セルの配置に制約されることなく十分な補償容量を確保して電源電圧の変動を確実に抑制でき、自動セル設計の配置に対応して回路セル内の領域を有効活用し得る半導体装置と、その補償容量の配置方法を提供することを目的としている。

上記課題を解決するために、本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セルと、前記回路セルの前記第１の方向に隣接して配置され、前記回路セルの電源に接続可能な補償容量を有する基本端セルとを備え、前記補償容量を構成する拡散層を、前記回路セルの所定領域を前記第１の方向に沿って延伸形成した構成を備えている。

本発明の半導体装置によれば、複数の素子を含む回路セルに対し、第１の方向に基本端セルが隣接して配置され、回路セルの所定領域には、基本端セルの補償容量を構成する拡散層が第１の方向に沿って延伸形成されるので、回路セルの各素子に制約されることなく基本端セルの補償容量を配置でき、自在に回路セル内の所望の電源に接続して電源電圧の変動を抑制可能となる。この場合、例えば、回路セル内の素子間接続領域などの所定領域を有効に活用して、チップ面積を増大させることなく、十分に補償容量を増加させることが可能となる。

また、上記課題を解決するために、本発明の半導体装置の補償容量の配置方法は、回路セルの電源に接続可能な補償容量を備えた半導体装置の補償容量の配置方法であって、前記回路セル内に、複数の素子を第１の方向に並べて配置し、前記補償容量を有する基本端セルを、前記回路セルの前記第１の方向に隣接させて配置し、前記補償容量を構成する拡散層を、前記基本端セルから前記第１の方向に沿って前記回路セルの所定領域の内部に延長し、前記回路セル内部の所定の電源の配線を前記補償容量に接続することを特徴としている。

本発明の補償容量の配置方法によれば、上述の作用効果に加えて、回路セル内の複数の素子を予め配置した状態で、基本端セルの補償容量を回路セルの内部に向かって自動的に配置することができる。よって、自動セル設計に適した補償容量の自動配置処理を実行し、処理に要する工数を増加させることなく、回路セルの空き領域を有効活用して補償容量を増加させることができる。

以上述べたように、本発明によれば、半導体装置の回路セルの電源電圧に接続すべき補償容量は回路セルに隣接配置される基本端セルに形成されるので、回路セル内の複数の素子の配置に制約されることなく配置することができる。そして、基本端セルから回路セルに補償容量が延伸形成されるので、例えば回路セル内の素子間接続領域などのスペースを有効に活用して、大きい容量値の補償容量を確保することができる。従って、チップサイズを増大させることなく、回路セルの電源電圧の変動を抑制して電源ノイズの起因する不具合を防止することができる。さらに、補償容量の生成処理は自動セル設計にも十分に適合させることが可能であり、それぞれを一体的な処理に組み込むことで、配置に要する工数を十分に削減することができる。

第１実施形態の半導体装置において、回路セルに隣接して配置される基本端セル１の構成例を示す図である。 第１実施形態の半導体装置において、図１の基本端セル１を用いて構成されたレイアウト例を示す図である。 第１実施形態の半導体装置のレイアウトにおける補償容量生成処理を説明するフローチャートである。 図３のステップＳ１３〜Ｓ１７の処理の状態を模式的に示す図である。 基本端セル１の第１の変形例である基本端セル１ｂの構成例を示す図である。 基本端セル１の第２の変形例である基本端セル１ｃの構成例を示す図である。 基本端セル１の第３の変形例である基本端セル１ｄの構成例を示している。 図２に示すレイアウト例に対応する一変形例を示す図である。 図２に示すレイアウト例に対応する他の変形例を示す図である。 ゲートの側面容量を用いて補償容量Ｃ１、Ｃ２の容量値を増加させる場合のトランジスタ構造の具体例を示す図である。 第２実施形態の半導体装置において、図１の基本端セル１に対応する基本端セル１ｆの構成例を示す図である。 第２実施形態の半導体装置において、図１１の基本端セル１ｆを用いて構成されたレイアウト例を示す図である。 従来の半導体装置における自動セル設計の一例を示す図である。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、本発明を適用する半導体装置の２つの実施形態を順次説明する。

［第１実施形態］
図１は、第１実施形態の半導体装置において、回路セルに隣接して配置される基本端セル１の構成例を示す図である。図１に示す基本端セル１は、半導体装置の電源に補償容量Ｃ１、Ｃ２を接続するためのセルであり、補償容量Ｃ１、Ｃ２を構成する下層の拡散層１０、１１と、基板の電位安定化のために形成されるウェルコンタクト（拡散層）１２及びサブコンタクト（拡散層）１３と、電源配線の下層のウェルコンタクト（拡散層）１４及びサブコンタクト（拡散層）１５と、補償容量Ｃ１、Ｃ２の上部のゲート配線１６、１７と、１層目の配線層Ｍ１に形成された配線２０、２１、２２、２３と、２層目の配線層Ｍ２に形成される配線３０、３１とを備えている。また、ゲート配線１６、１７と配線層Ｍ１との間を接続する２つのコンタクト（ビア）ＶＧと、各拡散層と配線層Ｍ１との間を接続する多数のコンタクトＶ１と、配線層Ｍ１と配線層Ｍ２との間を接続する４つのコンタクトＶ２がそれぞれ設けられている。なお、基本端セル１のうち、図１の上半分の領域がＰチャネル領域、図１の下半分の領域がＮチャネル領域であるとする。

以上の構成において、拡散層１０とその上部のゲート配線１６により形成されるトランジスタ構造がＰ型の補償容量Ｃ１として機能する。補償容量Ｃ１の上部のゲート配線１６は、コンタクトＶＧ、配線２０、コンタクトＶ１を経由してサブコンタクト１３に接続されている。補償容量Ｃ１のソース・ドレインはコンタクトＶ１を介して配線２２と接続されている。この配線２２は、コンタクトＶ１、Ｖ２を介して、ウェルコンタクト１４、配線３０、配線２１に接続され、さらにコンタクトＶ１を介してウェルコンタクト１２にも接続されている。補償容量Ｃ１は、拡散層１０に高電位を供給し、ゲート配線１６に低電位を供給することにより、Ｐ型の補償容量として機能する。

一方、拡散層１１とその上部のゲート配線１７により形成されるトランジスタ構造がＮ型の補償容量Ｃ２として機能する。補償容量Ｃ２の上部のゲート配線１７は、コンタクトＶＧ、配線２１、コンタクトＶ１を経由してウェルコンタクト１２に接続されている。補償容量Ｃ２のソース・ドレインはコンタクトＶ１を介して配線２３と接続されている。この配線２３は、コンタクトＶ１、Ｖ２を介して、サブコンタクト１５、配線３１、配線２０に接続され、さらにコンタクトＶ１を介してサブコンタクト１３にも接続されている。補償容量Ｃ２は、拡散層１１に低電位を供給し、ゲート配線１７に高電位を供給することにより、Ｎ型の補償容量として機能する。

図１の下側に便宜上Ｘ軸とＹ軸を示しているが、図１の基本端セル１は、配線層Ｍ１にてＹ方向に延伸される３本分の配線スペースにより構成することができる。そして、基本端セル１は、そのＸ方向（本発明の第１の方向）の右側に配置される回路セル（インバータ、ＮＡＮＤゲート、ＮＯＲゲート等の１つ以上の素子からなる）に隣接配置されることを前提とする。この場合、補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１及びゲート配線１６、１７がそれぞれＸ方向に隣接する回路セルの内部に延伸形成されるとともに、ウェルコンタクト１２、サブコンタクト１３、ウェルコンタクト１４、サブコンタクト１５、配線３０、３１のそれぞれが基本端セル１及び回路セルによって共有される。そして、回路セルに供給される電源電圧の任意の配線に対し、補償容量Ｃ１、Ｃ２を接続することにより、電源電圧の変動を抑えることができる。

図２は、第１実施形態の半導体装置において、図１の基本端セル１を用いて構成されたレイアウト例を示す図である。図２に示すレイアウト例においては、左端に配置された基本端セル１と、右端に配置された基本端セル１ａと、両側の基本端セル１、１ａに挟まれた領域に配置された回路セル２を含んでいる。ここで、右端の基本端セル１ａは、図１の基本端セル１の左右を反転させた配置（ミラー配置）になっているが、基本的な機能は基本端セル１と同様である。

回路セル２は、Ｘ方向（図１）に並ぶ複数の素子を含み、Ｐチャネル領域の拡散層４０、４１、４２に形成されるＰチャネルトランジスタ群と、Ｎチャネル領域の拡散層４３、４４、４５に形成されるＮチャネルトランジスタ群とが形成されている。それぞれのトランジスタは様々なサイズで形成され、拡散層の上部のゲート配線と、ソース・ドレインに接続される配線層Ｍ１の多数の配線が設けられている。なお、図２では、それぞれのトランジスタのソース・ドレインに接続されるコンタクトは省略している。また、Ｐチャネル領域とＮチャネル領域の間の素子間接続領域Ｒ１は、Ｙ方向（図１）に延伸される配線層Ｍ１の配線同士を、素子間接続領域Ｒ１においてＸ方向に延伸される配線層Ｍ２の複数の接続用配線５０を介して接続するための領域である。なお、回路セル２には、上記の構成要素に加えて、多数のコンタクトＶＧ、Ｖ１、Ｖ２が設けられ、複数の素子間を相互に接続して所定の論理回路が構成されるが、回路セル２内における具体的な素子接続と論理回路の動作についての説明は省略する。

図２の両側の基本端セル１、１ａと回路セル２は、補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１及びその上部のゲート配線１６、１７を共有するとともに、ウェルコンタクト１２及びサブコンタクト１３も共有する。よって、両側の基本端セル１、１ａと回路セル２の素子間接続領域Ｒ１（本発明の所定領域）とをまたがって、拡散層１０、１１、ゲート配線１６、１７、ウェルコンタクト１２及びサブコンタクト１３がそれぞれＸ方向に延伸形成されている。また、基本端セル１、１ａにおけるウェルコンタクト１４、サブコンタクト１５及び配線３０、３１についても、同様に両側の基本端セル１、１ａと回路セル２により共有されている。

図２において、回路セル２に含まれる任意の素子の電源に対し補償容量Ｃ１、Ｃ２を接続する場合は、素子間接続領域Ｒ１の対応する位置にコンタクトＶ１を設けて配線層Ｍ１の所定の配線と接続すればよい。ウェルコンタクト１２及びサブコンタクト１３との接続も同様である。なお、図２では、補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１及びゲート配線１６、１７が両側の基本端セル１、１ａで共有されるレイアウト例を示しているが、途中に障害物がある場合は分断されていてもよい。この点について詳しくは後述する。

以上のように、第１実施形態の半導体装置では、回路セル２とは別に配置した基本端セル１において補償容量Ｃ１、Ｃ２を構成し、回路セル２内の素子間接続領域Ｒ１を利用して延伸させた補償容量Ｃ１、Ｃ２を電源に接続可能に構成したので、回路セル２内の空き領域の有無に制約されることなく、素子間接続領域Ｒ１の下方のスペースを有効に活用して補償容量Ｃ１、Ｃ２を配置することができる。よって、半導体装置のチップサイズを増大させることなく、十分な容量値を有する補償容量Ｃ１、Ｃ２を確保し、回路セル２に供給される電源電圧を確実に安定化することができる。

次に図３は、第１実施形態の半導体装置のレイアウトにおける補償容量生成処理を説明するフローチャートである。図３に示す処理が開始されると、対象となる回路セル２の回路情報を取得し、その回路情報に応じて、所定の論理回路を構成する各素子をＸ方向に一列に並べて配置する（ステップＳ１１）。これにより、回路セル２内の各素子に含まれる各トランジスタに対応する拡散層及びゲート配線、配線層Ｍ１、Ｍ２の配線、それらを接続するコンタクトＶＧ、Ｖ１、Ｖ２などがそれぞれ所定の位置に配置される。

次いで、ステップＳ１１で配置した回路セル２の両側に基本端セル１、１ａを配置する（ステップＳ１２）。例えば、図２に示すように、基本端セル１が回路セル２の左端に配置され、ミラー配置された基本端セル１ａが回路セル２の右側に配置される。この時点では、基本端セル１、１ａにおける補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１とゲート配線１６、１７が基本端セル１、１ａの内部のみに配置され、回路セル２に延伸されていない状態であるものとする。一方、ウェルコンタクト１２及びサブコンタクト１３については回路セル２の素子間接続領域Ｒ１に配置することが前提であるため、両側の基本端セル１、１ａ及び回路セル２にまたがって配置された状態にあるものとする。また、ウェルコンタクト１４及びサブコンタクト１５についても、両側の基本端セル１、１ａ及び回路セル２にまたがって配置された状態にあるものとする。

次いで、回路構成に従って回路セル２に含まれる各素子の間を接続する（ステップＳ１３）。これにより、例えば図２の回路セル２の所定位置に配線層Ｍ２の接続用配線５０を配置し、接続対象となる配線層Ｍ１の配線間が接続される。

次いで、基本端セル１、１ａの補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１とゲート配線１６、１７をＸ方向に沿って回路セル２の内部に延長する（ステップＳ１４）。例えば、図２の基本端セル１を例にとると、拡散層１０、１１及びゲート配線１６、１７のそれぞれの右端部の位置を、回路セル２の素子間接続領域Ｒ１がある右方向に伸ばしていく。このとき、拡散層１０、１１及びゲート配線１６、１７の延長領域において、他の拡散層あるいは他のゲート配線があるか否かを判別し（ステップＳ１５）、その判別結果に応じてステップＳ１６又はＳ１７に移行する。

ここで、図４にステップＳ１４〜Ｓ１７の処理の状態を模式的に示している。まず、拡散層１０、１１及びゲート配線１６、１７の延長領域に、他の拡散層あるいは他のゲート配線がない場合は（ステップＳ１５：ＮＯ）、両側の２つの基本端セル１、１ａの拡散層１０、１１及びゲート配線１６、１７が連結される（ステップＳ１６）。図４の例では、Ｐチャネル領域の拡散層１０及びゲート配線１６について、ステップＳ１６が実行され、回路セル２の全体にわたって延長される。これに対し、拡散層１０、１１及びゲート配線１６、１７を延長する際、その延長領域に他の拡散層あるいは他のゲート配線が存在する場合は（ステップＳ１５：ＹＥＳ）、その手前で延長を停止する（ステップＳ１７）。図４の例では、Ｘ方向の位置Ｘ１より先に障害物となるゲート配線５１が存在するので、Ｎチャネル領域の拡散層１１及びゲート配線１７についてステップＳ１７が実行され、それぞれが回路セル２の途中で分断される状態になる。

次いで、ステップＳ１５で延長された拡散層１０、１１に対し、回路セル２内で補償容量Ｃ１、Ｃ２に接続すべき素子との交差部（ソース・ドレイン）に、配線層Ｍ１の配線に接続されるコンタクトＶ１を自動的に生成する（ステップＳ１８）。図４の例では、Ｐチャネル領域の拡散層１０に対し、Ｘ方向の位置Ｘ２にコンタクトＶ１が生成されている。なお、ステップＳ１８でコンタクトＶ１を介して補償容量Ｃ１、Ｃ２に接続される配線層Ｍ１の各配線は、ウェルコンタクト１２又はサブコンタクト１３に接続される。ステップＳ１８により、回路セル２と基本端セル１、１ａが一体化されたレイアウトを構成でき、補償容量Ｃ１、Ｃ２を用いて回路セル２の電源電圧を安定化させることができる。

図３のフローチャートに示される補償容量生成処理をプログラム化することで、半導体装置の自動セル設計に組み込むことができる。これにより、回路セル内に補償容量を配置するための工数の削減が可能となる。また、回路セル２に配置される拡散層１０、１１及びゲート配線１６、１７により、ＣＭＰ法を適用する場合の平坦性の向上を図ることができる。なお、図３に示すフローチャートは一例であって、処理手順の変更や他の処理の追加が可能である。また、図３のフローチャートにおいて、ステップＳ１４〜Ｓ１７に示した補償容量の拡散層・ゲート配線の延長に関する処理は、図３の補償容量生成処理とは別処理にしてもよい。

第１実施形態において、基本端セル１については、図１の構成や図２の基本端セル１ａに限られず多様なバリエーションがある。以下、基本端セル１の代表的な３つの変形例について説明する。図５は、基本端セル１の第１の変形例である基本端セル１ｂの構成例を示している。図５の基本端セル１ｂは、基本端セル１とそのミラー配置である基本端セル１ａ（図２）を重ねて構成され、Ｘ方向の両側に対称的な配置を有している。具体的には、補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１とゲート配線１６、１７が両側にミラー配置されるとともに、配線層Ｍ１の配線２１、２２、２３も両側に対称的な配置となっている。そして、基本端セル１ｂの左側には回路セル２が配置され、基本端セル１ｂの右側には他の回路セル２が配置されている。複数の基本端セル１ｂと複数の回路セル２とをＸ方向に沿って交互に繰り返し配置することも可能である。

第１の変形例に係る基本端セル１ｂを用いて図３に示す補償容量生成処理を適用する場合は、ステップＳ１４〜Ｓ１７の拡散層・ゲート配線の延長に関する処理は、基本端セル１ｂのＸ方向の両側に配置された２つの回路セル２の両方に対して実行される。また、ステップＳ１８におけるコンタクトＶ１の生成についても、同様に両側に配置された２つの回路セル２の両方に対して実行される。

図６は、基本端セル１の第２の変形例である基本端セル１ｃの構成例を示している。図５の基本端セル１ｂが配線層Ｍ１の５本分の配線スペースで構成されるのに対し、図６の基本端セル１ｃは、同様の機能を配線層Ｍ１の４本分の配線スペースで構成した点が特徴である。具体的には、基本端セル１ｃにおいて、左側の１本を除いた右３本の配線が基本端セル１に相当し、右側の１本を除いた左側の３本の配線が、基本端セル１のミラー配置のうちの配線２０、２１を入れ替えたものに相当する。そして、これらを重ねて、基本端セル１に含まれる２本の配線２０、２１を共用することにより、基本端セル１ｃが構成される。基本端セル１ｃの場合も、基本端セル１ｂと同様、その両側に２つの回路セル２がそれぞれ配置されている。

第２の変形例に係る基本端セル１ｃを用いて図３に示す補償容量生成処理を適用する場合も、ステップＳ１４〜Ｓ１７の拡散層・ゲート配線の延長に関する処理と、ステップＳ１８におけるコンタクトＶ１の生成については、両側に配置された２つの回路セル２の両方に対して実行される。

図７は、基本端セル１の第３の変形例である基本端セル１ｄの構成例を示している。図７の基本端セル１ｄは、ゲート配線１６ａ、１７ａが補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１の上部に配置されない点が特徴である。すなわち、ゲート配線１６ａ、１７ａのそれぞれの右端は、配線２１に重なる位置で途切れている。よって、図７の基本端セル１ｄの補償容量Ｃ１、Ｃ２はトランジスタ構造とならない。これにより回路セル２内に追加する補償容量Ｃ１、Ｃ２が存在しない状態で回路の整合性をチェックすることができ、図３に示す補償容量生成処理のステップＳ１４〜Ｓ１８を後処理として一括処理することが可能になる。

一方、第１実施形態において、図２のレイアウト例についても上述の構成に限られず多様なバリエーションがある。図８は、図２に示すレイアウト例に対応する一変形例を示す図である。図８のレイアウト例においては、図２と比べると、回路セル２の両側に配置された基本端セル１、１ａに加えて、回路セル２の内部に別の基本端セル１ｅを配置した点が異なっている。すなわち、図８では、図２の回路セル２が左側の領域２ａと右側の領域２ｂに区分され、これら２つの領域２ａ、２ｂに挟まれた領域に基本端セル１ｅが配置されている。基本端セル１ｅの構成は、図１の基本端セル１と同様である。

図８に示すように、基本端セル１ｅの補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１は、回路セル２の右側の領域２ｂに延長され、右端の基本端セル１ａと共有されている。一方、左端の基本端セル１の補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１は、回路セル２の左側の領域２ａの右端にて分断されている。なお、３つの基本端セル１、１ｅ、１ａの補償容量Ｃ１、Ｃ２の各ゲート配線１６、１７については、全体にわたって連結されている。この場合、ゲート配線１６、１７の各々は、３つの基本端セル１、１ｅ、１ａの各コンタクトＶＧが接続されるので、十分な電位供給を行うことができる。図８の構成を採用すれば、図２と比べてレイアウトの面積上の制約があるが、ゲート配線１６、１７への電位供給の強化等の効果を期待できる。

次に図９は、図２に示すレイアウト例に対応する他の変形例を示す図である。図９のレイアウト例においては、図２と比べると、回路セル２の内部に延伸された補償容量Ｃ１、Ｃ２のゲート配線１６、１７が、部分的に広い幅で形成されている点が異なっている。すなわち、図９では、回路セル２の内部のうち、補償容量Ｃ１、Ｃ２のソース・ドレインに接続されるコンタクトＶ１が形成されていない領域のゲート配線１６、１７に、それぞれ拡幅部１６ｂ、１７ｂが付加されている。図９の構成を採用すれば、ゲート配線１６、１７の面積が増大し、その分だけ補償容量Ｃ１、Ｃ２の容量を増加させることができる。

また、第１実施形態においては、補償容量をさらに増加させるための多様な構造を採用することができる。例えば、図１０は、ゲートの側面容量を用いて補償容量Ｃ１、Ｃ２の容量値を増加させる場合のトランジスタ構造の具体例を示している。図１０（Ａ）の補償容量Ｃａは、拡散層７０に対し、ソース・ドレインのビアＶ１の両側に並列する一対のゲート配線８０を配置して形成され、両側で対向するゲート側面部８０ａの容量により補償容量Ｃａの容量値が増加する。図１０（Ｂ）の補償容量Ｃｂは、拡散層７１に対し、一方の側面にゲート配線８１を配置し、ゲート配線８１から突出する渦状断面のゲート側面部８１ａの容量により、補償容量Ｃｂの容量値が増加する。図１０（Ｃ）の補償容量Ｃｃは、拡散層７２に対し、一方の側面にゲート配線８２を配置し、ゲート配線８２から突出する断面三角状のゲート側面部８２ａの容量により、補償容量Ｃｃの容量値が増加する。

［第２実施形態］
図１１は、第２実施形態の半導体装置において、図１の基本端セル１に対応する基本端セル１ｆの構成例を示す図である。第２実施形態の基本端セル１ｆは、図１の基本端セル１における中央寄りの補償容量Ｃ１、Ｃ２に加えて、Ｙ方向の両端部の近傍に配置された補償容量Ｃ３、Ｃ４を接続可能に構成した点が特徴である。図１１に示す基本端セル１ｆのうち、補償容量Ｃ１、Ｃ２に対応する拡散層１０、１１及びゲート配線１６、１７、ウェルコンタクト１２、１４及びサブコンタクト１３、１５の構成については、図１と同様であるので説明を省略する。なお、配線層Ｍ１の配線２０〜２３、配線層Ｍ２の配線３０、３１については、図１の場合とはサイズ及び形状が異なるが基本的な役割は共通する。

基本端セル１ｆのＹ方向の一端において、拡散層６０とその上部のゲート配線６２により形成されるトランジスタ構造が第２のＰ型の補償容量Ｃ３として機能する。ゲート配線６２は、ゲート配線１６と同様、サブコンタクト１３に接続されるとともに、補償容量Ｃ３のソース・ドレインは、補償容量Ｃ１と同様、ウェルコンタクト１２に接続されている。また、基本端セル１ｆのＹ方向の他端において、拡散層６１とその上部のゲート配線６３により形成されるトランジスタ構造が第２のＮ型の補償容量Ｃ４として機能する。ゲート配線６３は、ゲート配線１７と同様、ウェルコンタクト１２に接続されるとともに、補償容量Ｃ４のソース・ドレインは、補償容量Ｃ２と同様、サブコンタクト１３に接続されている。なお、補償容量Ｃ１とＣ３との間の領域には、配線２２に接続される拡散層１８が配置され、補償容量Ｃ２とＣ４との間の領域には、配線２３に接続される拡散層１９が配置されている。

図１２は、第２実施形態の半導体装置において、図１１の基本端セル１ｆを用いて構成されたレイアウト例を示す図である。図１２に示すレイアウト例においては、左端に配置された基本端セル１ｆと、右端に配置された基本端セル１ｇと、両側の基本端セル１ｆ、１ｇに挟まれた領域に配置された回路セル２を含んでいる。ここで、右端の基本端セル１ｇは、図１１の基本端セル１のミラー配置に対応し、基本的な機能は基本端セル１ｆと同様である。図１２のレイアウト例は、第１実施形態の図２のレイアウトと比べると、Ｐチャネル領域における領域Ｒ２とＮチャネル領域における領域Ｒ３とをそれぞれ拡張したものである。よって、図１２において領域Ｒ２、Ｒ３以外の領域の構成については、素子間接続領域Ｒ１を含めて、ほぼ図１と共通する。

領域Ｒ２においては、補償容量Ｃ３に対応する拡散層６０及びその上部のゲート配線６２がＸ方向に延伸されている。領域Ｒ３においては、補償容量Ｃ４に対応する拡散層６１及びその上部のゲート配線６３がＸ方向に延伸されている。そして、回路セル２の各素子は、領域Ｒ２、Ｒ３と交差する配線層Ｍ２を経由して補償容量Ｃ３、Ｃ４に接続される。このように、第２実施形態の構成を採用することにより、回路セル２のうち本来は空き領域である領域Ｒ２、Ｒ３を補償容量Ｃ３、Ｃ４を配置するスペースとして有効に活用し、補償容量Ｃ１〜Ｃ４の全体の面積を増やして、回路セル２の電源電圧の安定化を図ることができる。なお、第２実施形態の半導体装置においては、第１実施形態と同様の多様なバリエーションがあり、図５〜図１０に示すそれぞれの変形例を適用可能であることは言うまでもない。

以上、各実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、基本端セル１の構成や補償容量Ｃ１、Ｃ２の構造については、同様の機能を実現可能な範囲で適宜に変更することができる。また、本発明の適用対象には、半導体メモリを含む多様な半導体装置が含まれる。

１０、１１、１８、１９、４０、４１、４２、４３、４４、４５、６０、６１、７０、７１、７２…拡散層
１２、１４…ウェルコンタクト
１３、１５…サブコンタクト
１６、１７、６２、６３、８０、８１、８２…ゲート配線
２０、２１、２２、２３…配線層Ｍ１の配線
３０、３１…配線層Ｍ２の配線
５０…接続用配線
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃａ、Ｃｂ、Ｃｃ…補償容量
ＶＧ、Ｖ１、Ｖ２…コンタクト
Ｒ１…素子間接続領域

Claims (18)

1. 第１の方向に並んで配置された複数の素子を含む回路セルと、
   前記回路セルの前記第１の方向に隣接して配置され、前記回路セルの電源に接続可能な補償容量を有する基本端セルと、
   を備え、前記補償容量を構成する拡散層が、前記回路セルの所定領域を前記第１の方向に沿って延伸形成されていることを特徴とする半導体装置。
2. 前記補償容量は、前記拡散層の上部にゲート配線が配置されたトランジスタ構造であり、前記ゲート配線が前記所定領域を前記第１の方向に沿って延伸形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記所定領域は、前記複数の素子の配線群のうちの接続対象を相互に接続するための素子間接続領域に対応することを特徴とすることを特徴とする請求項２に記載の半導体装置。
4. 前記素子間接続領域において、前記複数の素子の所定箇所に設けたコンタクトを介して前記補償容量のトランジスタが前記電源に接続されることを特徴とする請求項３に記載の半導体装置。
5. 前記基本端セルは、前記回路セルの前記第１の方向の一方の端部に配置された第１の基本端セルと、前記前記回路セルの前記第１の方向の他方の端部に配置された第２の基本端セルであることを特徴とする請求項２に記載の半導体装置。
6. 前記補償容量を構成する前記拡散層とその上部の前記ゲート配線は、前記第１の基本端セルと前記第２の基本端セルの間で共有されることを特徴とする請求項５に記載の半導体装置。
7. 前記基本端セルは、両側の２つの前記回路セルに隣接して配置され、前記補償容量を構成する前記拡散層及びその上部の前記ゲート配線は、前記第１の方向に沿って両側の２つの前記回路セルの前記所定領域のそれぞれに延伸形成されることを特徴とする請求項２に記載の半導体装置。
8. 前記素子間接続領域は、前記回路セルにおけるＰチャネル領域とＮチャネル領域との間に設けられ、
   前記基本端セルは、前記補償容量として、前記Ｐチャネル領域の電源に接続可能なＰ型の補償容量と、前記Ｎチャネル領域の電源に接続可能なＮ型の補償容量とを備えることを特徴とする請求項３に記載の半導体装置。
9. 前記所定領域は、前記素子間接続領域に加えて、前記Ｐチャネル領域の第１の領域と、前記Ｎチャネル領域の第２の領域とにそれぞれ対応し、
   前記Ｐ型の補償容量に対応する前記拡散層及び前記ゲート配線は前記素子間接続領域及び前記第１の領域のそれぞれに延伸形成され、前記Ｎ型の補償容量に対応する前記拡散層及び前記ゲート配線は前記素子間接続領域及び前記第２の領域のそれぞれに延伸形成されることを特徴とする請求項８に記載の半導体装置。
10. 回路セルの電源に接続可能な補償容量を備えた半導体装置の補償容量の配置方法であって、
    前記回路セル内に、複数の素子を第１の方向に並べて配置し、
    前記補償容量を有する基本端セルを、前記回路セルの前記第１の方向の端部に隣接させて配置し、
    前記補償容量を構成する拡散層を、前記基本端セルから前記第１の方向に沿って前記回路セルの所定領域の内部に延長し、
    前記回路セル内部の所定の電源の配線を前記補償容量に接続する、
    ことを特徴とする補償容量の配置方法。
11. 前記補償容量と構成する前記拡散層とともに、前記拡散層の上部に配置されるゲート配線を、前記基本端セルから前記第１の方向に沿って前記所定領域の内部に延長することを特徴とする請求項１０に記載の補償容量の配置方法。
12. 前記補償容量を構成する前記拡散層とその上部に配置される前記ゲート配線を延長する際、その延長領域に前記素子の拡散層又はゲート配線層が存在する場合は前記拡散層及び前記ゲート配線の延長を停止することを特徴とする請求項１１に記載の補償容量の配置方法。
13. 前記補償容量を構成する前記拡散層とその上部に配置される前記ゲート配線を延長する際、その延長領域に前記補償容量と接続すべき前記素子の電源配線が存在する場合は、前記電源配線と前記拡散層とを接続するコンタクトを生成することを特徴とする請求項１２に記載の補償容量の配置方法。
14. 前記所定領域は、前記複数の素子の配線群のうちの接続対象を相互に接続するための素子間接続領域であることを特徴とすることを特徴とする請求項１０に記載の補償容量の配置方法。
15. 少なくとも１つの素子からなる回路セルと、
    前記回路セルと共にセル配列を構成するように配置され、前記回路セルの電源に接続可能な補償容量を有する基本端セルと、
    を備え、前記補償容量を構成する拡散層が、前記回路セルの所定領域を前記セル配列方向に沿って延伸形成されていることを特徴とする半導体装置。
16. 前記補償容量は、前記拡散層の上部にゲート配線が配置されたトランジスタ構造であり、前記ゲート配線が前記所定領域を前記セル配列方向に沿って延伸形成されていることを特徴とする請求項１５に記載の半導体装置。
17. 回路セルの電源に接続可能な補償容量を備えた半導体装置の補償容量の配置方法であって、
    少なくとも１つの素子からなる回路セルを配置し、
    前記補償容量を有する基本端セルを、前記回路セルと共にセル配列を構成するように配置し、
    前記補償容量を構成する拡散層を、前記基本端セルから前記セル配列方向に沿って前記回路セルの所定領域の内部に延長し、
    前記回路セル内部の所定の電源の配線を前記補償容量に接続する、
    ことを特徴とする補償容量の配置方法。
18. 前記補償容量と構成する前記拡散層とともに、前記拡散層の上部に配置されるゲート配線を、前記基本端セルから前記セル配列方向に沿って前記所定領域の内部に延長することを特徴とする請求項１７に記載の補償容量の配置方法。
    
    

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