JP4322839B2

JP4322839B2 - 半導体装置

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Publication number: JP4322839B2
Application number: JP2005113515A
Authority: JP
Inventors: 賢太田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-04-11
Filing date: 2005-04-11
Publication date: 2009-09-02
Anticipated expiration: 2025-04-11
Also published as: US20060226462A1; US7557398B2; JP2006294867A

Description

本発明は、半導体装置に関し、特にＤＲＡＭにおける補償容量部の構造に関する。

従来より、ＤＲＡＭ(Dynamic Random Access Memory)に代表される半導体装置には、基板に搭載されて所定の機能を実行する回路素子に電源を供給する内部電源が設けられている。内部電源は回路素子の作動時に電源を供給するが、内部電源だけでは電圧の変動が大きく、半導体装置の作動が不安定になりやすい。このため、いわゆる補償容量（本明細書では、補償容量部という。）を基板に設け、これを内部電源に接続して、電位の安定化を図るのが一般的である。

従来技術の補償容量部の構成を図面を参照して説明する。図５は、補償容量部の単位セルの基本構造を示す概念図である。同図（ａ）は平面図を、同図（ｂ）は断面図を示している。図６は、単位セルを多数配置して補償容量部としたときの平面図である。基板（図示せず）上に、拡散層１０２と、誘電体層１０３と、ゲート電極１０４とがこの順に積層されている。拡散層１０２とゲート電極１０４は各々、複数の列からなり、拡散層１０２の列とゲート電極１０４の列とは、互いに直交する方向に延びている（図６参照）。拡散層１０２とゲート電極１０４との交差部は、拡散層１０２と、誘電体層１０３と、ゲート電極１０４とが互いに重なり合った重複部１１１となり、コンデンサが形成されている。拡散層１０２とゲート電極１０４とを各々、複数の独立した列で形成することによって、拡散層１０２とゲート電極１０４との重複部１１１が容易に多数個得られ、コンデンサが効率的に形成される。拡散層１０２からはコンタクト１０７が積層方向に延び、その先端は金属層１０６と接触している。誘電層１０３と金属層１０６の間は絶縁層１０５となっている。金属層１０６は積層面と平行方向にさらに延びて接地されている。ゲート電極１０４の各列は積層面と平行方向に引き出され、列毎に、コンタクト１０９を介して電源ＶＤＤに接続され、所定の電位を与えられる。電源ＶＤＤとの接続部は補償容量部１３４の一辺に集中して設けられるので、コンタクト１０９は、図６に示すように、一列に配置されている。

ＤＲＡＭ等においては、メモリセル等の主要部分はＭＯＳ(Metal Oxide Semiconductor)型トランジスタで形成されるため、補償容量部もこれと同様の構成で形成されることが一般的である。メモリ部（図示せず）には、ゲートの構成要素として、シリコン酸化膜からなるゲート絶縁膜が形成されるが、このシリコン酸化膜は補償容量部１３４の誘電体層１０３として利用できる。このため、補償容量部１３４の誘電体層１０３も、シリコン酸化膜でメモリセルと同時に形成され、作業プロセスの簡略化が図られている。

ところで、補償容量部は、このようにメモリセル等の主要部分と類似した構成となるため、多層構成となりやすく、各層における平坦度の確保が重要である。平坦度を確保するためには、周知の平坦化技術が用いられるが、特に化学的機械的研磨法（ＣＭＰ法）は半導体装置の平坦化技術として多用されている。ＣＭＰ法とは、研磨剤の化学的研磨作用と、機械的研磨作用とを併用して平坦化をおこなう方法である。ところが、研磨する表面が、絶縁材で覆われた部位と、それ以外の金属配線やコンタクト等の部位とからなっている場合、絶縁材が不規則に分布していると、ＣＭＰ法では平坦性が十分に得られない場合がある。具体的には、絶縁材で広く覆われている部位は過剰に研磨され、それ以外の部位と比べて大きく窪んでしまい、エロージョンやディッシング等のトラブルの原因となる。このため、ＣＭＰプロセスにおける平坦性を確保するために、絶縁材で覆われている部分にダミーパターンを設置することがある（特許文献１，２参照）。
特開２００１−２７４２５５号公報特開２００２−９１６１号公報

しかし、ダミーパターンは平坦性を確保するという点では有効であるが、平坦化処理の目的で設けられているに過ぎず、完成後の半導体装置においては何の役にも立っていない。ダミーパターンはこのような目的で設置されるため、製作精度も十分でなく、他の目的に流用することも難しい。

また、従来技術には、これとは別に、以下の問題もあった。すなわち、補償容量部は、内部電源と密接に関連しているため、結線長さや性能への影響を抑えるためには、内部電源の近くに配置されることが望ましい。しかし、実際には他の回路素子との干渉などの理由によって理想的な位置に配置されるとは限らず、他の回路素子を配置した後に空いている領域に配置されることが多い。この結果、周辺に他の回路素子等の障害物があると、補償容量部は、障害物を避けるために、不規則な形で配置されざるをえない。図７は、障害物の近傍に配置された補償容量部の平面図である。障害物１１１ａ〜１１１ｃがあると、ゲート電極１０４は、障害物１１１ａ〜１１１ｃを迂回する必要があり、電源ＶＤＤとの接続部まで直線で延びることができない。このため、電源ＶＤＤと接続されていないゲート電極を、電源ＶＤＤと接続されているゲート電極に接続するように、新たに接続部１０４ｘ，１０４ｙを設置する必要がある。迂回ルートは、障害物１１１ａ〜１１１ｃの配置に依存するため、定型的なパターンとはならず、結線作業を補償容量部を配置した後に個別におこなう必要があり、作業効率の悪化につながっていた。また、このような問題を避けるため、仮に補償容量部を他の場所に設置することができたとしても、空き領域にはＣＭＰプロセスにおける上記の問題を避けるため、ダミーパターンの設置が必要となる。このため、いずれにしても作業効率の低下は避けられない。

本発明の目的は、補償容量部の配置自由度が高く、かつ、平坦化効果を得ることの容易な半導体装置を提供することにある。

本発明の半導体装置は、回路素子に電源を供給する内部電源と、内部電源に電源を供給する補償容量部とを有している。補償容量部は、拡散層、誘電体層、およびゲート電極がこの順に積層されてなり、積層方向投影面において、ゲート電極と、誘電体層と、拡散層とが少なくとも一部で重複するように形成された蓄電部と、蓄電部の積層方向上方に形成された、拡散層の電位を規定する金属層と、拡散層と金属層との間を積層方向に延びて、拡散層と金属層とを電気的に接続するコンタクトとを有している。ゲート電極は積層面と平行方向に網の目状に広がっており、コンタクトはゲート電極の網の目の開口部を通って延びている。拡散層は、少なくとも一部がマトリックス状に配列された矩形開口部を有し、ゲート電極は、互いに直角の関係にある複数の縦列と複数の横列とを有し、各縦列の中心線および各横列の中心線が矩形開口部の中心を通るように形成されている。

このような構成においては、補償容量部の各セルに対応するゲート電極の任意の部位を、ゲート電極の網の目状の構成部のいずれかのルートを通って、外部と電気的に接続させることが容易となる。したがって、補償容量部を、不規則な形状の領域に、その不規則な形状に合わせた形状で設けても、補償容量部との外部との電気的接続を取りやすくなる。この結果、補償容量部を、障害物が多数形成された基板上に、高い自由度で配置することができる。コンタクトはゲート電極の網の目の開口部を通って延びるので、コンタクトの配置を妨害することもない。さらに、製造プロセスにおいて、ゲート電極を形成した時点で研磨を行なう場合、ゲート電極は網の目状に形成されているので、ダミーパターンを配置したのと同様な効果が得られ、平坦化が促進される。

金属層は、積層面と平行方向に網の目状に広がっていてもよい。

拡散層は開口率が５０％とすることが望ましい。

本発明の他の実施態様に係る半導体装置は、回路素子に電源を供給する内部電源と、内部電源に電源を供給する補償容量部とを有し、補償容量部は、拡散層、誘電体層、およびゲート電極がこの順に積層されてなり、積層方向投影面において、ゲート電極と、誘電体層と、拡散層とが少なくとも一部で重複するように形成された蓄電部と、蓄電部の積層方向上方に形成された、拡散層の電位を規定する金属層と、拡散層と金属層との間を積層方向に延びて、拡散層と金属層とを電気的に接続するコンタクトとを有し、ゲート電極は積層面と平行方向に複数の縦列と複数の横列とを有して網の目状に広がっており、コンタクトはゲート電極の網の目の開口部を通って延びており、拡散層は少なくとも一部がマトリックス状に配列された複数の矩形開口部を有し、複数の矩形開口部はゲート電極の複数の縦列及び横列の複数の交差領域の下部に其々配置されている。

以上説明したように、本発明によれば、補償容量部の配置自由度が高く、かつ、平坦化効果を得ることの容易な半導体装置を提供することができる。

以下、図面を参照して、本発明の半導体装置の実施形態について説明する。本発明は、半導体装置を構成する回路素子に電源を供給する内部電源と、内部電源に電源を供給する補償容量部とを有する半導体装置に広く適用できるが、ここではＤＲＡＭを例に説明する。

図１は、本発明の実施形態によるＤＲＡＭの主要部の回路概念図である。図２は、補償容量部の単位セルの基本構造を示す概念図である。同図（ａ）は平面図を、同図（ｂ）は同図（ａ）のｂ−ｂ線に沿った断面図を示している。図３は、図２に示す補償容量部の各積層位置における平面図である。同図（ａ）〜（ｄ）の各平面図は、図２（ｂ）の３ａ−３ａ線〜３ｄ−３ｄ線に各々対応している。図４は、障害物の近傍に配置された補償容量部の平面図である。

図１を参照すると、ＤＲＡＭ３１には、回路素子であるセルアレイ部３２と、セルアレイ部３２に電源を供給する内部電源３３と、内部電源３３に電源を供給する補償容量部３４とが配置されている。セルアレイ部３２はＭＯＳ型トランジスタが２次元状に集積されたメモリ素子で、ｘデコータ３４とｙデコーダ３５とが接続している。ｘデコータ３４は各メモリセルのトランスファゲート（図示せず）の開閉を制御し、ｙデコーダ３５は各メモリセルのキャパシタ（図示せず）への電荷の蓄積と読み取りを制御する。読み出された電荷（電流）はセンスアンプ３６で増幅され、外部の回路に送られる。内部電源３３は、ｘデコータ３４とｙデコーダ３５に制御用電源を供給する。トランスファゲートは、半導体基板上にゲート絶縁膜を挟んで、ゲート電極が配置されて構成されており、ゲート絶縁膜はシリコン酸化膜よりなっている。

図２を参照すると、補償容量部３４は、半導体基板（図示せず）上に、拡散層２と、誘電体層３と、ゲート電極４とがこの順に積層されて形成された蓄電部１を備えている。蓄電部１の積層方向上方には、絶縁層５を挟んで、拡散層２に接地電位を与える金属層６が形成されている。コンタクト７が、拡散層２から金属層６に向かって積層方向に延びており、拡散層２と金属層６とを電気的に接続している。この結果、拡散層２はコンタクト７を介して、接地電位を与えられる。ゲート電極４は、積層方向と平行方向に延びており、先端部付近にコンタクト９が形成されている。コンタクト９は補償容量部３４内を積層方向に延び、所定の位置で電源ＶＤＤに接続している。なお、積層方向は図２（ｂ）に白抜き矢印で示されている。

拡散層２の単位セルは、図２（ａ）に示すように、中央部に略正方形の矩形開口部１２を有する矩形形状である。拡散層２は、基板がＰ型高濃度基板である場合は、Ｎ型高濃度拡散領域となる。拡散層２は実際には、図３（ａ）に示すように、マトリックス状に配列された矩形開口部１２を有する、複数の単位セルの集合体である。実際の配置例では、図４に示すように、障害物を避けるために不規則な形状となることもあるが、この場合でも、拡散層２の各部は、マトリックス状に配列された矩形開口部１２を多数備えた矩形形状となっている。各単位セルは相互に接続されているので、拡散層２に対して少なくとも１箇所に対して電圧を印加すれば、拡散層２全体が同一の電位状態となる。したがって、コンタクト７は拡散層２全体で最低１つあればよい。

誘電体層３は、ゲート電極４と拡散層２との間に設けられ、コンデンサの誘電体としての機能を有している。誘電体層３は、前述の通り酸化シリコン膜で形成されている。

ゲート電極４は、図３（ｂ）に示すように、拡散層２と同様、開口部１８がマトリックス状に配列された形状を有している。換言すれば、ゲート電極４は、互いに略直角の関係にある複数の縦列１３と複数の横列１４とから構成されている。ゲート電極４の各部位は、縦列１３と横列１４とが互いに交差し、電気的に接続されているため、拡散層２の説明において述べたのと同様の理由で、電源ＶＤＤとの接続位置（コンタクト９）は最低１箇所あればよい。ゲート電極４は、コンタクト７の貫通位置の確保と、電源ＶＤＤへの接続の容易性と、後述するＣＭＰプロセスにおける平坦化効果の得やすさとを考慮して、このような格子状の形状としている。しかし、かかる目的を得られる限り、他の形状を採用することもでき、より一般的には、ゲート電極４は、積層面と平行方向に網の目状に広がっていればよい。

ゲート電極４は、各縦列１３の中心線１５、および各横列１４の中心線１６が矩形開口部１２の中心１７を通るように形成されている。換言すれば、拡散層２の矩形開口部１２と、ゲート電極４の開口部１８は、互いに同一ピッチで形成され、かつｘ、ｙ方向に半ピッチずつずらされて配置されている。この結果、図３（ｂ）に示すように、ゲート電極４の縦列１３と横列１４との交差領域１９が、拡散層２の矩形開口部１２の直上に配置され、交差領域１９以外の一般部２０が拡散層２の層上に配置される。後者の領域は、拡散層２と誘電体層３とゲート電極４との積層構造となるため、図２に示すように、これらの層の重複部１１ａ〜１１ｄとなり、コンデンサが形成される。

金属層６は、ゲート電極４と同様、互いに略直角の関係にある複数の縦列２１と複数の横列２２とから構成されている。金属層６はさらに積層面を平行方向に延びて接地されている。金属層６をこのようなマトリックス状の構成にすることによって、接地点への引出し部は１箇所設けるだけでよい。金属層６は、ゲート電極４と同様、必ずしも格子形状でなくてもよく、積層面と平行方向に網の目状に広がっていればよい。図３（ｃ）に示すように、コンタクト７が開口部１８を貫通して、金属層６まで延びている。

拡散層２、ゲート電極４、および電極部６の開口率（開口率とは、これらの層の外周部で規定される範囲の平面積に対する開口部の比率を意味する。）は５０％程度とすることが望ましい。この値は、メモリセル部と同程度の開口率であり、後述するＣＭＰ法による研磨の際に、メモリセル部と研磨条件が略一致し、同程度の研磨面が得られる。ただし、スラリー材質やパッドの追従性等の研磨条件に応じて、より最適な開口率とすることもできる。この場合、開口率は、メッシュの幅や間隔を変えることで調整することができる。

次に、本発明のＤＲＡＭの製造方法について説明する。ＤＲＡＭのメモリセルや内部電源自体の構成は従来技術と同様であるため、ここでは補償容量部の製造プロセスについて説明する。

まず、図３（ａ）に示すように、イオン注入法等の公知のプロセスによって、基板上に拡散層２を形成する。拡散層２の矩形開口部１２は絶縁層（図示せず）で充填される。このとき、必要に応じてＣＭＰ法によって拡散層２の表面を平坦化してもよい。拡散層２は上述のように、格子状に形成されているので、絶縁層は規則的なピッチで配列され、絶縁層だけが広範囲に広がることはないので、全体が平坦に研磨される。次に、ＳＴＩ(Shallow Trench Isolation、図示せず)を拡散層２の周辺領域に形成し、シリコン酸化膜からなる誘電体層３を形成する。

次に、図３（ｂ）に示すように、ゲート電極４を形成する。このとき、ゲート電極４と拡散層２との間に、上述した所定の位置関係が満足されるようにする。ゲート電極４の開口部１８は絶縁層（図示せず）で充填される。このときに、必要に応じてＣＭＰ法によってゲート電極４の表面を平坦化してもよい。ゲート電極４は上述のように、格子状に形成されているので、絶縁層は規則的なピッチで配列され、絶縁層だけが広範囲に広がることはないので、全体が平坦に研磨される。その後、ゲート電極４を絶縁層５で覆う。

次に、図３（ｃ）に示すように、絶縁層５、ゲート電極４、および誘電体層３を貫通するホールを形成し、例えば窒化チタンからなるコンタクト７を形成する。このときに、必要に応じてＣＭＰ法によって絶縁層５の表面を平坦化してもよい。

次に、図３（ｄ）に示すように、フォトリソグラフィ法等の公知のプロセスによって、金属膜６をパターニングして形成する。金属膜６の開口部２３は絶縁層（図示せず）で充填される。このときに、必要に応じてＣＭＰ法によって金属膜６の表面を平坦化してもよい。金属膜６は上述のように、格子状に形成されているので、絶縁層は規則的なピッチで配列され、絶縁層だけが広範囲に広がることはないので、全体が平坦に研磨される。

補償容量部は以上のプロセスによって製造されるが、ＣＭＰ法による平坦化ステップは上述した全てのステップでおこなう必要はない。この場合、ＣＭＰ法が行われる時点の積層方向表面を構成する層、すなわち拡散層２、ゲート電極４、または金属層６のうち、ＣＭＰ法によって直接研磨される層だけが格子状になっていれば研磨上の問題は生じない。したがって、これに該当しない層は必ずしも格子状に形成する必要はなく、互いに交差しない複数の直線状の集合や、ベタ膜とすることも可能である。ただし、その場合でもゲート電極４だけは、コンタクト７の通過スペースの確保や、外部との配線の容易性を考慮して格子状の形状とすることが望ましい。

以上説明したように、本発明の半導体装置によれば、拡散層、ゲート電極、および電極部を網の目状に形成することによって、電気的接続を取ることが容易となり、その結果、障害物が多数形成された基板上にも、補償容量部を高い自由度で配置することができる。図４と図７とを比較すれば明らかなとおり、従来技術では、狭あいな場所に不規則な形状の補償容量部を設けると、追加の配線の必要が生じ、また、補償容量部を設けなければ、ＣＭＰ法による研磨のためにダミーパターンの配置を要し、いずれにしても作業効率の悪化は避けられなかった。これに対して本発明では、図４のように、補償容量部を狭あいな場所にも、追加作業の必要性なしに設けることができる。このため、ＤＲＡＭの配置効率が向上し、チップサイズの拡大を防止し、また、同じチップサイズであればより多くの補償容量部を設けることができ、ＤＲＡＭの性能向上が可能となる。さらに、補償容量部自体がダミーパターンの機能を有しているので、より平坦な研磨面を得ることが可能となり、配線ショートなどの不具合を防止し、歩留まりの向上を図ることも可能となる。

本発明によるＤＲＡＭの主要部の回路概念図である。補償容量部の単位セルの基本構造を示す概念図である。図２に示す補償容量部の各積層位置における平面図である。障害物の近傍に配置された補償容量部の平面図である。従来技術における、補償容量部の単位セルの基本構造を示す概念図である。従来技術における、単位セルを多数配置して補償容量部としたときの平面図である。従来技術における、障害物の近傍に配置された補償容量部の平面図である。

符号の説明

２拡散層
３誘電体層
４ゲート電極
５絶縁層
６金属層
７，９コンタクト
１３縦列
１４横列
１５，１６中心線
１８開口部
３４補償容量部

Claims

回路素子に電源を供給する内部電源と、
前記内部電源に電源を供給する補償容量部とを有し、
前記補償容量部は、
拡散層、誘電体層、およびゲート電極がこの順に積層されてなり、積層方向投影面において、該ゲート電極と、該誘電体層と、該拡散層とが少なくとも一部で重複するように形成された蓄電部と、
前記蓄電部の積層方向上方に形成された、前記拡散層の電位を規定する金属層と、
前記拡散層と前記金属層との間を積層方向に延びて、該拡散層と該金属層とを電気的に接続するコンタクトとを有し、
前記ゲート電極は積層面と平行方向に網の目状に広がっており、
前記コンタクトは前記ゲート電極の網の目の開口部を通って延びており、
前記拡散層は、少なくとも一部がマトリックス状に配列された矩形開口部を有し、
前記ゲート電極は、互いに直角の関係にある複数の縦列と複数の横列とを有し、各縦列の中心線、および各横列の中心線が前記矩形開口部の中心を通るように形成されている、半導体装置。
前記金属層は、積層面と平行方向に網の目状に広がっている、請求項１に記載の半導体装置。
前記拡散層は開口率が５０％である、請求項１または２に記載の半導体装置。
回路素子に電源を供給する内部電源と、
前記内部電源に電源を供給する補償容量部とを有し、
前記補償容量部は、拡散層、誘電体層、およびゲート電極がこの順に積層されてなり、積層方向投影面において、該ゲート電極と、該誘電体層と、該拡散層とが少なくとも一部で重複するように形成された蓄電部と、前記蓄電部の積層方向上方に形成された、前記拡散層の電位を規定する金属層と、前記拡散層と前記金属層との間を積層方向に延びて、該拡散層と該金属層とを電気的に接続するコンタクトとを有し、前記ゲート電極は積層面と平行方向に複数の縦列と複数の横列とを有して網の目状に広がっており、前記コンタクトは前記ゲート電極の網の目の開口部を通って延びており、前記拡散層は少なくとも一部がマトリックス状に配列された複数の矩形開口部を有し、前記複数の矩形開口部は前記ゲート電極の複数の縦列及び横列の複数の交差領域の下部に其々配置される、半導体装置。