JP2006324360A - 半導体装置とその製造方法、及び半導体装置の設計プログラム - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000009751 slip forming Methods 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 98
- 238000002955 isolation Methods 0.000 claims description 76
- 238000000034 method Methods 0.000 claims description 7
- 238000000926 separation method Methods 0.000 abstract 2
- 238000013461 design Methods 0.000 description 16
- 238000012545 processing Methods 0.000 description 6
- 238000011960 computer-aided design Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000010236 cell based technology Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- H—ELECTRICITY
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
【解決手段】本発明に係る半導体装置1は、基板8上に形成された複数のPMOSトランジスタと、基板8上に形成された複数のNMOSトランジスタとを備える。複数のPMOSトランジスタは、基板8中に形成される素子分離構造20によって、互いに電気的に分離される。一方、複数のNMOSトランジスタは、互いに隣接して連続的に形成される。また、複数のNMOSトランジスタのうち少なくとも一組の隣接するNMOSトランジスタの間の領域において、基板8上にゲート構造30が形成される。このゲート構造30が接地されることによって、NMOSトランジスタに関する素子分離は実現される。
【選択図】 図3
Description
図3は、本発明の第1の実施の形態に係る半導体装置1の構造を示す上面図である。図3において、電源電位VDDを供給するための電源線2と、グランド電位GNDを供給するためのグランド線3が、X方向に沿って配置されている。電源線2は、基板電位を印加するためのN型拡散層4に、コンタクト6を介して接続されている。また、グランド線3は、基板電位を印加するためのP型拡散層5に、コンタクト7を介して接続されている。
本発明に係る半導体装置1は、セルベース技術によって設計され、また製造され得る。例えば、図3に示された構成は、第1セル41、第2セル42、及び第3セル43の組み合わせによって実現され得る。第1セル41は、PMOSトランジスタP1、P2、NMOSトランジスタN1、N2、及びゲート構造30aの半分を含んでいる。第2セル42は、PMOSトランジスタP3、P4、NMOSトランジスタN3、N4、ゲート構造30aの半分、及びゲート構造30bの半分を含んでいる。第3セル43は、PMOSトランジスタP5、P6、NMOSトランジスタN5、N6、及びゲート構造30bの半分を含んでいる。第1セル41と第2セル42は、互いに隣接した時にゲート構造30a同士が整列するように構成される。また、第2セル42と第3セル43は、互いに隣接した時にゲート構造30b同士が整列するように構成される。
図9は、本発明の第3の実施の形態に係る半導体装置の構造を示す上面図である。図9において、図3に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態に係る半導体装置1’においては、グランド線3に接続されるゲート構造30の代わりに、ゲート構造90が用いられる。例えば図9においては、ゲート構造90aが、NMOSトランジスタN2及びN3の間に配置されている。また、ゲート構造90bが、NMOSトランジスタN3及びN4の間に配置されている。これらゲート構造90は、電源線2に接続されており、その電位は電源電位VDDに固定されている。
2 電源線
3 グランド線
4 N型拡散層
5 P型拡散層
6 コンタクト
7 コンタクト
8 基板
9 ゲート絶縁膜
10 ゲート電極
12 P型拡散層(ソース・ドレイン)
13 N型拡散層(ソース・ドレイン)
20 STI
30 ゲート構造
31 コンタクト
40 セルライブラリ
41 第1セル
42 第2セル
43 第3セル
44 第4セル
45 第5セル
46 第6セル
50 半導体装置設計システム
51 演算処理装置
52 メモリ
53 設計プログラム
54 入力装置
55 表示装置
61〜67 配線
71〜77 配線
80 配線
90 ゲート構造
Claims (15)
- 基板上に形成された複数のPMOSトランジスタと、
前記基板上に形成された複数のNMOSトランジスタと
を具備し、
前記複数のPMOSトランジスタは、前記基板中に形成される素子分離構造によって、互いに電気的に分離され、
前記複数のNMOSトランジスタは、互いに隣接して連続的に形成され、
前記複数のNMOSトランジスタのうち少なくとも一組の隣接するNMOSトランジスタの間の領域において、前記基板上にゲート構造が形成された
半導体装置。 - 請求項1に記載の半導体装置であって、
前記ゲート構造の電位は、グランド電位に固定された
半導体装置。 - 請求項1に記載の半導体装置であって、
前記ゲート構造の電位は、電源電位に固定された
半導体装置。 - 基板上に形成された第1PMOSトランジスタと、
前記第1PMOSトランジスタに隣接して、前記基板上に形成された第2PMOSトランジスタと、
前記基板上に形成された第1NMOSトランジスタと、
前記第1NMOSトランジスタに隣接して、前記基板上に形成された第2NMOSトランジスタと、
前記第1PMOSトランジスタと前記第2PMOSトランジスタの間の前記基板中に形成された素子分離構造と、
前記第1NMOSトランジスタと前記第2NMOSトランジスタの間の前記基板上に形成され、電位が電源電位及びグランド電位のいずれかに固定されたゲート構造と
を具備する
半導体装置。 - 基板上に形成された第1ゲート電極と、
前記第1ゲート電極下の領域に隣接して前記基板中に形成された第1P型拡散層と、
前記第1ゲート電極下の領域に隣接して前記基板中に形成された第1N型拡散層と、
前記基板上に形成された第2ゲート電極と、
前記第2ゲート電極下の領域に隣接して前記基板中に形成された第2P型拡散層と、
前記第2ゲート電極下の領域に隣接して前記基板中に形成された第2N型拡散層と、
前記第1P型拡散層と前記第2P型拡散層に挟まれる領域の前記基板中に形成された素子分離構造と、
前記第1N型拡散層と前記第2N型拡散層に挟まれる領域の前記基板上に形成された第3ゲート電極と
を具備する
半導体装置。 - 請求項5に記載の半導体装置であって、
前記第3ゲート電極の電位は、グランド電位に固定された
半導体装置。 - 請求項5に記載の半導体装置であって、
前記第3ゲート電極の電位は、電源電位に固定された
半導体装置。 - 請求項1乃至7のいずれかに記載の半導体装置であって、
前記素子分離構造は、STI(Shallow Trench Isolation)構造である
半導体装置。 - 複数の基本セルと、
前記複数の基本セルのいずれかに隣接して配置された素子分離セルと
を具備し、
前記複数の基本セルの各々は、
素子分離構造に囲まれたPMOSトランジスタと、
NMOSトランジスタの拡散層であって、前記基本セルの対向する2辺のいずれかに接する第1N型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する2辺に接する第2N型拡散層群と、
前記第2N型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を含み、
前記各々の基本セルの前記第1N型拡散層は、他の基本セルの前記第1N型拡散層及び前記素子分離セルの前記第2N型拡散層群と整列する
半導体装置。 - 請求項9に記載の半導体装置であって、
前記素子分離セルの前記ゲート構造は接地されている
半導体装置。 - (A)基本セル及び素子分離セルを提供するステップと、
前記基本セルは、
素子分離構造に囲まれたPMOSトランジスタと、
NMOSトランジスタの拡散層であって、前記基本セルの対向する2辺のいずれかに接する第1N型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する2辺に接する第2N型拡散層群と、
前記第2N型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を有し、
前記基本セルの前記第1N型拡散層は、他の基本セルの前記第1N型拡散層及び前記素子分離セルの前記第2N型拡散層群と第1方向に整列するように形成され、
(B)前記基本セルを前記第1方向に繰り返し配置するステップと、
(C)前記配置された基本セルと前記第1方向に隣接するように前記素子分離セルを配置するステップと
を具備する
半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法であって、
前記素子分離セルの前記ゲート構造は接地されている
半導体装置の製造方法。 - 請求項11又は12に記載の半導体装置の製造方法であって、
前記基本セルは、更に、前記PMOSトランジスタ及び前記NMOSトランジスタのゲート電極を有し、
前記ゲート電極は、前記第1方向に直角な第2方向に沿って直線的に形成された
半導体装置の製造方法。 - コンピュータにより実行される半導体装置の設計プログラムであって、
(a)前記コンピュータの記憶装置から、基本セル及び素子分離セルを示すデータを読み出すステップと、
前記基本セルは、
素子分離構造に囲まれたPMOSトランジスタと、
NMOSトランジスタの拡散層であって、前記基本セルの対向する2辺に接する第1N型拡散層と
を含み、
前記素子分離セルは、
前記素子分離セルの対向する2辺に接する第2N型拡散層群と、
前記第2N型拡散層群に挟まれる領域の基板上に位置するゲート構造と
を有し、
前記基本セルの前記第1N型拡散層は、他の基本セルの前記第1N型拡散層及び前記素子分離セルの前記第2N型拡散層群と第1方向に整列するように形成され、
(b)レイアウト空間において、前記基本セルを前記第1方向に繰り返し配置するステップと、
(c)前記配置された基本セルと前記第1方向に隣接するように前記素子分離セルを配置するステップと
を前記コンピュータに実行させる
半導体装置の設計プログラム。 - 請求項14に記載の半導体装置の設計プログラムであって、
前期素子分離セルの前記ゲート構造は接地されている
半導体装置の設計プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005144723A JP4936418B2 (ja) | 2005-05-17 | 2005-05-17 | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
US11/434,262 US7569894B2 (en) | 2005-05-17 | 2006-05-16 | Semiconductor device with NMOS transistors arranged continuously |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005144723A JP4936418B2 (ja) | 2005-05-17 | 2005-05-17 | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011277523A Division JP5464761B2 (ja) | 2011-12-19 | 2011-12-19 | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006324360A true JP2006324360A (ja) | 2006-11-30 |
JP4936418B2 JP4936418B2 (ja) | 2012-05-23 |
Family
ID=37447568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005144723A Expired - Fee Related JP4936418B2 (ja) | 2005-05-17 | 2005-05-17 | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7569894B2 (ja) |
JP (1) | JP4936418B2 (ja) |
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2006
- 2006-05-16 US US11/434,262 patent/US7569894B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US7569894B2 (en) | 2009-08-04 |
US20060261417A1 (en) | 2006-11-23 |
JP4936418B2 (ja) | 2012-05-23 |
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