TWI607550B - 半導體裝置 - Google Patents

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前田德章
島崎靖久
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瑞薩電子股份有限公司
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Description

半導體裝置
本發明是有關半導體裝置，特別是有關有效適用於具有SRAM的半導體裝置的技術。
SRAM(Static Random Access Memory，靜態隨機存取記憶體)是半導體記憶體的一種，利用正反器(flip-flop)來記憶資料。亦即，在SRAM中是在以4個電晶體所構成的2個交叉連接的反相器(inverter)儲存資料(“1”或“0”)。並且，為了讀出及寫入存取而需要2個的電晶體，因此典型的SRAM是記憶格為6個的電晶體所構成。
例如，在下述專利文獻1(日本特開2001-28401號公報)是揭示：具有由6個電晶體所構成的靜態RAM的記憶格之半導體記憶裝置(圖1)。
並且，在下述專利文獻2(日本特開2002-237539號公報)是揭示：將NMOS電晶體(N1，N4)形成於一方的P阱區域(PW0)內，將NMOS電晶體(N2，N3)形 成於隔著N阱區域(NW)的另一方的P阱區域(PW1)內的SRAM記憶格(參照圖32)，藉此謀求軟錯誤(soft error)耐性的提升。
並且，在下述專利文獻3(日本特開平7-7089號公報)是揭示：將分割後的2個驅動器NMOS(電晶體的區域N1’，N1”，N2’，及N2”)配置於各個P阱上的SRAM記憶格(參照圖5)，藉此進行軟錯誤對策。而且，在此SRAM單元中，字元線存取‧電晶體(NA1)及(NB1)的閘極方向是成為與驅動器NMOS(電晶體的區域N1’，N1”，N2’，及N2”)的閘極方向正交的方向。
並且，在下述專利文獻4(日本特開2002-43441號公報)是揭示SRAM記憶格，其係具有：被形成於第1P阱區域(PW1)，將多晶矽配線層(PL11)的主軸設為閘極電極的N通道形MOS電晶體(N1)，及將多晶矽配線層(PL11)的折返軸設為閘極電極的N通道形MOS電晶體(N1’)(參照圖1，圖2，[0062]段落)。
並且，在下述專利文獻5(特開2000-36543號公報)是記載一SRAM記憶格，其係於SRAM記憶格的佈局中，2條的字元線(21a，21b)會分別在p型能動區域(13)的兩端附近正交，彼此平行配線，其長度是形成1/2位元程度短，且共通閘極線(22a，22b)是在字元線(21a，21b)間，對p型能動區域(13)，n型能動區域(14)的雙方正交，與字元線(21a，21b)一同以能夠成為等間隔的方式彼此平行配線(參照圖4)。另外，括弧 內是表示各文獻記載的符號，圖號等。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕
日本特開2001-28401號公報
〔專利文獻2〕
日本特開2002-237539號公報
〔專利文獻3〕
日本特開平7-7089號公報
〔專利文獻4〕
日本特開2002-43441號公報
〔專利文獻5〕
日本特開2000-36543號公報
例如上述專利文獻1(圖1等)所記載般，SRAM記憶格是成為複雜的圖案構成，隨著近年來半導體裝置的微細化，例如發生閘極寬的偏差等的元件特性的偏差的增加，或記憶體特性的模擬困難等的問題。
如隨後詳細說明般，上述元件特性的偏差是起因於活性區域的形狀或閘極電極的形狀等。
於是，最好使活性區域的形狀或閘極電極的形狀最適 化，藉此謀求元件特性的控制性的提升或模擬的容易性。
本發明的目的是在於提供特性良好的半導體裝置。特別是具有SRAM記憶格的半導體裝置，提供可謀求其特性的提升的單元佈局。
本發明的上述目的及其他的目的以及新穎的特徴是可由本案說明書的記載及附圖得知。
在本案中所揭示的發明之中，代表性的實施形態所示的半導體裝置是具備具有以下的(a1)~(a8)的記憶格。
(a1)是在第1電位與第1節點之間所被連接的第1導電型第1MIS電晶體。
(a2)是在第1節點與和第1電位相異的第2電位之間所被連接的第2導電型第1MIS電晶體。
(a3)是在第1節點與前述第2電位之間，與第2導電型第1MIS電晶體並聯的第2導電型第2MIS電晶體。
(a4)是在第1電位與第2節點之間所被連接的第1導電型第2MIS電晶體。
(a5)是在第2節點與第2電位之間所被連接的第2導電型第3MIS電晶體。
(a6)是在第2節點與第2電位之間，與第2導電型第3MIS電晶體並聯的第2導電型第4MIS電晶體。
(a7)是在第1節點與第1位元線之間所被連接的第 2導電型第5MIS電晶體。
(a8)是在第2節點與第2位元線之間所被連接的第2導電型第6MIS電晶體。
而且，具有以下的(b1)~(b4)的活性區域。
(b1)是配置有第2導電型第1MIS電晶體及第2導電型第5MIS電晶體之一體的第1活性區域。
(b2)是第1活性區域與活性區域的圖案會被分離，配置有第2導電型第2MIS電晶體的第2活性區域。
(b3)是配置有第2導電型第3MIS電晶體及第2導電型第6MIS電晶體之一體的第3活性區域。
(b4)是第3活性區域與活性區域的圖案會被分離，配置有第2導電型第4電晶體的第4活性區域。
又，第1乃至第4活性區域係被配置成彼此分離排列於第1方向。
在第1活性區域上，第1閘極配線會被配置成延伸於第1方向。
在第1活性區域及第2活性區域上，第2閘極配線會被配置成延伸於第1方向。
在第3活性區域上，第3閘極配線會被配置成延伸於第1方向。
在第3活性區域及第4活性區域上，第4閘極配線會被配置成延伸於第1方向。
在本案中所揭示的發明之中，代表性的其他實施形態所示的半導體裝置是具有上述(a1)~(a8)。而且，上 述半導體裝置是具有(b1)及(b2)的活性區域。(b1)是配置有上述第1電晶體，上述第4電晶體及上述第5電晶體之一體的第1活性區域。(b2)是配置有上述第3電晶體，上述第2電晶體及上述第6電晶體之一體的第2活性區域。有關上述活性區域是(c)上述第1及第2活性區域會被配置成排列於第1方向。而且，(d1)是在上述第1活性區域上，第1閘極配線會被配置成延伸於上述第1方向，(d2)在上述第1活性區域及上述第2活性區域上，第2閘極配線會被配置成延伸於上述第1方向。並且，(d3)在上述第1活性區域及上述第2活性區域上，第3閘極配線會被配置成延伸於上述第1方向，(d4)在上述第2活性區域上，第4閘極配線會被配置成延伸於上述第1方向。
在本案中所揭示的發明之中，代表性的其他實施形態所示的半導體裝置是具有上述(a1)~(a8)。而且，上述半導體裝置是具有(b1)及(b2)的活性區域。(b1)是配置有上述第1電晶體，上述第4電晶體及上述第5電晶體之一體的第1活性區域。(b2)是配置有上述第3電晶體，上述第2電晶體及上述第6電晶體之一體的第2活性區域。有關上述活性區域是(c)上述第1活性區域及第2活性區域會被配置排列於第1方向。而且，(d1)在上述第1活性區域上，第1閘極配線會被配置成延伸於上述第1方向，(d2)在上述第1活性區域及上述第2活性區域上，第2閘極配線會被配置成延伸於上述第1方向。 並且，(d3)在上述第1活性區域及上述第2活性區域上，第3閘極配線會被配置成延伸於上述第1方向，(d4)在上述第1活性區域上，第4閘極配線會被配置成延伸於上述第1方向。
在本案所揭示的發明中，若根據以下所示的代表性的實施形態所示的半導體裝置，則可使其特性提升。
1‧‧‧半導體基板
Ac‧‧‧活性區域
AcN1‧‧‧活性區域
AcN2‧‧‧活性區域
AcN3‧‧‧活性區域
AcN4‧‧‧活性區域
AcP1‧‧‧活性區域
AcP2‧‧‧活性區域
AcP3‧‧‧活性區域
AcP4‧‧‧活性區域
AN‧‧‧活性區域
AP1，AP2‧‧‧活性區域
A，B‧‧‧蓄積節點
AcS‧‧‧活性區域
BL，/BL‧‧‧位元線
BLA，/BLA‧‧‧位元線
BLB，/BLB‧‧‧位元線
DG‧‧‧虛擬閘極電極
EX1‧‧‧低濃度雜質區域
EX2‧‧‧高濃度雜質區域
F‧‧‧記憶格
F’‧‧‧連接單元
G(G1~G4，G2a，G2b，G4a，G4b)‧‧‧閘極電極
GO‧‧‧閘極絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
IL3‧‧‧層間絕緣膜
M1(M1S，M1D，M1W，M1BL)‧‧‧第1層配線
M2‧‧‧第2層配線
M2W‧‧‧第2層配線
M3‧‧‧第3層配線
N-well‧‧‧n型阱
P1(P1a~P1o，P1A~P1Z)‧‧‧第1插塞
P2‧‧‧第2插塞
P3‧‧‧第3插塞
P-well‧‧‧p型阱
SP1‧‧‧共用第1插塞
STI‧‧‧元件分離區域
SW‧‧‧側壁
Sp‧‧‧分離部
TNA1‧‧‧存取電晶體(電晶體)
TNA2‧‧‧存取電晶體(電晶體)
TNA3‧‧‧存取電晶體(電晶體)
TNA4‧‧‧存取電晶體(電晶體)
TND1‧‧‧驅動器電晶體(電晶體)
TND2‧‧‧驅動器電晶體(電晶體)
TND3‧‧‧驅動器電晶體(電晶體)
TND4‧‧‧驅動器電晶體(電晶體)
TP1‧‧‧載入電晶體(電晶體)
TP2‧‧‧載入電晶體(電晶體)
VDD‧‧‧電源電位
LVDD‧‧‧電源電位線
VSS‧‧‧接地電位
LVSS‧‧‧接地電位線
LVSSB‧‧‧第2接地電位線
WL‧‧‧字元線
WLA‧‧‧字元線
WLB‧‧‧字元線
圖1是表示實施形態1的SRAM的記憶格的等效電路圖。
圖2是表示實施形態1的SRAM的記憶格的構成的平面圖。
圖3是表示實施形態1的SRAM的記憶格的構成的平面圖。
圖4是表示實施形態1的SRAM的記憶格的構成的平面圖。
圖5是對應於實施形態1的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖6是表示實施形態1的SRAM的記憶格的構成的剖面圖。
圖7是表示實施形態1的SRAM的記憶格的構成的剖面圖。
圖8是表示實施形態1的SRAM的記憶格的構成的剖面圖。
圖9是表示實施形態1的SRAM的記憶格的構成的剖面圖。
圖10是表示實施形態1的SRAM的記憶格的構成的剖面圖。
圖11是表示實施形態1的SRAM的記憶格的構成的剖面圖。
圖12是表示實施形態1的SRAM的記憶格陣列的概念的平面圖。
圖13是表示實施形態1的SRAM的記憶格陣列的構成的平面圖。
圖14是表示實施形態1的SRAM的記憶格陣列的構成的平面圖。
圖15是概念性地表示實施形態1的SRAM的記憶格陣列中的連接單元區域的位置的平面圖。
圖16是表示實施形態1的SRAM的連接單元(F’)的構成的平面圖。
圖17是表示實施形態1的SRAM的連接單元(F’)的構成的平面圖。
圖18是表示實施形態1的SRAM的記憶格及連接單元形成區域的概念的平面圖。
圖19是表示實施形態1的SRAM的記憶格及連接單元形成區域的構成的平面圖。
圖20是表示實施形態1的SRAM的記憶格及連接單元形成區域的構成的平面圖。
圖21是表示實施形態2的SRAM的記憶格的構成的平面圖。
圖22是表示實施形態2的SRAM的記憶格的構成的平面圖。
圖23是表示實施形態3的SRAM的連接單元的構成的平面圖。
圖24是表示實施形態3的SRAM的連接單元的構成的平面圖。
圖25是表示實施形態3的SRAM的記憶格的電路圖。
圖26是表示實施形態4的SRAM的記憶格的構成的平面圖。
圖27是表示實施形態4的SRAM的記憶格的構成的平面圖。
圖28是表示實施形態4的SRAM的記憶格的構成的平面圖。
圖29是對應於實施形態4的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖30是表示實施形態5的SRAM的記憶格的構成的平面圖。
圖31是表示實施形態5的SRAM的記憶格的構成的平面圖。
圖32是表示實施形態5的SRAM的記憶格的構成的平面圖。
圖33是對應於實施形態5的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖34是表示實施形態6的SRAM的記憶格的構成的平面圖。
圖35是表示實施形態6的SRAM的記憶格的構成的平面圖。
圖36是表示實施形態6的SRAM的記憶格的構成的平面圖。
圖37是對應於實施形態6的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖38是表示實施形態7的SRAM的記憶格的構成的平面圖。
圖39是表示實施形態7的SRAM的記憶格的構成的平面圖。
圖40是表示實施形態7的SRAM的記憶格的構成的平面圖。
圖41是對應於實施形態7的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖42是表示實施形態7的SRAM的連接單元(F’)的構成的平面圖。
圖43是表示實施形態7的SRAM的連接單元(F’)的構成的平面圖。
圖44是表示實施形態8的SRAM的記憶格的構成的平面圖。
圖45是表示實施形態8的SRAM的記憶格的構成的平面圖。
圖46是表示實施形態8的SRAM的記憶格的構成的平面圖。
圖47是對應於實施形態8的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖48是表示實施形態9的SRAM的記憶格的等效電路圖。
圖49是表示實施形態9的SRAM的記憶格的構成的平面圖。
圖50是表示實施形態9的SRAM的記憶格的構成的平面圖。
圖51是表示實施形態9的SRAM的記憶格的構成的平面圖。
圖52是對應於實施形態9的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖53是表示實施形態10的SRAM的記憶格的構成的平面圖。
圖54是表示實施形態10的SRAM的記憶格的構成的平面圖。
圖55是表示實施形態10的SRAM的記憶格的構成的平面圖。
圖56是對應於實施形態10的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖57是表示實施形態11的SRAM的記憶格的等效電路圖。
圖58是表示實施形態11的SRAM的記憶格的構成的平面圖。
圖59是表示實施形態11的SRAM的記憶格的構成的平面圖。
圖60是表示實施形態11的SRAM的記憶格的構成的平面圖。
圖61是對應於實施形態11的SRAM的記憶格的佈局來配置電晶體的電路圖。
圖62是表示實施形態12的半導體晶片的佈局構成的圖。
圖63是表示實施形態1的SRAM的記憶格的一部分的構成例的平面圖。
圖64是表示比較例的SRAM的記憶格的平面圖。
圖65是表示比較例的SRAM的記憶格的一部分的平面圖。
在以下的實施形態中，基於方便起見有必要時，分割成複數的部分或實施形態來說明，但除了特別明示時以外，該等不是彼此無關者，一方是另一方的一部分或全部 的變形例，應用例，詳細說明，補足說明等的關係。並且，在以下的實施形態中，提及要素的數量等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明顯被限定於特定的數量時等以外，並非是被限定於該特定的數量，亦可為特定的數量以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)是除了特別明示時及原理上明顯為必須時等以外，並非一定為必須者。同樣，在以下的實施形態中，提及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明顯非如此時等以外，包含實質上近似或類似其形狀等者等。這在有關上述數量等(包含個數，數值，量，範圍等)也同樣。
以下，根據圖面來詳細說明本發明的實施形態。另外，在用以說明實施形態的全圖中，對具有同一機能的構件附上同一或關聯的符號，其重複的說明省略。並且，存在有複數個類似的構件(部位)時，有時對總稱的符號追加記號顯示個別或特定的部位。而且，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣的部分的說明。
並且，在實施形態所使用的圖面中，即使是剖面圖也會有時為了容易看圖而省略剖面線。而且，即是是平面圖也會有時為了看圖而附上剖面線。
(實施形態1) [電路構成]
本實施形態的半導體裝置(半導體記憶裝置，半導體積體電路裝置)是具有SRAM的記憶格。圖1是表示本實施形態的SRAM的記憶格的等效電路圖。如圖示般，記憶格是被配置於一對的位元線(位元線BL，位元線/(bar)BL)與字元線WL的交叉部。此記憶格是具有：一對的載入電晶體(載入MOS，負荷用電晶體，負荷用MISFET)TP1，TP2，一對的存取電晶體(存取MOS，存取用電晶體，存取MISFET，轉送用電晶體)TNA1，TNA2及一對的驅動器電晶體(驅動器MOS，驅動用電晶體，驅動用MISFET)TND2，TND4。
在此，本實施形態是具有與驅動器電晶體TND2並聯的驅動器電晶體TND1。而且，具有與驅動器電晶體TND4並聯的驅動器電晶體TND3。在構成上述記憶格的上述8個電晶體中，載入電晶體(TP1，TP2)是第1導電型的p型(p通道型)的電晶體，存取電晶體(TNA1，TNA2)及驅動器電晶體(TND1，TND2，TND3，TND4)是第2導電型的n型(n通道型)的電晶體。
另外，MOS是Metal Oxide Semiconductor縮寫，MISFET是Metal Insulator Semiconductor Field Effect Transistor(場效電晶體)的縮寫。並且，在以下，將上述載入電晶體，存取電晶體及驅動器電晶體簡稱為“電晶體”。而且，有時只以各電晶體的符號來表示各電晶體。
構成上述記憶格的上述8個電晶體之中，TND2與 TP1是構成CMOS(互補型(Complementary)MOS)反相器(亦可為CMIS反相器)，TND4與TP2是構成其他的CMOS反相器。該等一對的CMOS反相器的彼此的輸出入端子(蓄積節點A，B)是被交叉結合，構成作為記憶1位元的資訊的資訊蓄積部之正反器電路。
在此，本實施形態的SRAM的記憶格中，與TND2並列設有TND1，與TND4並列設有TND3，因此亦可視為以TND1，TND2及TP1來構成CMOS反相器，以TND3，TND4及TP2來構成其他的CMOS反相器。
因此，若詳述構成本實施形態的SRAM記憶格的8個電晶體的連接關係，則形成以下那樣。
在電源電位(VDD，第1電源電位)與蓄積節點A之間連接有TP1，在蓄積節點A與接地電位(VSS，GND，基準電位，比上述第1電源電位低的第2電源電位，與上述第1電源電位不同的第2電源電位)之間並聯有TND1及TND2，且TP1，TND1及TND2的閘極電極是被連接至蓄積節點B。
在電源電位與蓄積節點B之間連接有TP2，在蓄積節點B與接地電位之間並聯有TND3及TND4，且TP2，TND3及TND4的閘極電極是被連接至蓄積節點A。
在位元線BL與蓄積節點A之間連接有TNA1，在位元線/BL與蓄積節點B之間連接有TNA2，且TNA1及TNA2的閘極電極是被連接至字元線WL(成為字元線)。
如此，在本實施形態的SRAM記憶格中是將驅動器電晶體(TND1及TND2，TND3及TND4)分割而構成。
另外，解釋的方式，TND1及TND2的閘極電極為共通，因此亦可視為1個的電晶體，但在此是當作2個的電晶體來說明。TND3及TND4也同樣。
[電路動作]
說明上述SRAM的記憶格的電路動作。當CMOS反相器的蓄積節點A為高電位(H)時，由於TND3及TND4會成為開啟(ON)狀態，因此其他的CMOS反相器的蓄積節點B會形成低電位(L)。因此，TND1及TND2會成為關閉(OFF)狀態，保持蓄積節點A的高電位(H)。亦即，藉由使一對的CMOS反相器交叉結合的閂鎖電路來保持相互的蓄積節點A，B的狀態，在施加電源電壓的期間，保持資訊。
另一方面，在TNA1，TNA2的各個閘極電極連接有字元線WL。亦即，當字元線WL為高電位(H)時，TNA1，TNA2會成為開啟狀態，正反器電路與位元線(BL，/BL)會被電性連接，因此蓄積節點A，B的電位狀態(H或L)會出現於位元線BL，/BL，作為記憶格的資訊被讀出。
並且，為了在記憶格中寫入資訊，而將字元線WL設為高電位(H)，將TNA1，TNA2設為開啟狀態，藉此使正反器電路與位元線(BL，/BL)電性連接，將位元線 BL，/BL的資訊(H與L的組合或L與H的組合)傳達至蓄積節點A，B，如前述般保存資訊。
[SRAM的構造] [記憶格的構成]
圖2~圖4是表示本實施形態的SRAM的記憶格的構成的平面圖。圖2是表示活性區域Ac，閘極電極G及第1插塞P1的配置。圖3是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖4是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖2及圖3中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖3及圖4中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，以圖中的一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
圖6~圖11是表示本實施形態的SRAM的記憶格的構成的剖面圖。圖6是對應於圖2的A-A’剖面部，圖7是對應於圖2的B-B’剖面部，圖8是對應於圖2的C-C’剖面部。圖9是對應於圖2的A-A’剖面部，圖10是對應於圖2的B-B’剖面部，圖11是對應於圖2的C-C’剖面部。另外，在圖9~圖11也顯示比圖2所示的第1插塞P1還上層的圖案，圖9~圖11是分別對應於疊合圖2~圖4所示的平面圖時的上述A-A’剖面部，B-B’剖面部及C-C’剖面 部。
[記憶格的圖案佈局] [Ac，G，P1]
如圖2所示，在半導體基板中，p型阱(P-well，第1區域，第1導電型第1阱)，n型阱(N-well，第2區域，第2導電型第2阱)及p型阱(P-well，第3區域，第1導電型第3阱)是在X方向(第1方向)排列配置。在圖2中是只顯示1個(1位元)的記憶格區域，但實際如後述般，記憶格是被重複配置於X方向(第1方向)及Y方向(與第1方向交叉的第2方向)(參照圖12)，該等的阱(P-well，N-well，P-well)是形成延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，電晶體形成區域，Ac)。
並且，在半導體基板中，6個的活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)是在X方向排列配置。該等的活性區域(Ac)之間是成為元件分離區域(STI)。換言之，在元件分離區域(STI)，活性區域(Ac)會被區劃或活性區域的圖案會被分離。而且，上述各阱(P-well，N-well，P-well)是在元件分離區域STI的下部連接(參照圖6)。
又，換言之，AcP2與AcP1是在X方向(第1方向)配置成彼此分離排列。
同樣，AcN1與AcN2，AcP3與AcP4也是分別在X 方向(第1方向)配置成彼此分離排列。
又，換言之，AcP2與AcP1是在X方向(第1方向)配置成隔著元件分離。
同樣，AcN2與AcN1是在X方向(第1方向)配置成隔著元件分離。
又，AcP4與AcP3是在X方向(第1方向)配置成隔著元件分離。
若針對各活性區域再敘述，則活性區域AcP2是p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。活性區域AcP1是被配置於活性區域AcP2的旁邊，為p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，在圖2中，基於方便起見，只顯示1個(1位元)的記憶格區域，但實際如後述般，記憶格是在X方向及Y方向重複配置(參照圖12，圖13)，因此在記憶格陣列中，活性區域AcP1是在Y方向線狀延伸(參照圖13)。另外，“線狀”也可想像“在Y方向具有長邊的大略矩形狀”。
活性區域AcN1是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。活性區域AcN2是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。
活性區域AcP3是位於上述n型阱的圖中右側的p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。活性區域AcP4是位於活性區域AcP3的旁邊，為上 述p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，在記憶格陣列中，活性區域AcP3是與AcP1同樣，線狀地延伸於Y方向(參照圖13)。
在上述6個的活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)上，閘極電極(閘極配線，直線閘極)G會隔著閘極絕緣膜(GO，參照圖7等)，以能夠在X方向穿過各活性區域的方式延伸，構成在上述「電路構成」的欄所說明的8個電晶體。另外，閘極電極G的兩側的活性區域(Ac)會成為電晶體的源極‧汲極區域(參照圖7等)。
以下，詳細說明有關閘極電極G。另外，有關閘極電極是使用“G”的符號來總稱，但在以下的說明中，表示個別的閘極電極時，是在上述符號(G)追加記號(1~4等)來表示。並且，在對應的圖面中也是有使用總稱的符號(G)及在符號(G)追加記號(1~4等)來表示的情況。而且，在本說明書中，除了G(閘極電極)以外，有關P1(第1插塞)，M1(第1層配線)及M2(第2層配線)也是有在符號追加記號(數字或英文字母)來表示的情況。
具體而言，以能夠穿過活性區域AcP2，AcP1及AcN1上的方式配置有共通的閘極電極G1。藉此，在活性區域AcP2上配置有TND2，在活性區域AcP1上配置有TND1及在活性區域AcN1上配置有TP1，成為連接該等的閘極電極(G)。在活性區域AcN1配置有TP1，在閘 極電極G的兩側設有TP1的P型源極‧汲極區域。
在活性區域AcP1上，與上述共通的閘極電極G1並行地配置有其他的閘極電極G2。藉此，在活性區域AcP1上配置有TNA1，且TNA1的N型源極‧汲極區域及TND1的N型源極‧汲極區域會被連接(被共通化)。
並且，以能夠穿過活性區域AcP4，AcP3及AcN2上的方式配置有共通的閘極電極G3。藉此，在活性區域AcP4上配置有TND4，在活性區域AcP3上配置有TND3及在活性區域AcN2上配置有TP2，成為連接該等的閘極電極(G)。在活性區域AcN2配置有TP2，在閘極電極G的兩側設有TP2的P型源極‧汲極區域。
在活性區域AcP3上，與上述共通的閘極電極G3並行地配置有其他的閘極電極G4。藉此，在活性區域AcP3上配置有TNA2，且TNA2的N型源極‧汲極區域及TND3的N型源極‧汲極區域會被連接(被共通化)。
並且，上述4個閘極電極G(G1~G4)是各2個配置於同一線上(一直線狀)。具體而言，穿過活性區域AcP2，AcP1及AcN1上的共通的閘極電極G1與活性區域AcP3上的閘極電極G4是被配置在延伸於X方向的同一線上。穿過活性區域AcP4，AcP3及AcN2上的共通的閘極電極G3與活性區域AcP1上的閘極電極G2是被配置在延伸於X方向的同一線上。
如此，在本實施形態中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)，配置於不同的活性 區域(AcP2及AcP1，AcP4及AcP3)上。而且，藉由使該等的活性區域(AcP2及AcP1，AcP4及AcP3)延伸於Y方向，成為簡單的佈局，加工精度提升。
在圖64顯示本實施形態的比較例的SRAM的記憶格的平面圖。此記憶格的等效電路是省略圖1所示的電路圖的TND2及TND4者。此情況，為了使驅動器電晶體TND1，TND3的驅動能力提升，而需要擴大活性區域的寬(閘極寬，通道寬)或擴大閘極長等的工夫。
驅動器電晶體(TND1，TND3)的驅動能力是比存取電晶體(TNA1，TNA2)的驅動能力大為理想。例如，較理想是將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。並且，將以閘極寬的比來表示該等的驅動能力的比稱為“β比”。有關“β比”會在之後詳細說明。
因此，此情況，如圖64所示般，在活性區域(Ac)的形狀產生角部(彎曲部，階差部)。然而，現實上，難以按照所望的形狀(中間掩膜圖案)圖案化(加工)，例如圖65所示般，角部不會被精度佳地形成，活性區域的寬會形成慢慢地變大之類的平滑的形狀。圖65是表示本實施形態的比較例的SRAM的記憶格的一部分的平面圖。如此的情況，在TNA1內，閘極寬會依場所而異，TNA1的電晶體特性會劣化。並且，在記憶格陣列中，每個記憶格，加工精度不同的情況亦多，產生製造偏差。如此的情況，每個記憶格的特性的偏差會變大，成為製品不良的要因。而且，如此的問題會隨著記憶格的微細化而特別顯 著。
對此，在本實施形態中是如前述般，分割驅動器電晶體(TND1及TND2，TND3及TND4)，配置於不同的活性區域(AcP2及AcP1，AcP4及AcP3)上。因此，可使驅動器電晶體(TND1，TND3)的驅動能力形成比存取電晶體(TNA1，TNA2)的驅動能力還大。例如，藉由將上述活性區域(AcP2及AcP1，AcP4及AcP3)的寬(X方向的長度)設為1：1，可容易將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。
並且，藉由分割活性區域(TND1及TND2，TND3及TND4)，可將各活性區域設為大略矩形狀。換言之，可設為不具上述角部的形狀。因此，加工精度會提升，可使形成於活性區域(Ac)上的各電晶體的特性提升。而且，可降低製造偏差，使SRAM的記憶格陣列的動作特性提升。而且，可使製造良品率提升。
並且，在分割後的活性區域(TND1及TND2，TND3及TND4)的一方(圖2中是AcP1或AcP3)，除了驅動器電晶體(TND1，TND3)以外，還配置存取電晶體(TNA1，TNA2)，因此可減少活性區域的個數。藉此，更可實現簡單的佈局，可謀求記憶格區域的縮小化。
並且，藉由使活性區域(Ac)延伸於Y方向，可使閘極電極(G)延伸於X方向，不僅活性區域(Ac)的加工精度，還可使閘極電極(G)的加工精度提升。特別是在微細的圖案加工，有時會使用多重曝光技術。例如，在 X方向線狀地進行曝光後，進行Y方向的曝光，亦即進行應分離區域的曝光。藉由使用如此的二重曝光技術，可使光阻劑膜的加工精度提升，進而能夠使下層的被蝕刻膜的加工精度提升。在使用如此的多重曝光技術時，圖案形狀是線狀為理想。因此，如上述般，藉由直線地配置活性區域(Ac)或閘極電極(G)等，多重曝光技術的採用容易，可謀求加工精度的提升。並且，模擬模式作成容易，可使其檢驗精度提升。
[P1，M1，P2]
如圖3所示，在一邊參照上述圖2一邊說明的8個電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)的源極‧汲極區域上配置有第1插塞P1。並且，在一邊參照上述圖2一邊說明的4個閘極電極上亦配置有第1插塞P1。
在此第1插塞P1上配置有第1層配線M1，謀求第1插塞P1間的電性連接。
具體而言，TND2的一方的源極‧汲極區域上的第1插塞P1a，及TND1，TNA1的共通的源極‧汲極區域上的第1插塞P1b，及TP1的一方的源極‧汲極區域上的第1插塞P1c，及TP2，TND3，TND4的共通的閘極電極G3上的第1插塞P1d會以第1層配線(第1節點配線)M1A來連接。此第1層配線M1A(第1節點配線)可與圖1的蓄積節點A對應。上述“一方的”是表示圖2中的上側的 源極‧汲極區域。
TND4的一方的源極‧汲極區域上的第1插塞P1e，及TND3，TNA2的共通的源極‧汲極區域上的第1插塞P1f，及TP2的一方的源極‧汲極區域上的第1插塞P1g，及TP1，TND1，TND2的共通的閘極電極G1上的第1插塞P1h會以第1層配線(第2節點配線)M1B來連接。此第1層配線M1B(第2節點配線)可與圖1的蓄積節點B對應。與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)主要是被配置成延伸於X方向。在此的“一方的”是表示圖2中的下側的源極‧汲極區域。
並且，TND2的另一方的源極‧汲極區域上的第1插塞P1i，及TND1的另一方的源極‧汲極區域上的第1插塞P1j會以第1層配線M1S來連接。此第1層配線M1可與圖1的接地電位(VSS)對應，如後述般，與接地電位線(LVSS)連接。
TND4的另一方的源極‧汲極區域上的第1插塞P1k，及TND3的另一方的源極‧汲極區域上的第1插塞P1m會以第1層配線M1S來連接。此第1層配線M1S可與圖1的接地電位(VSS)對應，如後述般，與接地電位線(LVSS)連接。
並且，在TNA1的另一方的源極‧汲極區域上的第1插塞P1n，及TP1的另一方的源極‧汲極區域上的第1插塞P1o上，分別配置有第1層配線M1(M1BL，M1D)。而且，在TNA2的另一方的源極‧汲極區域上的第1插塞 P1p，及TP2的另一方的源極‧汲極區域上的第1插塞P1q上，分別配置有第1層配線M1(M1BL，M1D)。
並且，在TNA1的閘極電極G2上的第1插塞P1r，及TNA2的閘極電極G4上的第1插塞P1s上，分別配置有第1層配線M1W。與該等閘極電極G(G2，G4)連接的第1層配線M1W是在記憶格區域的X方向的端部，被配置成延伸於Y方向，但其他的第1層配線M1(M1S，M1D，M1BL)是與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)同樣，主要被配置成延伸於X方向。
上述複數的第1插塞P1間的第1層配線M1的連接狀態是只要符合圖1所示的電路圖的結線狀態便可實施各種的變形，如前述般，在記憶格區域的端部是使第1層配線M1延伸於Y方向，在記憶格區域的內部是使第1層配線M1延伸於X方向，藉此可實現簡單的佈局。
[P2，M2，P3，M3]
如圖4所示般，在一邊參照上述圖3一邊說明的第1層配線M1之中，在與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)以外的第1層配線M1(M1S，M1D，M1BL，M1W)上配置有第2插塞P2，且在其上部配置有第2層配線M2。
具體而言，與TNA1的閘極電極G(G2)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連 接。並且，與TNA2的閘極電極G(G4)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。該等2條的第2層配線M2W是在記憶格區域的X方向的兩端部，分別被配置成延伸於Y方向。而且，在該等2條的第2層配線M2W上配置有第3插塞P3，以能夠連接2個第3插塞P3的方式，在X方向配置有第3層配線M3(WL)。此第3層配線M3(WL)是字元線。因此，有時將上述第2層配線M2W顯示成“與字元線連接的第2層配線”。
並且，與TND2的另一方的源極‧汲極區域及TND1的另一方的源極‧汲極區域連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線(被供給第2電源電位的第2電源電位線)。與TND4的另一方的源極‧汲極區域及TND3的另一方的源極‧汲極區域連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。該等2條的接地電位線是在前述記憶格區域的兩端部所配置的2條第2層配線M2(M2W)的內側，分別被配置成延伸於Y方向。
並且，與TNA1的另一方的源極‧汲極區域連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(BL，第1位元線)連接。此第2層配線M2(BL)是位元線對的其中一位元線。與TNA2的另一方的源極‧汲極 區域連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BL)連接。此第2層配線M2(/BL，第2位元線)是其他的位元線。該等2條的位元線(BL，/BL，位元線對)是在前述2條接地電位線(LVSS)的內側，分別被配置成延伸於Y方向。
並且，以能夠連接：與TP1的另一方的源極‧汲極區域連接的第1層配線M1D上的第2插塞P2，及與TP2的另一方的源極‧汲極區域連接的第1層配線M1D上的第2插塞P2之方式，配置有第2層配線M2(LVDD)。此第2層配線M2(LVDD)是電源電位線(被供給第1電源電位的第1電源電位線)。此電源電位線是在前述2條位元線(BL，/BL)間，主要是延伸於Y方向，具有延伸於Y方向的線部，及由此線部來覆蓋上述第2插塞P2上的突起部。
上述第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的連接狀態是只要符合圖1所示的電路圖的結線狀態，便可實施各種的變形，但如前述般，藉由以第2層配線M2為主來延伸於Y方向，以第3層配線M3為主來延伸於X方向，可實現簡單的佈局。另外，在圖2~圖4中，基於方便起見，只顯示1個(1位元)的記憶格區域，但如後述般，記憶格是被重複配置於X方向及Y方向，因此在記憶格陣列中，上述接地電位線(LVSS)，位元線(BL，/BL)，電源電位線(LVDD)是被配置成延伸於Y方向，字元線(WL)是被配置成延 伸於X方向(參照圖14)。
並且，在本實施形態中是將活性區域分割而配置(AcP2及AcP1，AcP4及AcP3)，因此僅位於活性區域間的元件分離區域(STI)部分，驅動器電晶體(TND1及TND2，TND3及TND4)的形成區域會變大，但可利用此區域，如上述般在第2層配線M2W(與字元線連接的第2層配線)與位元線(BL，/BL)之間配置接地電位線(LVSS)。藉此，產生接地電位線(LVSS)的屏蔽效應，可降低第2層配線M2W(與字元線連接的第2層配線)與位元線(BL，/BL)的相互作用(串音雜訊)。
並且，可擴大接地電位線(LVSS)與位元線(BL，/BL)之間隔(d1)，可降低該等的配線間的配線電容。而且，可擴大電源電位線(LVDD)與位元線(BL，/BL)之間隔(d2)，可降低該等的配線間的配線電容。特別是位元線(BL，/BL)在資料的讀出，寫入中為實現重要的任務之配線，所以雜訊等所造成電位的變化影響記憶體動作大。因此，藉由擴大接地電位線(LVSS)與位元線(BL，/BL)之間隔(d1)或電源電位線(LVDD)與位元線(BL，/BL)之間隔(d2)，可謀求記憶體的動作特性的提升。例如，在將第2層配線M2W(與字元線連接的第2層配線)與位元線(BL，/BL)之間隔設為d3時，藉由成為d3<d1，d3<d2，可謀求記憶體的動作特性的提升。
另外，一邊參照圖2~圖4一邊說明的各圖案是對記 憶格區域的中心點配置成點對稱。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)，將明示該等的連接狀態之電路圖顯示於圖5。
[記憶格的剖面構造]
其次，一邊參照圖6~圖11的剖面圖，一邊說明上述佈局的剖面構造，藉此更明確本實施形態的SRAM的記憶格的構成。
如圖6~圖8所示般，在半導體基板1中，形成有元件分離區域STI。藉由此元件分離區域STI來區劃活性區域(Ac)。亦即，以元件分離區域STI所包圍的區域會成為活性區域(Ac)。如前述般，6個的活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)會在X方向排列配置，其狀態由圖6等所示的剖面圖也可得知。
此元件分離區域STI可利用STI(shallow trench isolation)法來形成。亦即，使用光微影技術及蝕刻技術，在半導體基板1形成元件分離溝。而且，以能夠埋入元件分離溝的方式，在半導體基板上形成氧化矽膜，然後，藉由化學機械的研磨法(CMP；chemical mechanical polishing)來除去半導體基板上所形成之不要的氧化矽膜。藉此，可形成只在元件分離溝內埋入氧化矽膜的元件分離區域STI。另外，亦可利用LOCOS(local Oxidation of silicon)法來形成此元件分離區域STI。
並且，在半導體基板1中形成：含有p型雜質(例如硼等)的p型阱(P-well)，及含有n型雜質(例如磷或砷等)的n型阱(N-well)。p型阱(P-well)是例如可使用離子注入法來對活性區域(Ac)導入p型雜質而形成，n型阱(N-well)是例如可使用離子注入法來對活性區域(Ac)導入n型雜質而形成。如前述般，該等阱是以元件分離區域STI的下部來聯繫，以預定的寬延伸於Y方向(參照圖6，圖12等)。並且，3個的阱(P-well，N-well，P-well)會在X方向排列配置。換言之，在n型阱(N-well)的兩側配置有p型阱(P-well)。另外，亦可在各阱的表面形成通道形成用的半導體區域(未圖示)。此通道形成用的半導體區域是為了調整形成通道的臨界值電壓而被形成。
並且，在活性區域(Ac)的主表面形成有閘極絕緣膜GO。例如可使用氧化矽膜等，作為此閘極絕緣膜GO。此閘極絕緣膜GO是例如可使用熱氧化法或CVD法等來形成。
而且，在閘極絕緣膜GO上形成有閘極電極G(圖7，圖8)。例如，可使用多結晶矽膜，作為閘極電極G。例如，在包含閘極絕緣膜GO上的半導體基板1上，以CVD法等堆積多結晶矽膜，圖案化，藉此可形成閘極電極G。另外，亦可以多結晶矽膜與金屬膜的層疊膜來構成閘極電極G。
又，亦可將閘極絕緣膜變更成high-K膜，將閘極電極設為金屬閘極構造。
在此，所謂圖案化是意指將加工的對象膜上的光阻劑膜予以曝光‧現像，成為所望的形狀之後，以此光阻劑膜作為光罩來蝕刻加工的對象膜之工程。此閘極電極(G)的圖案化時，如前述般，藉由使用二重曝光技術等，可精度佳地形成以微細的線寬及空間寬所配置的閘極電極(G)。前述本實施形態的佈局(參照圖2等)是在適用二重曝光技術時也合適。
並且，在閘極電極G的兩側的p型阱(P-well)中形成有n型的低濃度雜質區域EX1(圖7，圖8)。此n型的低濃度雜質區域EX1是以閘極電極G作為光罩，可藉由離子注入法來對活性區域(AcP)導入n型雜質而形成。在閘極電極G的兩側的n型阱(N-well)中形成有p型的低濃度雜質區域EX1(圖7，圖8)。此p型的低濃度雜質區域EX1是以閘極電極G作為光罩，可藉由離子注入法來對活性區域(AcN)導入p型雜質而形成。
並且，在閘極電極G的兩側的側壁形成有側壁SW(圖7，圖8)。此側壁SW是例如由氮化矽膜所構成。例如，以CVD法，在包含閘極電極G上的半導體基板1上堆積氮化矽膜等的絕緣膜之後，藉由實施異方性蝕刻，可使絕緣膜作為側壁SW來殘留於閘極電極G的側壁。
並且，在閘極電極G及側壁SW的合成體的兩側的p型阱(P-well)中形成有n型的高濃度雜質區域EX2(圖 7，圖8)。此n型的高濃度雜質區域EX2是以上述合成體作為光罩，可藉由離子注入法來導入n型雜質而形成。而且，在上述合成體的兩側的n型阱(N-well)中形成有p型的高濃度雜質區域EX2(圖7，圖8)。此p型的高濃度雜質區域EX2是以上述合成體作為光罩，可藉由離子注入法來導入p型雜質而形成。高濃度雜質區域EX2是雜質濃度比低濃度雜質區域EX1高，且形成深。以此低濃度雜質區域EX1及高濃度雜質區域EX2來構成LDD(Lightly Doped Drain)構造的源極‧汲極區域。另外，所謂源極‧汲極區域是意指成為源極或汲極的區域。並且，有時將此源極‧汲極區域表示成電晶體的“一端”或“另一端”等。
如前述般，在本實施形態中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)，配置在相異的活性區域(AcP2及AcP1，AcP4及AcP3)上。此構成由圖7等所示的剖面也了然。並且，本實施形態是在分割的活性區域(TND1及TND2，TND3及TND4)中也配置存取電晶體(TNA1，TNA2)。此構成由圖7等所示的剖面也了然。
另外，作為電晶體的形成方法，亦可在利用虛擬閘極來形成閘極圖案的溝之後，使用形成金屬閘極之所謂的Gate Last。
如圖9~圖11所示般，在各電晶體(TNA1，TND1，TND2，TP1等)的高濃度雜質區域EX2(源極‧汲極區 域)上配置有插塞P1。另外，在圖9~圖11的剖面圖雖未出現，但實際在閘極電極G上也形成有插塞P1(參照圖2)。插塞P1是例如可藉由其次的工程來形成。在包含各電晶體(TNA1，TND1，TND2，TP1等)上的半導體基板1上形成氮化矽膜與氧化矽膜的層疊膜作為層間絕緣膜IL1。其次，在層間絕緣膜IL1中形成接觸孔，在包含此接觸孔的內部之層間絕緣膜IL1上堆積導電性膜。導電性膜可使用阻障膜與金屬膜的層疊膜。阻障膜例如可使用Ti(鈦)膜或TiN(氮化鈦)膜或該等的層疊膜。並且，金屬膜例如可使用W(鎢)膜等。利用CMP法等來除去堆積後的導電性膜之中，接觸孔以外的導電性膜，藉此可在接觸孔內埋入導電性膜。
並且，在插塞P1上配置有第1層配線M1。此第1層配線M1可藉由使導電性膜圖案化來形成。另外，亦可將第1層配線M1設為埋入配線(鑲嵌配線)。
並且，在第1層配線M1上，經由第2插塞P2配置有第2層配線M2(LVSS，BL，/BL，LVDD等)。換言之，該等的配線會被配置於同層。第2插塞P2可在層間絕緣膜IL2中與第1插塞P1同樣形成。第2層配線M2可與第1層配線M1同樣形成。亦可以此第2層配線M2作為埋入配線。此時，亦可使用所謂的雙重鑲嵌法，其係於接觸孔與配線溝的內部同時埋入導電性膜，同時形成第2插塞P2及第2層配線M2。
並且，在第2層配線M2上，經由第3插塞P3配置 有第3層配線M3(WL)。第3插塞P3可在層間絕緣膜IL3中與第1插塞P1同樣形成。第3層配線M3可與第1層配線M1同樣形成。亦可將此第3層配線M3設為埋入配線。此時，亦可使用所謂的雙重鑲嵌法，其係於接觸孔與配線溝的內部同時埋入導電性膜，同時形成第3插塞P3及第3層配線M3。
另外，構成上述剖面構造的各圖案的形成工程雖無限制，但例如可以其次的順序來形成。首先，在半導體基板1中形成元件分離區域STI之後，形成阱(P-well，N-well，P-well)。然後，形成閘極絕緣膜GO及閘極電極G，形成低濃度雜質區域EX1之後，形成側壁SW，形成高濃度雜質區域EX2，藉此形成各電晶體(TNA1，TND1，TND2，TP1等)(參照圖7等)。然後，重複層間絕緣膜，插塞及配線的形成工程，藉此形成第1~第3層配線(M1~M3)等。然後，亦可再形成多層的配線。又，亦可同時形成後述構成連接單元(給電用單元)的各圖案，且亦可同時形成用以驅動SRAM的解碼器等的周邊電路等。
另外，在以後的實施形態中，雖省略剖面圖及形成工程的說明，但在電晶體部的剖面是成為類似於本實施形態的剖面構造，當然可以同樣的工程來形成。
[記憶格陣列的構成]
圖12是表示本實施形態的SRAM的記憶格陣列的概 念的平面圖。圖13及圖14是表示本實施形態的SRAM的記憶格陣列的構成的平面圖。圖13是表示從下層到第2插塞P2為止所位置的圖案的佈局，圖14是比第2插塞P2更上面的圖案的佈局。圖13及圖14所示的區域是對應於從圖12的下面到第2段，從左到第2列為止的2×2的單元區域。
如圖12所示般，以“F”來表示一邊參照圖2~圖4一邊說明的記憶格區域時，在記憶格陣列中，是在圖中的上下方向(Y方向)，對延伸於X方向的線(X軸)線，對稱地重複配置記憶格區域(X軸反轉)，在圖中的左右方向(X方向)，對延伸於Y方向的線(Y軸)，線對稱地重複配置記憶格區域(Y軸反轉)。
以此“F”所示的記憶格區域(以一點虛線所包圍的矩形的區域)的佈局及剖面構造是如利用圖2~圖4的平面圖及圖6~圖11的剖面圖來詳細說明般。並且，在以“F”所示的記憶格區域以外的記憶格區域中，各圖案的形狀係對延伸於X方向或Y方向的線設成線對稱(參照圖13，圖14)。
在此，如前述般，記憶格區域中的各阱(P-well，N-well，P-well)是延伸於Y方向(圖13)。而且，記憶格區域的外側的P-well是與旁邊的記憶格區域的P-well連接，因此若作為記憶格陣列全體來看，則p型阱(P-well)及n型阱(N-well)會在X方向交替地配置。
[連接單元區域的說明]
如一邊參照圖12一邊說明那樣，在記憶格陣列中雖配置有複數的單元區域(例如，m×n)，但在記憶格陣列中設有連接單元區域(給電區域)。經由連接單元區域來對各阱供給預定的電位(例如，接地電位VSS或電源電位VDD)。
在圖15中概念性地顯示本實施形態的SRAM的記憶格陣列中的連接單元區域的位置。如圖示般，此連接單元(給電單元)是被配置在Y方向所排列的各n個記憶格區域，對延伸於Y方向的線，線對稱地在X方向重複配置。換言之，在每m×n個的陣列區域部配置有連接單元區域，此連接單元區域是成為連接單元會在X方向被複數配置者。以「F’」表示排列於X方向的複數個連接單元之中的一個連接單元。
圖16及圖17是表示本實施形態的SRAM的連接單元(F’)的構成的平面圖。圖16是表示活性區域(給電部，電位施加部)AcS，虛擬閘極電極DG，第1插塞P1，第1層配線M1及第2插塞P2的配置。圖17是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖16及圖17中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1連接單元區域，例如被設定成與記憶格區域同大小。
在記憶格區域中，延伸於Y方向的各阱(P-well，N- well，P-well)是在圖16所示的連接單元中也延伸於Y方向，且p型阱(P-well)，n型阱(N-well)及p型阱(P-well)會在X方向排列配置。
並且，在連接單元區域上設有給電用的活性區域AcS，3個的活性區域AcS會在X方向排列配置。該等的活性區域(AcS)之間是成為元件分離區域(STI)。
具體而言，各活性區域AcS是各阱(P-well，N-well，P-well)的露出區域，在此是被形成在X方向具有長邊的大略矩形狀。並且，3個的活性區域AcS是被配置在延伸於X方向的同一線上。
在圖16中左側的p型阱(P-well)上的活性區域AcS上配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2。在此第2插塞P2上配置有第2層配線M2(LVSS)(圖17)。此第2層配線M2(LVSS)是成為在「記憶格的圖案佈局」的欄所說明的接地電位線。而且，在連接單元區域中，在第2層配線M2(LVSS)上配置有第3插塞P3，在其上部配置有第3層配線M3(CVSS)。此第3層配線M3(CVSS)是成為與排列於X方向的連接單元的各接地電位線連接的共通接地電位線(圖17)。
在n型阱(N-well)上的活性區域AcS上配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2。在此第2插塞P2上配置有第2層配線M2(LVDD)(圖17)。此第 2層配線M2(LVDD)是成為在「記憶格的圖案佈局」的欄所說明的電源電位線。而且，在連接單元區域中，在第2層配線M2(LVDD)上配置有第3插塞P3，在其上部配置有第3層配線M3(CVDD)。此第3層配線M3(CVDD)是成為與排列於X方向的連接單元的各接地電位線連接的共通電源電位線(圖17)。
在圖16中右側的p型阱(P-well)上的活性區域AcS上配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2。在此第2插塞P2上配置有第2層配線M2(LVSS)(圖17)。此第2層配線M2(LVSS)是成為在「記憶格的圖案佈局」的欄所說明的接地電位線。而且，在連接單元區域中，在第2層配線M2(LVSS)上配置有第3插塞P3，在其上部配置有第3層配線M3(CVSS)。此第3層配線M3(CVSS)是成為與排列於X方向的連接單元的各接地電位線連接的上述共通接地電位線(圖17)。
另外，在連接單元區域上，延伸有在「記憶格的圖案佈局」的欄所說明的位元線(第2層配線M2(BL)，第2層配線M2(/BL))(圖17)。
並且，如圖16所示，在連接單元區域中，在元件分離區域STI上，配置有延伸於X方向的虛擬閘極電極(虛擬閘極配線，虛擬閘極)DG。所謂虛擬閘極電極是設在元件分離區域(STI)上，無法進行電晶體動作的導電性膜。此導電性膜是與閘極電極G同一材料，以同一工程形 成。
藉由如此設置虛擬閘極電極DG，閘極電極所造成的凹凸會規則性地重複，佈局的規則性會提升。其結果，可降低製造偏差等，可謀求裝置特性的提升。虛擬閘極電極DG是被配置成延伸於X方向的線狀，但在此是適當設有分離部Sp，分割配置(參照圖16)。
圖18是表示本實施形態的SRAM的記憶格及連接單元形成區域的概念的平面圖。圖19及圖20是表示本實施形態的SRAM的記憶格及連接單元形成區域的構成的平面圖。圖19是表示從下層到第2插塞P2為止所位置的圖案的佈局，圖20是表示比第2插塞P2更上面的圖案的佈局。在圖18~圖20所示的區域是表示2×3的單元區域，從下面算起第2段配置有連接單元區域。
如圖18~圖20所示，連接單元(F’)的虛擬閘極電極DG是在連接單元的Y方向的兩端，配置成夾著活性區域(AcS)。此時，亦可將虛擬閘極電極DG配置成延伸於X方向之不間斷的線狀，但在此是以能夠和鄰接的記憶格的閘極電極G對應的方式，適當切斷虛擬閘極電極DG。換言之，設有分離部(Sp)。藉由如此配置虛擬閘極電極DG，閘極電極G及虛擬閘極電極DG的規則性會更提升，可使裝置特性提升。
另外，構成連接單元的各圖案(AcS，DG，P1~P3，M1~M3等)可與構成記憶格的各圖案同樣形成。
(實施形態2)
在實施形態1中是使排列於X方向的6個活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)之中，配置有分割後的驅動器電晶體(TND1及TND2)的AcP2與AcP1的X方向的長度(X方向的寬)相等。並且，使配置有驅動器電晶體(TND3及TND4)的AcP4與AcP3的X方向的長度(X方向的寬)相等。亦可將該等設為相異的長度(寬)。此活性區域(Ac)的X方向的寬是與各電晶體的閘極寬對應。因此，換言之，在實施形態1中是使驅動器電晶體(TND1)的閘極寬與驅動器電晶體(TND2)的閘極寬相等，且使驅動器電晶體(TND3)的閘極寬與驅動器電晶體(TND4)的閘極寬相等。
相對的，在本實施形態中是使驅動器電晶體(TND1)的閘極寬與驅動器電晶體(TND2)的閘極寬相異，且使驅動器電晶體(TND3)的閘極寬與驅動器電晶體(TND4)的閘極寬相異。
圖21及圖22是表示本實施形態的SRAM的記憶格的構成的平面圖。圖21是表示活性區域Ac，閘極電極G及第1插塞P1的配置。圖22是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。因此，在圖21及圖22中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，有關比上述第2插塞P2還上面的構成，亦即有關第2層配線M2，第3插塞P3及第3層配線M3的配置是與一邊參照圖4一邊說明的實 施形態1時相同。並且，圖中以一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
有關記憶格的構成是除了AcP2與AcP1的X方向的長度(X方向的寬)及AcP4與AcP3的X方向的長度(X方向的寬)以外的構成，與實施形態1相同，因此省略其詳細的說明。
如圖21所示般，例如將活性區域AcP2及活性區域AcP1的寬分別設為WAcP2，WAcP1時，亦可為WAcP2<WAcP1。並且，將活性區域AcP3及活性區域AcP4的寬分別設為WAcP3，WAcP4時，亦可為WAcP4<WAcP3。
如此，在本實施形態中，可容易調整驅動器電晶體(TND1及TND2，TND3及TND4)的驅動能力與存取電晶體(TNA1，TNA2)的驅動能力的比。亦即，僅改變活性區域(AcP2及AcP1，AcP4及AcP3)的寬，便可簡單地調整β比。
在實施形態1中是將存取電晶體(TNA1，TNA2)的閘極寬與驅動器電晶體的閘極寬(TND1與TND2的閘極寬的和，TND3與TND4的閘極寬的和)設為1：2，但此比是按照SRAM的特性來適當調整。亦即，依裝置，有時會有想要按照目的用途，例如使讀出特性形成比寫入特性更佳等，而改變存取電晶體與驅動器電晶體的能力比。在此，將存取電晶體(TNA1，TNA2)的閘極寬設為“a”，將驅動器電晶體的閘極寬(TND1與TND2的閘極寬的 和，TND3與TND4的閘極寬的和)設為“b”，有關此比a：b可容易調整將a設為1時的b的值(亦即，b/a，有時予以稱為“β比”)。調整的範圍是例如在1.1以上3以下的範圍調整b/a為理想。更理想是在1.5以上2.5以下的範圍調整b/a。
這是因為若例如設為b/a=1.1，則在使驅動器電晶體TND1與存取電晶體TNA1的閘極寬相等，設為1時，驅動器電晶體TND2的閘極寬為0.1，成為相當窄的閘極寬，所以圖案不會安定。
因此，使驅動器電晶體TND1與TND2的閘極寬形成0.75前後。
相對的，若b/a=1.5，則驅動器電晶體TND2的閘極寬為0.5，大體的圖案形成為可能，或可使驅動器電晶體TND1與存取電晶體TNA1的閘極寬接近相等的方向。
又，若例如b/a=3，則存取電晶體TNA1的閘極寬為1，驅動器電晶體TND1與TND2的閘極寬為1.5。
相較於此，將存取電晶體TNA1的閘極寬設為1，且將驅動器電晶體TND1與TND2的閘極寬設為1.25，存取電晶體TNA1與驅動器電晶體TND1的閘極寬的差可比上述“b/a=3”的情況小的點，較為理想。
另外，有關其他的活性區域(AcN1，AcN2)的寬雖無限制，但在此是設定成與活性區域AcP2及活性區域AcP4的寬相同。
並且，亦可將上述關係設為相反(WAcP2>WAcP1， WAcP4>WAcP3)來調整β比，但可想像擴大配置有2個電晶體的活性區域(AcP1，AcP3)的寬，製造偏差較少，特性的控制性也高。
而且，閘極電極G及第1插塞P1的配置是與實施形態1(圖2)同樣，因此省略其說明。並且，有關圖22所示的第1插塞P1，第1層配線M1及第2插塞P2的配置也是與實施形態1(圖3)同樣，因此省略其說明。
如此，在本實施形態中是除了在實施形態1所詳細說明的效果以外，還可實現上述效果。
(實施形態3)
在實施形態1所說明的連接單元中是將p型阱(P-well)上的活性區域AcS與第2層配線M2(LVSS)連接，將n型阱(N-well)上的活性區域AcS與第2層配線M2(LVDD)連接。此第2層配線M2(LVSS)是在「記憶格的圖案佈局」的欄所說明的接地電位線，第2層配線M2(LVDD)是在「記憶格的圖案佈局」的欄所說明的電源電位線。亦即，經由被連接至記憶格的接地電位線或電源電位線來進行阱給電，但亦可利用接地電位線或電源電位線以外的配線(第3電位配線)來進行阱給電。在本實施形態中是使用第2接地電位線(LVSSB)作為p型阱(P-well)的給電用的配線。
[連接單元區域的說明]
圖23及圖24是表示本實施形態的SRAM的連接單元的構成的平面圖。圖23是表示活性區域AcS，虛擬閘極電極DG，第1插塞P1，第1層配線M1及第2插塞P2的配置。圖24是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖23及圖24中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1連接單元區域(例如，對應於圖18的F’的區域)，例如被設定成與記憶格區域同大小。
在記憶格區域中，延伸於Y方向的各阱(P-well，N-well，P-well)是在圖23所示的連接單元中也延伸於Y方向，且p型阱(P-well)，n型阱(N-well)及p型阱(P-well)會在X方向排列配置。
並且，在連接單元區域上設有給電用的活性區域AcS，3個的活性區域AcS會在X方向排列配置。該等的活性區域(AcS)之間是成為元件分離區域(STI)。
具體而言，各活性區域AcS是各阱(P-well，N-well，P-well)的露出區域，在此是被形成在X方向具有長邊的大略矩形狀。並且，3的活性區域AcS是被配置在延伸於X方向的同一線上。
在圖中右側的p型阱(P-well)上的活性區域AcS上配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2(圖23)。在此第2插塞P2上配置有第2層配線M2 (LVSSB)(圖24)。
此第2層配線M2(LVSSB)是第2接地電位線，成為與在「記憶格的圖案佈局」的欄所說明的接地電位線(第2層配線M2(LVSS))相異的配線。而且，在連接單元區域中，在第2層配線M2(LVSS)上配置有第3插塞P3，在其上部配置有第3層配線M3。此第3層配線M3是成為與排列於X方向的連接單元的各第2接地電位線連接的共通第2接地電位線(圖24)。
同樣，在圖中右側的p型阱(P-well)上的活性區域AcS上配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2。在此第2插塞P2上配置有第2層配線M2(LVSSB)。
此第2層配線M2(LVSSB)是第2接地電位線，與在「記憶格的圖案佈局」的欄所說明的接地電位線(第2層配線M2(LVSS))相異的配線。而且，在連接單元區域中，在第2層配線M2(LVSS)上配置有第3插塞P3，在其上部配置有第3層配線M3。此第3層配線M3是成為與排列於X方向的連接單元的各第2接地電位線連接的上述共通第2接地電位線(圖24)。
另外，在n型阱(N-well)上的活性區域AcS上，與實施形態1的情況同樣，配置有第1插塞P1，第1層配線M1，且經由插塞P2配置有第2層配線M2(LVDD)。此第2層配線M2(LVDD)是成為在「記憶 格的圖案佈局」的欄所說明的電源電位線。而且，在連接單元區域中，在第2層配線M2(LVDD)上配置有第3插塞P3，且在其上部配置有第3層配線M3(CVDD)。此第3層配線M3(CVDD)是成為與排列於X方向的連接單元的各接地電位線連接的共通電源電位線(參照圖24，圖17)。
並且，在連接單元區域中，在從記憶格區域延伸的接地電位線(第2層配線M2(LVSS))上，經由第3插塞P3配置有共通接地電位線(第3層配線M3(CVSS))(圖24，圖17)。
如此，在本實施形態中，所謂連接至記憶格的接地電位線是以別的配線來對p型阱(P-well)進行給電，因此可個別地設定p型阱(P-well)的固定電位(電晶體的背閘極電位)，及連接至記憶格的接地電位線的電位。
例如，可將連接至記憶格的接地電位線的電位設為0.1V程度，將p型阱(P-well)的固定電位(電晶體的背閘極電位)設為0V。藉由如此使p型阱的固定電位比連接至記憶格的接地電位線的電位還相對地下降，會產生反餽偏壓效應，可謀求洩漏電流的低減。藉由如此將連接至記憶格的接地電位線及p型阱(P-well)的給電用的配線設為個別配線，可進行電晶體特性的微調整，使裝置特性提升。
並且，圖25是表示本實施形態的SRAM的記憶格的電路圖。記憶格的構成及電路動作是與實施形態1的情況 同樣，例如電晶體的連接關係是與圖1或圖5所示的電路圖同樣，但構成SRAM的記憶格的電晶體(TND2，TNA1，TND1，TND3，TNA2，TND4)的背閘極電位(在此是VSSB)不同。
亦即，在圖5中雖未明示，但實際有關8個的電晶體的背閘極，n型的電晶體(TND2，TNA1，TND1，TND3，TNA2，TND4)的背閘極電位是接地電位(VSS)，p型的電晶體(TP1，TP2)的背閘極電位是電源電位(VDD)。相對於此，在圖25中，n型的電晶體(TND2，TNA1，TND1，TND3，TNA2，TND4)的背閘極電位是成為第2接地電位(VSSB)。另外，p型的電晶體(TP1，TP2)的背閘極電位是電源電位(VDD)。
另外，在本實施形態中是將接地電位線設為別的配線，但亦可將電源電位線設為別的配線。
例如，在圖16所示的n型阱(N-well)上的活性區域AcS上，與實施形態1的情況同樣，配置第1插塞P1，且在該第1插塞P1上配置第1層配線M1。在第1層配線M1上設置第2插塞P2，配置第2層配線。此第2層配線是配置成位於圖16所示的電源電位線(LVDD)的右側，成為第2電源電位線(LVDDB)。亦即，2條的第2層配線之中，將左側設為電源電位線(LVDD)，將右側設為第2電源電位線(LVDDB)。然後，電源電位線(LVDD)及第2電源電位線(LVDDB)是經由第3插塞P3來分別與個別的第3層配線(共通電源電位線，共通 第2電源電位線)連接。
若根據上述構成，則可將p型的電晶體(TP1，TP2)的背閘極電位設為第2電源電位(VDDB)。例如，藉由在第2電源電位線(LVDDB)與連接至記憶格的電源電位線(電源電位線(LVDD))之間設置具有比較高的導通阻抗值之p型的電晶體，可抑制閂鎖(latch-up)現象的發生。
如以上般，亦可將接地電位(VSS)側設為別的配線構成，且亦可將電源電位(VDD)側設為別的配線構成。當然，亦可在接地電位(VSS)側及電源電位(VDD)側的雙方適用別的配線構成。
(實施形態4)
在實施形態1所說明的記憶格是以AcP2，AcP1，AcN1，AcN2，AcP3，AcP4的順序，在X方向排列配置6個的活性區域(圖2)，但亦可替換AcP2與AcP1的位置，及替換AcP3與AcP4的位置(參照圖26)。
[記憶格的構成] [記憶格的圖案佈局]
圖26~圖28是表示本實施形態的SRAM的記憶格的構成的平面圖。圖26是表示活性區域Ac，閘極電極G及第1插塞P1的配置。圖27是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖28是表示第2插塞 P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖26及圖27中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖27及圖28中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
如圖26所示般，在半導體基板中，p型阱(P-well)，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。在圖26中是只顯示1個(1位元)的記憶格區域，但實際如前述般，記憶格是在X方向及Y方向重複配置(參照圖12~圖14)，該等的阱(P-well，N-well，P-well)是形成延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，Ac)。
並且，在半導體基板中，6個的活性區域是在X方向排列配置。與實施形態1的情況不同，在本實施形態中是依AcP1，AcP2，AcN1，AcN2，AcP4，AcP3的順序排列配置。
其他的構成(G，P1等)是與實施形態1同樣，因此省略其詳細的說明。並且，圖27及圖28所示的第1插塞P1，第1層配線M1，第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置也是與一邊參照圖3及圖4一邊說明的實施形態1的情況大致相同，因此省略其詳細的說明。
如此，本實施形態是在記憶格區域中，針對在Y方向具有長邊的大略矩形狀的活性區域AcP1及AcP2的配置，使比長邊更長的AcP1遠離n型阱(N-well)來配置。並且，在記憶格區域中，針對在Y方向具有長邊的大略矩形狀的活性區域AcP4及AcP3的配置，使比長邊更長的AcP3遠離n型阱(N-well)來配置。藉由如此的配置，可降低阱近接效應。
阱近接效應是意指例如在n型雜質的導入區域以外的區域形成光阻劑膜，阻止n型雜質的導入，藉此形成n型阱時，被注入至光阻劑膜的端部(例如，元件分離區域STI中)的n型雜質會擴散至被形成於p型阱的n型的電晶體的閘極電極或源極‧汲極區域，使n型的電晶體的特性劣化的現象。同樣，在p型的電晶體中也會受到p型阱形成時的p型雜質的影響。如此，在n型阱與p型阱的境界部是容易產生阱近接效應所造成的電晶體特性的變動，此問題會因記憶格的微細化而變得顯著。
然而，在本實施形態中是使比長邊更長的活性區域，換言之，配置有更多的電晶體的活性區域(AcP1及AcP3)遠離n型阱(N-well)與p型阱(P-well)的境界來配置，藉此降低阱近接效應，可使電晶體特性提升。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)，將明示該等的連接狀態之電路圖顯示於圖29。
由此圖29亦可明確，電晶體TNA1及TNA2會遠離n型阱(N-well)與p型阱(P-well)的境界來配置(參照圖中的箭號)。
如此，可降低阱近接效應，使電晶體特性(例如，TNA1或TNA2的特性等)提升。
在本實施形態中是除了在實施形態1所詳細說明的效果以外，還可實現上述效果。
(實施形態5)
在實施形態1所說明的記憶格中，是在各電晶體的源極‧汲極區域上及閘極電極G上設置第1插塞P1，藉此利用上層的配線來結線，但亦可利用共用插塞(共用接觸)SP1來結線。
圖30~圖32是表示本實施形態的SRAM的記憶格的構成的平面圖。圖30是表示活性區域Ac，閘極電極G，第1插塞P1及共用第1插塞SP1的配置。圖31是表示第1插塞P1，共用第1插塞SP1，第1層配線M1及第2插塞P2的配置。圖32是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖30及圖31中是以第1插塞P1及共用第1插塞SP1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖31及圖32中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1(1 位元)的記憶格區域。
[記憶格的圖案佈局]
有關本實施形態的記憶格的圖案佈局，上述共用第1插塞SP1的部分以外的構成是與實施形態1同樣，因此省略其詳細的說明，針對共用第1插塞SP1的附近的構成詳細說明。
如圖30所示般，在本實施形態中也是與實施形態1同樣，p型阱(P-well)，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。並且，6個的活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)是在X方向排列配置。該等的活性區域(Ac)之間是成為元件分離區域(STI)。
在上述6個活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)上，閘極電極G會隔著閘極絕緣膜(GO)，以能夠在X方向穿過各活性區域的方式延伸，構成在實施形態1的「電路構成」的欄所說明的8個電晶體。
具體而言，以能夠穿過活性區域AcP2，AcP1及AcN1上的方式配置有共通的閘極電極G1。藉此，在活性區域AcP2上配置有TND2，在活性區域AcP1上配置有TND1及在活性區域AcN1上配置有TP1，成為連接該等的閘極電極(G)。在活性區域AcP1上，與上述共通的閘極電極G1並行，配置有其他的閘極電極G2。藉此，在 活性區域AcP1上配置有TNA1，連接TNA1的源極‧汲極區域與TND1的源極‧汲極區域(被共通化)。
並且，以能夠穿過活性區域AcP4，AcP3及AcN2上的方式配置有共通的閘極電極G3。藉此，在活性區域AcP4上配置有TND4，在活性區域AcP3上配置有TND3及在活性區域AcN2上配置有TP2，成為連接該等的閘極電極(G)。在活性區域AcP3上，與上述共通的閘極電極G3並行，配置有其他的閘極電極G4。藉此，在活性區域AcP3上配置有TNA2，連接TNA2的源極‧汲極區域與TND3的源極‧汲極區域(被共通化)。
並且，上述4個的閘極電極G是各2個配置於同一線上。具體而言，穿過活性區域AcP2，AcP1及AcN1上的共通的閘極電極G1與活性區域AcP3上的閘極電極G4是被配置在延伸於X方向的同一線上。穿過活性區域AcP4，AcP3及AcN2上的共通的閘極電極G3與活性區域AcP1上的閘極電極G2是被配置在延伸於X方向的同一線上。
上述8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)的源極‧汲極區域上配置有第1插塞P1。並且，在上述4個的閘極電極上也被配置有第1插塞P1。
在此，在TP2的一方的源極‧汲極區域，及TP1，TND2，TND1的共通的閘極電極G1上，配置有一連續的插塞(一體的插塞)之共用第1插塞SP1。並且，在TP1 的一方的源極‧汲極區域，及TP2，TND3，TND4的共通的閘極電極G3上，配置有一連續的插塞之共用第1插塞SP1。
如此，亦可使用共用第1插塞SP1來連接應電性連接的源極‧汲極區域及閘極電極G。
藉由如此使用共用第1插塞SP1，不需要圖2所示之第1插塞P1d及P1h的配置，因此如圖30所示般，可縮小活性區域AcN1與AcN2間的距離。因此，例如與實施形態1的記憶格(參照圖2)作比較，可縮小記憶格面積。
另外，第1插塞P1及共用第1插塞SP1的上層的圖案的佈局，亦即，第1層配線M1，第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置是如圖31及圖32所示般，與一邊參照圖3及圖4一邊說明的實施形態1的情況幾乎相同，所以在此省略其詳細的說明。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)，將明示該等的連接狀態的電路圖顯示於圖33。
在此圖33中，根據上述共用第1插塞SP1的結線之處是對應於圖中的畫圈之處，源極‧汲極區域與閘極電極G會利用一連續的插塞(共用第1插塞SP1)來結線。
藉由如此使用共用第1插塞SP1，可縮小記憶格面積。
在本實施形態中是除了在實施形態1所詳細說明的效果以外，還可實現上述效果。
(實施形態6)
在實施形態1中是將延伸於大略矩形的記憶格區域的Y方向的邊的長度(圖中縱方向的長度)設為後述的電晶體2個份的長度(高度)，但在本實施形態中將延伸於大略矩形的記憶格區域的Y方向的邊的長度設為電晶體4個份的長度。所謂電晶體1個份的長度是意指將閘極電極的Y方向的寬設為a1，將閘極電極間的Y方向的距離設為b1時，a1與b1的和(a1+b1)。例如，在實施形態1中，延伸於記憶格區域的Y方向的邊的長度是2(a1+b1)，成為電晶體2個份的長度(參照圖2)。並且，在本實施形態中是將延伸於記憶格區域的Y方向的邊的長度設為4(a1+b1)。
並且，換言之，在實施形態1中是將閘極電極G配置成2段(2行)，但在本實施形態中是將閘極電極G配置成4段(4行)。
另外，本實施形態的SRAM的記憶格的電路構成及電路動作是與一邊參照圖1一邊說明的實施形態1時同樣。
[SRAM的構造] [記憶格的構成]
圖34~圖36是表示本實施形態的SRAM的記憶格的 構成的平面圖。圖34是表示活性區域A，閘極電極G及第1插塞P1的配置。圖35是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖36是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖34及圖35中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖35及圖36是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
[記憶格的圖案佈局] [A，G，P1]
如圖34所示般，在半導體基板中，p型阱(P-well)，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。在圖34中是只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置(參照圖12)，該等的阱(P-well，N-well，P-well)是形成延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，A)。
並且，在半導體基板中，3個的活性區域(AP1，AN，AP2)會在X方向排列配置。該等的活性區域(A)之間是成為元件分離區域(STI)。換言之，以元件分離區域(STI)來區劃活性區域(A)。並且，上述各阱(P- well，N-well，P-well)是以元件分離區域STI的下部聯繫。
具體而言，活性區域AP1是p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，在圖34中，基於方便起見，只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置(參照圖12)，因此在記憶格陣列中，活性區域AP1是與鄰接的記憶格(在此是圖34所示的記憶格區域的下側的記憶格)的活性區域連續配置。
活性區域AN是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。
活性區域AP2是位於上述n型阱的圖中右側的p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，記憶格是在X方向及Y方向重複配置(參照圖12)因此在記憶格陣列中，活性區域AP2是與鄰接的記憶格(在此是圖34所示的記憶格區域的上側的記憶格)的活性區域連續配置。
在上述3個的活性區域(AP1，AN，AP2)上，閘極電極G會隔著閘極絕緣膜(GO)，以能夠在X方向穿過各活性區域的方式延伸，構成在實施形態1的「電路構成」的欄所說明的8個電晶體。
具體而言，以能夠穿過活性區域AP1，AN及AP2上的方式配置有2個共通的閘極電極(G1，G3)。藉此，在活性區域AP2上，TND2及TND3會共有源極‧汲極區 域而串聯配置，在活性區域AP1上，TND1及TND4會共有源極‧汲極區域而串聯配置，而且，在活性區域AN上，TP1及TP2會共有源極‧汲極區域而串聯配置。並且，藉由一方的共通的閘極電極G1來連接TND1，TP1及TND2的閘極電極(G)，藉由另一方的共通閘極電極G3來連接TND3，TP2及TND4的閘極電極(G)。該等的2個共通的閘極電極(G1，G3)是並行延伸於X方向而配置。
並且，在活性區域AP1上，與上述2個共通的閘極電極G並行，配置有一閘極電極G2。藉此，在活性區域AP1上配置有TNA1，連接TNA1的源極‧汲極區域與TND1的源極‧汲極區域(被共通化)。而且，在活性區域AP2上，與上述2個共通的閘極電極(G1，G3)並行，配置有其他的閘極電極G4。藉此，在活性區域AP2上配置有TNA2，連接TNA2的源極‧汲極區域與TND3的源極‧汲極區域(被共通化)。
如此，在本實施形態中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)，配置在相異的活性區域(AP1，AP2)上。而且，藉由使該等的活性區域(AP1，AP2)延伸於Y方向，成為簡單的佈局，加工精度會提升。
因此，與實施形態1同樣，在活性區域(A)的形狀不設角部(彎曲部)，可容易將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。
並且，在上述活性區域(AP1，AP2)各配置3個電晶體，因此可減少活性區域的個數。藉此，更可實現簡單的佈局，可謀求記憶格區域的縮小化。
並且，藉由使活性區域(A)延伸於Y方向，可使閘極電極(G)延伸於X方向，不僅活性區域(A)的加工精度，還可使閘極電極(G)的加工精度提升。尤其是如在實施形態1詳細說明那樣，多重曝光技術的採用變得容易，可謀求加工精度的提升。並且，模擬模式作成變得容易，可使其檢驗精度提升。
[P1，M1，P2]
如圖35所示般，在一邊參照上述圖34一邊說明的8個電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)的源極‧汲極區域上配置第1插塞P1。並且，在一邊參照上述圖34一邊說明的4個閘極電極上也配置有第1插塞P1。
在此第1插塞P1上配置有第1層配線M1，可謀求第1插塞P1間的電性連接。
具體而言，TND2的一方的源極‧汲極區域上的第1插塞P1A，及TND1，TNA1的共通的源極‧汲極區域上的第1插塞P1B，及TP1的一方的源極‧汲極區域上的第1插塞P1C，及TP2，TND3，TND4的共通的閘極電極(G3)上的第1插塞P1D會以第1層配線(第1節點配線)M1A來連接。此第1層配線M1A可與圖1的蓄積節 點A對應。上述“一方的”是表示圖中的下側的源極‧汲極區域。
TND4的一方的源極‧汲極區域上的第1插塞P1E，及TND3，TNA2的共通的源極‧汲極區域上的第1插塞P1F，及TP2的一方的源極‧汲極區域上的第1插塞P1G，及TP1，TND1，TND2的共通的閘極電極(G1)上的第1插塞P1H會以第1層配線M1B來連接。此第1層配線(第2節點配線)M1B可與圖1的蓄積節點B對應。在此的“一方的”是表示圖中的上側的源極‧汲極區域。
並且，在TND2的另一方的源極‧汲極區域上的第1插塞P1I上配置有第1層配線(焊墊區域)M1S。而且，在TND1的另一方的源極‧汲極區域上的第1插塞P1J上配置有第1層配線M1S。
並且，在TP1及TP2的共通的源極‧汲極區域上的第1插塞P1K上配置有第1層配線(焊墊區域)M1D。此第1層配線M1D可與圖1的電源電位(VDD)對應，如後述般，與電源電位線(LVDD)連接。
並且，在TNA1的另一方的源極‧汲極區域上的第1插塞P1L，及TNA2的另一方的源極‧汲極區域上的第1插塞P1M上，分別配置有第1層配線M1BL。
並且，在TNA1的閘極電極(G2)上的第1插塞P1N，及TNA2的閘極電極(G4)上的第1插塞P1O上，分別配置有第1層配線M1W。
上述複數的第1插塞P1間的第1層配線M1的連接狀態是只要符合圖1所示的電路圖的結線狀態，便可實施各種的變形。
[P2，M2，P3，M3]
如圖36所示般，在一邊參照上述圖35一邊說明的第1層配線M1之中，與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)以外的第1層配線M1上配置有第2插塞P2，更在其上部配置有第2層配線M2。
具體而言，與TNA1的閘極電極(G2)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。並且，與TNA2的閘極電極(G4)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。該等2條的第2層配線M2W是在記憶格區域的X方向的兩端部，分別被配置成延伸於Y方向。而且，在該等2條的第2層配線M2W上配置有第3插塞P3，且以能夠連接2個第3插塞P3的方式，在X方向配置有第3層配線M3(WL)。此第3層配線M3(WL)是字元線。
並且，與TND2及TND3的共通的源極‧汲極區域(P1I)連接的第1層配線(焊墊區域)M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。與TND1及TND4的共通的源極‧汲極區域(P1J)連接的第1層配線(焊墊區域)M1S是經由第2插塞P2來與第2層配線M2 (LVSS)連接。此第2層配線M2(LVSS)是接地電位線。該等2條的接地電位線是在前述記憶格區域的兩端部所配置的2條第2層配線M2的內側，分別被配置成延伸於Y方向。
並且，與TNA1的另一方的源極‧汲極區域連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(BL)連接。此第2層配線M2(BL)是位元線對的其中一位元線。與TNA2的另一方的源極‧汲極區域連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BL)連接。此第2層配線M2(/BL)是其他的位元線。該等2條的位元線(BL，/BL)是在前述2條的接地電位線(LVSS)的內側，分別被配置成延伸於Y方向。
並且，與TP1及TP2的共通的源極‧汲極區域(P1K)連接的第1層配線(焊墊區域)M1D是經由第2插塞來與第2層配線M2(LVDD)連接。此第2層配線M2(LVDD)是電源電位線。
上述第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的連接狀態是只要符合圖1所示的電路圖的結線狀態，便可實施各種的變形，但如前述般，藉由以第2層配線M2為主來延伸於Y方向，以第3層配線M3為主來延伸於X方向，可實現簡單的佈局。另外，在圖34~圖36中，基於方便起見，只顯示1個(1位元)的記憶格區域，但如後述般，記憶格是被重複配置於X方向及Y方向，因此在記憶格陣列中，上述接地電位線 (LVSS)，位元線(BL，/BL)，電源電位線(LVDD)是配置成延伸於Y方向，字元線(WL)是配置成延伸於X方向。
並且，在本實施形態中，由於在第2層配線M2W(與字元線連接的第2層配線)與位元線(BL，/BL)之間配置接地電位線(LVSS)，因此會產生接地電位線(LVSS)的屏蔽效應，可降低第2層配線M2W(與字元線連接的第2層配線)與位元線(BL，/BL)的相互作用(串音雜訊)。
另外，一邊參照圖34~圖36一邊說明的各圖案是對記憶格區域的中心點配置成點對稱。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)，將明示該等的連接狀態的電路圖顯示於圖37。
[記憶格陣列的構成]
本實施形態的SRAM的記憶格陣列是與實施形態1同樣配置成陣列狀。亦即，如在實施形態1中一邊參照圖12一邊說明那樣，記憶格區域(“F”)係對延伸於X方向的線，重複配置成線對稱，且對延伸於Y方向的線，重複配置成線對稱。
[連接單元區域的說明]
並且，在本實施形態的SRAM的記憶格陣列中，與實施形態1同樣，設有連接單元區域。經由連接單元區域來對各阱供給預定的電位(例如接地電位VSS或電源電位VDD)。
(實施形態7)
在實施形態6中是將p型阱(P-well)，n型阱(N-well)及p型阱(P-well)排列於X方向而配置(圖34)，但亦可將n型阱(N-well)的兩側的p型阱(P-well)匯集於一方而配置(圖38)。
另外，在本實施形態中是與實施形態6同樣，將延伸於大略矩形的記憶格區域的Y方向的邊的長度設為電晶體4個份的長度。換言之，在本實施形態中是閘極電極G配置成4段(4行)。
另外，本實施形態的SRAM的記憶格的電路構成及電路動作是與一邊參照圖1一邊說明的實施形態1的情況同樣。
[SRAM的構造] [記憶格的構成]
圖38~圖40是表示本實施形態的SRAM的記憶格的構成的平面圖。圖38是表示活性區域A，閘極電極G及第1插塞P1的配置。圖39是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖40是表示第2插塞 P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖38及圖39是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖39及圖40是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
[記憶格的圖案佈局] [A，G，P1]
如圖38所示般，在半導體基板中，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。在圖38中是只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置(參照圖12)，因此雙方的阱(N-well，P-well)是形成延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，A)。
並且，在半導體基板中，3個的活性區域(AN，AP1，AP2)是在X方向排列配置。該等的活性區域(A)之間是成為元件分離區域(STI)。換言之，以元件分離區域(STI)來區劃活性區域(A)。而且，上述各阱(N-well，P-well)是以元件分離區域STI的下部來聯繫。
具體而言，活性區域AN是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。
活性區域AP1是位於上述n型阱的圖中右側的p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，在圖38中，基於方便起見，只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置，因此在記憶格陣列中，活性區域AP1是線狀地延伸於Y方向。
活性區域AP2是上述p型阱(P-well)的露出區域，被配置於活性區域AP1的旁邊，在Y方向具有長邊的大略矩形狀。
在上述3個的活性區域(AN，Ap1，AP2)上，閘極電極G會隔著閘極絕緣膜(GO)，以能夠在X方向穿過各活性區域的方式延伸，構成在實施形態1的「電路構成」的欄所說明的8個電晶體。
具體而言，以能夠穿過活性區域AN，AP1及AP2上的方式配置有2個共通的閘極電極(G1，G3)。藉此，在活性區域AP2上，TND2及TND4會共有源極‧汲極區域而串聯配置，在活性區域AP1上，TND1及TND3會共有源極‧汲極區域而串聯配置，而且，在活性區域AN上，TP1及TP2會共有源極‧汲極區域而串聯配置。並且，藉由一方的共通的閘極電極G1來連接TP1，TND1及TND2的閘極電極(G)，藉由另一方的共通閘極電極G3來連接TP2，TND3及TND4的閘極電極(G)。該等的2個共通的閘極電極G是並行延伸於X方向而配置。
並且，在活性區域AP1上，與上述2個共通的閘極 電極(G1，G3)並行，配置有一閘極電極G2。藉此，在活性區域AP1上配置有TNA1，連接TNA1的源極‧汲極區域與TND1的源極‧汲極區域(被共通化)。而且，在活性區域AP1上，與上述2個共通的閘極電極G並行，配置有其他的閘極電極G4。藉此，在活性區域AP1上配置有TNA2，連接TNA2的源極‧汲極區域與TND3的源極‧汲極區域(被共通化)。
如此，在本實施形態中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)，配置在相異的活性區域(AP1，AP2)上。而且，藉由使該等的活性區域(AP1，AP2)延伸於Y方向，成為簡單的佈局，加工精度會提升。
因此，與實施形態1同樣，在活性區域(A)的形狀不設角部(彎曲部)，可容易將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。
並且，也將存取電晶體(TNA1，TNA2)配置於上述活性區域(AP1)，因此可減少活性區域的個數。另外，在此是存取電晶體(TNA1，TNA2)也配置於上述活性區域(AP1)，但亦可分別在2個活性區域AP1及AP2各配置1個存取電晶體。如此，只要在分割驅動器電晶體而配置的活性區域(在此是AP1，AP2)適當配置剩下的n型的電晶體即可。藉此，可減少活性區域的個數。其結果，更可實現簡單的佈局，可謀求記憶格區域的縮小化。
並且，藉由使活性區域(A)延伸於Y方向，可使閘 極電極(G)延伸於X方向，不僅活性區域(A)的加工精度，還可使閘極電極(G)的加工精度提升。尤其是如在實施形態1詳細說明那樣，多重曝光技術的採用變得容易，可謀求加工精度的提升。並且，模擬模式作成變得容易，可使其檢驗精度提升。
[P1，M1，P2]
如圖39所示般，在一邊參照上述圖38一邊說明的8個電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)的源極‧汲極區域上配置有第1插塞P1。並且，在一邊參照上述圖38一邊說明的4個閘極電極上也配置有第1插塞P1。
在此第1插塞P1上配置有第1層配線M1，可謀求第1插塞P1間的電性連接。
具體而言，TND2的一方的源極‧汲極區域上的第1插塞P1A，及TND1，TNA1的共通的源極‧汲極區域上的第1插塞P1B，及TP1的一方的源極‧汲極區域上的第1插塞P1C，及TP2，TND3，TND4的共通的閘極電極(G3)上的第1插塞P1D會以第1層配線M1A來連接。此第1層配線(第1節點配線)M1A可與圖1的蓄積節點A對應。上述“一方的”是表示圖中的下側的源極‧汲極區域。
TND4的一方的源極‧汲極區域上的第1插塞P1E，及TND3，TNA2的共通的源極‧汲極區域上的第1插塞 P1F，及TP2的一方的源極‧汲極區域上的第1插塞P1G，及TP1，TND1，TND2的共通的閘極電極(G1)上的第1插塞P1H會以第1層配線(第2節點配線)M1B來連接。此第1層配線M1B可與圖1的蓄積節點B對應。在此的“一方的”是表示圖中的上側的源極‧汲極區域。
並且，TND2，TND4的共通的源極‧汲極區域上的第1插塞P1P，及TND1，TND3的共通的源極‧汲極區域上的第1插塞P1Q會以第1層配線M1S來連接。此第1層配線M1S可與圖1的接地電位(VSS)對應，如後述般，與接地電位線(LVSS)連接。
並且，在TP1及TP2的共通的源極‧汲極區域上的第1插塞P1R上配置有第1層配線M1D。此第1層配線M1D可與圖1的電源電位(VDD)對應，如後述般，與電源電位線(LVDD)連接。
並且，在TNA1的另一方的源極‧汲極區域上的第1插塞P1S，及TNA2的另一方的源極‧汲極區域上的第1插塞P1T上分別配置有第1層配線M1BL。而且，TNA1的閘極電極(G2)上的第1插塞P1U，及TNA2的閘極電極(G4)上的第1插塞P1V會以第1層配線M1W來連接。
上述複數的第1插塞P1間的第1層配線M1的連接狀態是只要符合圖1所示的電路圖的結線狀態，便可實施各種的變形。
[P2，M2，P3，M3]
如圖40所示般，在一邊參照上述圖39一邊說明的第1層配線M1之中，在與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)以外的第1層配線M1上配置有第2插塞P2，更在其上部配置有第2層配線M2。
具體而言，與TNA1的閘極電極(G2)及TNA2的閘極電極(G4)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。此第2層配線M2W是在記憶格區域的X方向的端部，被配置成延伸於Y方向。而且，在此第2層配線M2上配置有第3插塞P3，在此第3插塞P3上配置有延伸於X方向的第3層配線M3(WL)。此第3層配線M3(WL)是字元線。
並且，與TNA1的另一方的源極‧汲極區域(P1S)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(BL)連接。此第2層配線M2(BL)是位元線對的其中一位元線。
與TNA2的另一方的源極‧汲極區域(P1T)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BL)連接。此第2層配線M2(/BL)是其他的位元線。該等2條的位元線(BL，/BL)是分別被配置成延伸於Y方向。
並且，與TND2，TND4的共通的源極‧汲極區域(P1P)及TND1，TND3的共通的源極‧汲極區域 (P1Q)連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。此接地電位線是在2條的位元線(BL，/BL)間，被配置成延伸於Y方向。
並且，與TP1及TP2的共通的源極‧汲極區域(P1R)連接的第1層配線M1D是經由第2插塞來與第2層配線M2(LVDD)連接。此第2層配線M2(LVDD)是電源電位線。
上述第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的連接狀態是只要符合圖1所示的電路圖的結線狀態，便可實施各種的變形，但如前述般，藉由以第2層配線M2為主來延伸於Y方向，以第3層配線M3為主來延伸於X方向，可實現簡單的佈局。另外，在圖34~圖36中，基於方便起見，只顯示1個(1位元)的記憶格區域，但如後述般，記憶格是被重複配置於X方向及Y方向，因此在記憶格陣列中，上述接地電位線(LVSS)，位元線(BL，/BL)，電源電位線(LVDD)是配置成延伸於Y方向，字元線(WL)是配置成延伸於X方向。
並且，在本實施形態中，由於在位元線(BL，/BL)之間配置接地電位線(LVSS)，因此會產生接地電位線(LVSS)的屏蔽效應，可降低位元線(BL，/BL)間的相互作用(串音雜訊)
而且，在本實施形態中，由於在記憶格區域中，在n 型阱(N-well)的一側配置p型阱(P-well)，因此與實施形態6(圖34)的情況作比較，n型阱(N-well)與p型阱(P-well)的境界區域會減少，可降低前述的阱近接效應。
另外，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)，將明示該等的連接狀態的電路圖顯示於圖41。
[記憶格陣列的構成]
本實施形態的SRAM的記憶格陣列是與實施形態1同樣配置成陣列狀。亦即，如在實施形態1中一邊參照圖12一邊說明那樣，記憶格區域(“F”)係對延伸於X方向的線，重複配置成線對稱，且對延伸於Y方向的線，重複配置成線對稱。
[連接單元區域的說明]
並且，在本實施形態的SRAM的記憶格陣列中，與實施形態1同樣，設有連接單元區域。經由連接單元區域來對各阱供給預定的電位(例如接地電位VSS或電源電位VDD)。
本實施形態的SRAM的記憶格陣列是與實施形態1(圖15)同樣具有連接單元(F’)。此連接單元(F’)是被配置在Y方向所排列的各n個記憶格區域，對延伸於Y 方向的線，線對稱地在X方向重複配置。在圖15中是以「F’」來表示排列於X方向的複數個連接單元之中的一個連接單元。
圖42及圖43是表示本實施形態的SRAM的連接單元(F’)的構成的平面圖。圖42是表示活性區域AcS，虛擬閘極電極DG，第1插塞P1，第1層配線M1及第2插塞P2的配置。圖43是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖42及圖43中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，圖中以一點虛線所包圍的矩形的區域是表示1連接單元區域，例如被設定成與記憶格區域同大小。
在記憶格區域中，延伸於Y方向的各阱(N-well，P-well)是在圖42所示的連接單元中也延伸於Y方向，且n型阱(N-well)及p型阱(P-well)會在X方向排列配置。
並且，在連接單元區域上設有給電用的活性區域AcS，2個的活性區域AcS會在X方向排列配置。該等的活性區域(AcS)之間是成為元件分離區域(STI)。
具體而言，各活性區域AcS是各阱(P-well，N-well)的露出區域，在此是被形成在X方向具有長邊的大略矩形狀。並且，2個的活性區域AcS是被配置在延伸於X方向的同一線上。
在圖中左側的p型阱(P-well)上的活性區域AcS上 配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2。在此第2插塞P2上配置有第2層配線M2(LVSS)。此第2層配線M2(LVSS)是成為在「記憶格的圖案佈局」的欄所說明的接地電位線。而且，在連接單元區域中，在第2層配線M2(LVSS)上配置有第3插塞P3，在其上部配置有第3層配線M3(CVSS)。此第3層配線M3(CVSS)是成為與排列於X方向的連接單元的各接地電位線連接的共通接地電位線(圖43)。
在圖中左側的n型阱(N-well)上的活性區域AcS上配置有第1插塞P1，在此第1插塞P1上配置有第1層配線M1。並且，在第1層配線M1上配置有第2插塞P2。在此第2插塞P2上配置有第2層配線M2(LVDD)。此第2層配線M2(LVDD)是成為在「記憶格的圖案佈局」的欄所說明的電源電位線。而且，在連接單元區域中，在第2層配線M2(LVDD)上配置有第3插塞P3，在其上部配置有第3層配線M3(CVDD)。此第3層配線M3(CVDD)是與排列於X方向的連接單元的各接地電位線連接的共通電源電位線(圖43)。
另外，在連接單元區域上，延伸有在「記憶格的圖案佈局」的欄所說明的位元線(第2層配線M2(BL)，第2層配線M2(/BL))(圖43)。
並且，如圖42所示般，在連接單元區域中，在元件分離區域STI上配置有延伸於X方向的虛擬閘極電極 DG。藉由如此設置虛擬閘極電極DG，閘極電極所造成的凹凸會規則性地重複，佈局的規則性會提升。其結果，可降低製造偏差等，可謀求裝置特性的提升。
(實施形態8)
在實施形態7所說明的記憶格中是將3個的活性區域以AN，AP1，AP2的順序來排列於X方向而配置(圖38)，但亦可置換AP1及AP2的位置(參照圖44)。
[記憶格的構成] [記憶格的圖案佈局]
圖44~圖46是表示本實施形態的SRAM的記憶格的構成的平面圖。圖44是表示活性區域(A)，閘極電極G及第1插塞P1的配置。圖45是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖46是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖44及圖45中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖45及圖46中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，以圖中的一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
如圖44所示般，在半導體基板中，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。在圖44中， 只顯示1個(1位元)的記憶格區域，但實際如前述般，記憶格是在X方向及Y方向重複配置(參照圖12)，因此該等的阱(N-well，P-well)是成為延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，A)。
並且，在半導體基板中，3個的活性區域會在X方向排列配置。與實施形態7的情況不同，在本實施形態中是以AN，AP2，AP1的順序來排列配置。
其他的構成(G，P1等)是與實施形態7同樣，因此省略其詳細的說明。並且，圖45及圖46所示的第1插塞P1，第1層配線M1，第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置也是與一邊參照圖39及圖40一邊說明的實施形態1的情況大致相同，因此省略其詳細的說明。
如此，本實施形態是在記憶格區域中，使線狀延伸於Y方向的活性區域AP1遠離n型阱(N-well)與p型阱(P-well)的境界來配置。換言之，使配置有更多的電晶體的活性區域遠離上述境界來配置。藉此，n型阱(N-well)與p型阱(P-well)的境界與活性區域AP1的距離會變大，可降低前述的阱近接效應。其結果，可使電晶體特性。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TND2，TNA1，TND1，TP1，TP2，TND3，TNA2，TND4)，將明示該等的連接狀態的電路 圖顯示於圖47。
由此圖47亦可明確，電晶體TNA1及TNA2會遠離n型阱(N-well)與p型阱(P-well)的境界來配置(參照圖中的箭號)。
如此，可降低阱近接效應，使電晶體特性(例如，TNA1或TNA2的特性等)提升。
在本實施形態中是除了在實施形態1所詳細說明的效果以外，還可實現上述效果。
(實施形態9)
在實施形態1中是以所謂的單一埠(Single-Port)的SRAM(圖1)為例進行說明，但在本實施形態中是針對所謂的雙重埠(Dual-Port)的SRAM(圖48)的適用例來進行說明。
[電路構成]
圖48是表示本實施形態的SRAM的記憶格的等效電路圖。與在實施形態1中所說明的等效電路圖(圖1)不同，具有2對的位元線對(BLA及/BLA，BLB及/BLB)及2條的字元線(WLA，WLB)。
如圖48所示般，記憶格是被配置在上述2對的位元線與上述2條字元線WL的交叉部。此記憶格是具有：一對的載入電晶體(載入MOS，負荷用電晶體，負荷用MISFET)TP1，TP2，2對的存取電晶體(存取MOS，存 取用電晶體，存取MISFET，轉送用電晶體)TNA1及TNA3，TNA2及TNA4，及一對的驅動器電晶體(驅動器MOS，驅動用MISFET)TND2，TND4。
在此，本實施形態是具有與驅動器電晶體(驅動用MISFET)TND2並聯的驅動器電晶體TND1。並且，具有與驅動器電晶體(驅動用MISFET)TND4並聯的驅動器電晶體TND3。
構成上述記憶格的電晶體之中，載入電晶體是p型(p通道型)的電晶體，存取電晶體及驅動器電晶體是n型(n通道型)的電晶體。
並且，在構成上述記憶格的上述8個電晶體之中，TND2及TP1是構成CMOS反相器，TND4及TP2是構成其他的CMOS反相器。該等一對的CMOS反相器的相互的輸出入端子(蓄積節點A，B)是被交叉結合，構成作為記憶1位元的資訊之資訊蓄積部的正反器電路。
在此，本實施形態的SRAM的記憶格中是與TND2並列設有TND1，與TND4並列設有TND3，因此亦可視為以TND1，TND2及TP1來構成CMOS反相器，以TND3，TND4及TP2來構成其他的CMOS反相器。
因此，若詳述構成本實施形態的SRAM記憶格之10個的電晶體的連接關係，則如以下般。
在電源電位(第1電位)與蓄積節點A之間連接有TP1，在蓄積節點A與接地電位(基準電位，比上述第1電位低的第2電位)之間並聯有TND1及TND2，且 TP1，TND1及TND2的閘極電極是被連接至蓄積節點B。
在電源電位(第1電位)與蓄積節點B之間連接有TP2，在蓄積節點B與接地電位(基準電位，比上述第1電位低的第2電位)之間並聯有TND3及TND4，且TP2，TND3及TND4的閘極電極是被連接至蓄積節點A。
在位元線BLA與蓄積節點A之間連接有TNA1，在位元線/BLA與蓄積節點B之間連接有TNA3，且TNA1及TNA3的閘極電極是被連接至字元線WLA(成為字元線)。
並且，在位元線BLB與蓄積節點A之間連接有TNA2，在位元線/BLB與蓄積節點B之間連接有TNA4，且TNA2及TNA4的閘極電極是被連接至字元線WLB(成為字元線)。
如此，在本實施形態的SRAM記憶格中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)而構成。
如上述般，雙重埠(Dual-Port)的SRAM是設有2個資料的輸出入用的訊號的出入口(埠)，即使由一方的埠讀出資料，還是可同時由另一方的埠寫入資料，可高速地進行資料的處理。
[SRAM的構造] [記憶格的構成]
圖49~圖51是表示本實施形態的SRAM的記憶格的構成的平面圖。圖49是表示活性區域Ac，閘極電極G及 第1插塞P1的配置。圖50是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖51是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖49及圖50中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖50及圖51中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，以圖中的一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
[記憶格的圖案佈局] [Ac，G，P1]
如圖49所示般，在半導體基板中，p型阱(P-well)，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。在圖49中，只顯示1個(1位元)的記憶格區域，但實際如後述般，記憶格是在X方向及Y方向重複配置(參照圖12)，因此該等的阱(P-well，N-well，P-well)是成為延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，Ac)。
並且，在半導體基板中，6個的活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)是在X方向排列配置。該等的活性區域(Ac)之間是成為元件分離區域(STI)。換言之，以元件分離區域(STI)來區劃活性區域(Ac)。並且，上述各阱(P-well，N-well，P-well) 是以元件分離區域STI的下部來聯繫。
具體而言，活性區域AcP2是p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。活性區域AcP1是被配置在活性區域AcP2的旁邊，為p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，在圖49中，基於方便起見，只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置，因此在記憶格陣列中，活性區域AcP1及AcP2是線狀地延伸於Y方向。
活性區域AcN1是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。活性區域AcN2是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。
活性區域AcP3是位於上述n型阱的圖中右側的p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。活性區域AcP4是被配置在活性區域AcP3的旁邊，為上述p型阱(P-well)的露出區域，在Y方向具有長邊的大略矩形狀。另外，在記憶格陣列中，活性區域AcP3及AcP4是線狀地延伸於Y方向。
在上述6個的活性區域(AcP2，AcP1，AcN1，AcN2，AcP3，AcP4)上，閘極電極G會隔著閘極絕緣膜(GO)，以能夠在X方向穿過各活性區域的方式延伸，構成在上述「電路構成」的欄所說明的10個電晶體。
具體而言，以能夠穿過活性區域AcP2，AcP1及 AcN1上的方式配置有共通的閘極電極G1。藉此，在活性區域AcP2上配置有TND2，在活性區域AcP1上配置有TND1及在活性區域AcN1上配置有TP1，成為連接該等的閘極電極(G)。在活性區域AcP1上，與上述共通的閘極電極G1並行，配置有閘極電極G2b。藉此，在活性區域AcP1上配置有TNA1，連接TNA1的源極‧汲極區域與TND1的源極‧汲極區域(被共通化)。並且，在活性區域AcP2上，與上述共通的閘極電極G1並行，配置有閘極電極G2a。藉此，在活性區域AcP2上配置有TNA2，連接TNA2的源極‧汲極區域與TND2的源極‧汲極區域(被共通化)。
並且，以能夠穿過活性區域AcP4，AcP3及AcN2上的方式配置有共通的閘極電極G3。藉此，在活性區域AcP4上配置有TND3，在活性區域AcP3上配置有TND4及在活性區域AcN2上配置有TP2，成為連接該等的閘極電極(G)。在活性區域AcP3上，與上述共通的閘極電極G3並行，配置有閘極電極G4b。藉此，在活性區域AcP3上配置有TNA4，連接TNA4的源極‧汲極區域與TND4的源極‧汲極區域(被共通化)。並且，在活性區域AcP4上，與上述共通的閘極電極G3並行，配置有閘極電極G4a。藉此，在活性區域AcP4上配置有TNA3，連接TNA3的源極‧汲極區域與TND3的源極‧汲極區域(被共通化)。
並且，上述6個的閘極電極G是各3個配置於同一線 上。具體而言，穿過活性區域AcP2，AcP1及AcN1上的共通的閘極電極G1及活性區域AcP3上的閘極電極G4b以及活性區域AcP4上的閘極電極G4a是被配置在延伸於X方向的同一線上。穿過活性區域AcP4，AcP3及AcN2上的共通的閘極電極G3及活性區域AcP1上的閘極電極G2b以及活性區域AcP2上的閘極電極G2a是被配置在延伸於X方向的同一線上。
如此，在本實施形態中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)，配置在相異的活性區域(AcP2及AcP1，AcP4及AcP3)上。而且，藉由使該等的活性區域(AcP2及AcP1，AcP4及AcP3)延伸於Y方向，成為簡單的佈局，加工精度會提升。
因此，與實施形態1同樣，在活性區域(Ac)的形狀不設角部(彎曲部)，可容易將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。
並且，在上述活性區域(AcP2，AcP1，AcP4，AcP3)中配置存取電晶體(TNA1，TNA2，TNA3，TNA4)，因此可減少活性區域的個數。藉此，更可實現簡單的佈局，可謀求記憶格區域的縮小化。
並且，藉由使活性區域(Ac)延伸於Y方向，可使閘極電極(G)延伸於X方向，不僅活性區域(Ac)的加工精度，還可使閘極電極(G)的加工精度提升。尤其是如在實施形態1詳細說明那樣，多重曝光技術的採用變得容易，可謀求加工精度的提升。並且，模擬模式作成變得 容易，可使其檢驗精度提升。
[P1，M1，P2]
如圖50所示般，在一邊參照上述圖49一邊說明的10個電晶體(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3，TNA3)的源極‧汲極區域上配置有第1插塞P1。並且，在一邊參照上述圖49一邊說明的6個閘極電極上也配置有第1插塞P1。
在此第1插塞P1上配置有第1層配線M1，謀求第1插塞P1間的電性連接。
具體而言，TND2，TNA2的共通的源極‧汲極區域上的第1插塞P1a，及TND1，TNA1的共通的源極‧汲極區域上的第1插塞P1b，及TP1的一方的源極‧汲極區域上的第1插塞P1c，及TP2，TND3，TND4的共通的閘極電極G3上的第1插塞P1d會以第1層配線(第1節點配線)M1A來連接。此第1層配線M1A可與圖48的蓄積節點A對應。上述“一方的”是表示圖中的上側的源極‧汲極區域。
TND3，TNA3的共通的源極‧汲極區域上的第1插塞P1e，及TND4，TNA4的共通的源極‧汲極區域上的第1插塞P1f，及TP2的一方的源極‧汲極區域上的第1插塞P1g，及TP1，TND1，TND2的共通的閘極電極G上的第1插塞P1h會以第1層配線M1B來連接。此第1層配線M1B可與圖48的蓄積節點B對應。與上述蓄積節點(A 或B)對應的第1層配線M1(M1A，M1B)主要是被配置成延伸於X方向。在此的“一方的”是表示圖中的下側的源極‧汲極區域。
並且，TND2的另一方的源極‧汲極區域上的第1插塞P1j，及TND1的另一方的源極‧汲極區域上的第1插塞P1i會以第1層配線M1S來連接。此第1層配線M1S可與圖48的接地電位(VSS)對應，如後述般，與接地電位線(LVSS)連接。
TND3的另一方的源極‧汲極區域上的第1插塞P1k，及TND4的另一方的源極‧汲極區域上的第1插塞P1m會以第1層配線M1S來連接。此第1層配線M1S可與圖48的接地電位(VSS)對應，如後述般，與接地電位線(LVSS)連接。
並且，在TNA2的另一方的源極‧汲極區域上的第1插塞P1t，TNA1的另一方的源極‧汲極區域上的第1插塞P1n，及TP1的另一方的源極‧汲極區域上的第1插塞P1o上分別配置有第1層配線M1(M1BL，M1D)。而且，在TNA3的另一方的源極‧汲極區域上的第1插塞P1u，TNA4的另一方的源極‧汲極區域上的第1插塞P1p，及TP2的另一方的源極‧汲極區域上的第1插塞P1q上分別配置有第1層配線M1(M1BL，M1D)。
並且，在TNA2的閘極電極(G2a)上的第1插塞P1r，TNA1的閘極電極(G2b)上的第1插塞P1v，TNA4的閘極電極(G4b)上的第1插塞P1w，及TNA3的閘極 電極(G4a)上的第1插塞P1s上分別配置有第1層配線M1W。
上述複數的第1插塞P1間的第1層配線M1的連接狀態是只要符合圖48所示的電路圖的結線狀態，便可實施各種的變形。
[P2，M2，P3，M3]
如圖51所示般，在一邊參照上述圖50一邊說明的第1層配線M1之中，在與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)以外的第1層配線M1(M1S，M1D，M1W，M1BL)上配置有第2插塞P2，更在其上部配置有第2層配線M2。
具體而言，與TNA2的閘極電極(G2a)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。並且，與TNA4的閘極電極(G4b)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。該等2條的第2層配線M2W是在記憶格區域中，分別配置成延伸於Y方向。而且，在該等2條的第2層配線M2W上，配置有第3插塞P3，且以能夠連接2個第3插塞P3的方式，在X方向配置有第3層配線M3(WLB)。此第3層配線M3(WLB)是字元線。
與TNA3的閘極電極(G4a)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。並且，與TNA1的閘極電極(G2b)連接的第1層配線M1W是經由 第2插塞P2來與第2層配線M2W連接。該等2條的第2層配線M2是在記憶格區域中，分別配置成延伸於Y方向。而且，在該等2條的第2層配線M2W上，配置有第3插塞P3，且以能夠連接2個第3插塞P3的方式，在X方向配置有第3層配線M3(WLA)。此第3層配線M3(WLA)是字元線。
並且，與TND2的另一方的源極‧汲極區域(P1j)及TND1的另一方的源極‧汲極區域(P1i)連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。與TND4的另一方的源極‧汲極區域(P1m)及TND3的另一方的源極‧汲極區域(P1k)連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。
並且，與TNA2的另一方的源極‧汲極區域(P1t)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(BLB)連接。與TNA4的另一方的源極‧汲極區域(P1p)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BLB)連接。該等2條的第2層配線M2BL(位元線(BLB，/BLB))是構成位元線對，分別配置成延伸於Y方向。
並且，與TNA1的另一方的源極‧汲極區域(P1n)連接的第1層配線M1BL是經由第2插塞P2來與第2層 配線M2(BLA)連接。與TNA3的另一方的源極‧汲極區域(P1u)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BLA)連接。該等2條的第2層配線M2(位元線(BLA，/BLA))是構成位元線對，分別配置成延伸於Y方向。
並且，以能夠連接：與TP1的另一方的源極‧汲極區域(P1o)連接的第1層配線M1D上的第2插塞P2，及與TP2的另一方的源極‧汲極區域(P1q)連接的第1層配線M1D上的第2插塞P2之方式，配置有第2層配線M2(LVDD)。此第2層配線M2(LVDD)是電源電位線。此電源電位線主要是延伸於Y方向，具有延伸於Y方向的線部，及由此線部來覆蓋上述第2插塞P2上的突起部。
上述第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的連接狀態是只要符合圖48所示的電路圖的結線狀態，便可實施各種的變形，但如前述般，藉由以第2層配線M2為主來延伸於Y方向，以第3層配線M3為主來延伸於X方向，可實現簡單的佈局。另外，在圖49~圖51中，基於方便起見，只顯示1個(1位元)的記憶格區域，但如後述般，記憶格是被重複配置於X方向及Y方向，因此在記憶格陣列中，上述接地電位線(LVSS)，位元線(BLA，/BLA，BLB，/BLB)，電源電位線(LVDD)是配置成延伸於Y方向，字元線(WLA，WLB)是配置成延伸於X方向。
並且，在本實施形態中是將活性區域分割而配置(AcP2及AcP1，AcP4及AcP3)，因此僅位於活性區域間的元件分離區域(STI)部分，驅動器電晶體(TND1及TND2，TND3及TND4)的形成區域會變大，但可利用此區域，如上述般在第2層配線M2(與字元線連接的第2層配線M2W)間配置位元線或接地電位線(LVSS)。而且，在位元線間配置接地電位線(LVSS)，因此會產生接地電位線(LVSS)的屏蔽效應，可降低位元線間的相互作用(串音雜訊)。
另外，一邊參照圖49~圖51一邊說明的各圖案是對記憶格區域的中心點配置成點對稱。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置10個的電晶體(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3，TNA3)，將明示該等的連接狀態的電路圖顯示於圖52。
(實施形態10)
在實施形態9中是說明有關將延伸於大略矩形的記憶格區域的Y方向的邊的長度設為電晶體2個份的長度之雙重埠(Dual-Port)的SRAM(圖48)，但亦可將延伸於大略矩形的記憶格區域的Y方向的邊的長度設為電晶體4個份的長度。在本實施形態中是說明有關將延伸於大略矩形的記憶格區域的Y方向的邊的長度設為電晶體4個份的長度之雙重埠(Dual-Port)的SRAM(圖53)。
另外，本實施形態的SRAM的記憶格的電路構成是與一邊參照圖48一邊說明的實施形態9的情況同樣。
[SRAM的構造] [記憶格的構成]
圖53~圖55是表示本實施形態的SRAM的記憶格的構成的平面圖。圖53是表示活性區域A，閘極電極G及第1插塞P1的配置。圖54是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖55是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖53及圖54中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖54及圖55中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，以圖中的一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
[記憶格的圖案佈局] [A，G，P1]
如圖53所示般，在半導體基板中，p型阱(P-well)，n型阱(N-well)及p型阱(P-well)是在X方向排列配置。在圖53中是只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置(參照圖12)，因此該等的阱(P-well，N-well，P- well)是形成延伸於Y方向。另外，該等的阱的露出區域會成為活性區域(主動區域，A)。
並且，在半導體基板中，3個的活性區域(AP1，AN，AP2)是在X方向排列配置。該等的活性區域(A)之間是成為元件分離區域(STI)。換言之，以元件分離區域(STI)來區劃活性區域(A)。而且，上述各阱(P-well，N-well，P-well)是以元件分離區域STI的下部來聯繫。
具體而言，活性區域AP1是p型阱(P-well)的露出區域，在記憶格區域中是在Y方向具有長邊的大略矩形狀。另外，在圖53中，基於方便起見，只顯示1個(1位元)的記憶格區域，但實際記憶格是在X方向及Y方向重複配置(參照圖12)，因此在記憶格陣列中，活性區域AP1是線狀地延伸於Y方向。
活性區域AN是n型阱(N-well)的露出區域，在Y方向具有長邊的大略矩形狀。
活性區域AP2是位於上述n型阱的圖中右側之p型阱(P-well)的露出區域，在記憶格區域中是在Y方向具有長邊的大略矩形狀。另外，記憶格是在X方向及Y方向重複配置(參照圖12)，因此在記憶格陣列中，活性區域AP1是線狀地延伸於Y方向。
在上述3個活性區域(AP1，AN，AP2)上，閘極電極G會隔著閘極絕緣膜(GO)，以能夠在X方向穿過各活性區域的方式延伸，構成在實施形態9的「電路構成」 的欄所說明的10個電晶體。
具體而言，以能夠橫過活性區域AP1，AN及AP2上的方式配置有2個共通的閘極電極(G1，G3)。藉此，在活性區域AP2上，TND2及TND4會共有源極‧汲極區域而串聯配置，在活性區域AP1上，TND1及TND3會共有源極‧汲極區域而串聯配置，而且，在活性區域AN上，TP1及TP2會共有源極‧汲極區域而串聯配置。並且，藉由一方的共通的閘極電極G3來連接TND1，TP1及TND2的閘極電極(G)，藉由另一方的共通閘極電極G1來連接TND3，TP2及TND4的閘極電極(G)。該等的2個共通的閘極電極(G1，G3)是並行延伸於X方向而配置。
並且，在活性區域AP1上，與上述2個共通的閘極電極(G1，G3)並行配置有一閘極電極G4b。藉此，在活性區域AP1上配置有TNA1，且TNA1的源極‧汲極區域與TND1的源極‧汲極區域會被連接(被共通化)。而且，在活性區域AP1上，與上述2個共通的閘極電極(G1，G3)並行配置有其他的閘極電極G2a。藉此，在活性區域AP1上配置有TNA3，且TNA3的源極‧汲極區域與TND3的源極‧汲極區域會被連接(被共通化)。
並且，在活性區域AP2上，與上述個共通的閘極電極(G1，G3)並行配置有一閘極電極G4a。藉此，在活性區域AP2上配置有TNA2，且TNA2的源極‧汲極區域與TND2的源極‧汲極區域會被連接(被共通化)。而 且，在活性區域AP2上，與上述2個共通的閘極電極(G1，G3)並行配置有其他的閘極電極G2b。藉此，在活性區域AP2上配置有TNA4，且TNA4的源極‧汲極區域與TND4的源極‧汲極區域會被連接(被共通化)。
如此，在本實施形態中是將驅動器電晶體分割(TND1及TND2，TND3及TND4)，配置於不同的活性區域(AP1，AP2)上。而且，藉由使該等的活性區域(AP1，AP2)延伸於Y方向，成為簡單的佈局，加工精度提升。
因此，與實施形態1同樣，在活性區域(A)的形狀不設角部(彎曲部)，可容易將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。
又，由於將存取電晶體(TNA1，TNA2，TNA3，TNA4)也配置於上述活性區域(AP1，AP2)，因此可減少活性區域的個數。藉此，更可實現簡單的佈局，可謀求記憶格區域的縮小化。
並且，藉由使活性區域(A)延伸於Y方向，可使閘極電極(G)延伸於X方向，不僅活性區域(A)的加工精度，還可使閘極電極(G)的加工精度提升。尤其是如在實施形態1詳細說明那樣，多重曝光技術的採用變得容易，可謀求加工精度的提升。並且，模擬模式作成變得容易，可使其檢驗精度提升。
[P1，M1，P2]
如圖54所示般，在一邊參照上述圖53一邊說明的10個電晶體(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3，TNA3)的源極‧汲極區域上配置有第1插塞P1。並且，在一邊參照上述圖53一邊說明的6個閘極電極上也配置有第1插塞P1。
在此第1插塞P1上配置有第1層配線M1，可謀求第1插塞P1間的電性連接。
具體而言，TNA2，TND2的共通的源極‧汲極區域上的第1插塞P1F，及TND1，TNA1的共通的源極‧汲極區域上的第1插塞P1E，及TP1的一方的源極‧汲極區域上的第1插塞P1G，及TP2，TND3，TND4的共通的閘極電極(G1)上的第1插塞P1H會以第1層配線(第1節點配線)M1A來連接。此第1層配線M1A可與圖48的蓄積節點A對應。上述“一方的”是表示圖中的上側的源極‧汲極區域。
TNA3，TND3的共通的源極‧汲極區域上的第1插塞P1B，及TND4，TNA4的共通的源極‧汲極區域上的第1插塞P1A，及TP2的一方的源極‧汲極區域上的第1插塞P1C，及TP1，TND1，TND2的共通的閘極電極(G3)上的第1插塞P1D會以第1層配線(第2節點配線)M1B來連接。此第1層配線M1B可與圖48的蓄積節點B對應。在此的“一方的”是表示圖中的下側的源極‧汲極區域。
並且，在TND2及TND4的共通的源極‧汲極區域上 的第1插塞P1I上配置有第1層配線M1S。而且，在TND1及TND3的共通的源極‧汲極區域上的第1插塞P1J上配置有第1層配線M1S。該等的第1層配線M1S是可與圖48的接地電位(VSS)對應，如後述般，與接地電位線(LVSS)連接。
並且，在TP1及TP2的共通的源極‧汲極區域上的第1插塞P1K上配置有第1層配線(焊墊區域)M1D。此第1層配線M1D是可與圖48的電源電位(VDD)對應，如後述般，與電源電位線(LVDD)連接。
並且，在TNA1的另一方的源極‧汲極區域上的第1插塞P1W，及TNA2的另一方的源極‧汲極區域上的第1插塞P1M上分別配置有第1層配線M1BL。
並且，在TNA3的另一方的源極‧汲極區域上的第1插塞P1L，及TNA4的另一方的源極‧汲極區域上的第1插塞P1X上分別配置有第1層配線M1BL。
並且，以能夠連接TNA1的閘極電極(G4b)上的第1插塞P1Y及TNA3的閘極電極(G2a)上的第1插塞P1N之方式配置有第1層配線M1W。而且，以能夠連接TNA2的閘極電極(G4a)上的第1插塞P1O及TNA4的閘極電極(G2b)上的第1插塞P1Z之方式配置有第1層配線M1W。
上述複數的第1插塞P1間的第1層配線M1的連接狀態是只要符合圖48所示的電路圖的結線狀態，便可實施各種的變形。
[P2，M2，P3，M3]
如圖55所示般，在一邊參照上述圖54一邊說明的第1層配線M1之中，在與上述蓄積節點(A或B)對應的第1層配線M1(M1A，M1B)以外的第1層配線M1(M1S，M1D，M1W，M1BL)上配置有第2插塞P2，更在其上部配置有第2層配線M2。
具體而言，與TNA1及TNA3的閘極電極(G4b，G2a)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。在此第2層配線M2W上是經由第3插塞P3來配置有第3層配線M3(WLA)。此第3層配線M3(WLA)是字元線，延伸於X方向。並且，與TNA2及TNA4的閘極電極(G4a，G2b)連接的第1層配線M1W是經由第2插塞P2來與第2層配線M2W連接。在此第2層配線M2W上是經由第3插塞P3來配置有第3層配線M3(WLB)。此第3層配線M3(WLB)是字元線，延伸於X方向。
並且，與TND2及TND4的共通的源極‧汲極區域(P1I)連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。與TND3及TND1的共通的源極‧汲極區域(P1J)連接的第1層配線M1S是經由第2插塞P2來與第2層配線M2(LVSS)連接。此第2層配線M2(LVSS)是接地電位線。該等2條的接地電位線是 分別被配置成延伸於Y方向。
並且，與TNA2的另一方的源極‧汲極區域(P1M)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(BLB)連接。與TNA4的另一方的源極‧汲極區域(P1X)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BLB)連接。該等2條的第2層配線M2(位元線(BLB，/BLB)是構成位元線對，分別被配置成延伸於Y方向。
並且，與TNA1的另一方的源極‧汲極區域(P1W)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(BLA)連接。與TNA3的另一方的源極‧汲極區域(P1L)連接的第1層配線M1BL是經由第2插塞P2來與第2層配線M2(/BLA)連接。該等2條的第2層配線M2(位元線(BLA，/BLA))是構成位元線對，分別被配置成延伸於Y方向。
並且，在與TP1及TP2的共通的源極‧汲極區域(P1K)連接的第1層配線M1D上是經由第2插塞P2來配置有第2層配線M2(LVDD)。此第2層配線M2(LVDD)是電源電位線。此電源電位線是延伸於Y方向。
上述第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的連接狀態是只要符合圖48所示的電路圖的結線狀態，便可實施各種的變形，但但如前述般，藉由以第2層配線M2為主來延伸於Y方向，以第3層配線 M3為主來延伸於X方向，可實現簡單的佈局。另外，在圖53~圖55中，基於方便起見，只顯示1個(1位元)的記憶格區域，但如後述般，記憶格是被重複配置於X方向及Y方向，因此在記憶格陣列中，上述接地電位線(LVSS)，位元線(BLA，/BLA，BLB，/BLB)，電源電位線(LVDD)是配置成延伸於Y方向，字元線(WLA，WLB)是配置成延伸於X方向。
並且，在本實施形態中，由於在第2層配線與位元線之間配置接地電位線(LVSS)，因此會產生接地電位線(LVSS)的屏蔽效應，可降低配線間的相互作用(串音雜訊)。
另外，一邊參照圖53~圖55一邊說明的各圖案是對記憶格區域的中心點配置成點對稱。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置10個的電晶體(TND2，TNA2，TNA1，TND1，TP1，TP2，TND4，TNA4，TND3，TNA3)，將明示該等的連接狀態的電路圖顯示於圖56。
(實施形態11)
有關SRAM的構造是使實施形態1(圖1)所示的各電晶體的導電型形成相反的電路也被提案。在本實施形態中是針對如此的電路構成的SRAM記憶格進行說明。
[電路構成]
圖57是表示本實施形態的SRAM的記憶格的等效電路圖。如圖示般，記憶格是與實施形態1同樣具有8個的電晶體，但取代圖1所示的n型的電晶體(TNA1，TNA2，TND1，TND2，TND3，TND4)，而使用p型的電晶體(TPA1，TPA2，TPD1，TPD2，TPD3，TPD4)。並且，取代圖1所示的p型的電晶體(TP1，TP2)，而使用n型的電晶體(TN1，TN2)。
如此，所被使用的電晶體的導電型會形成相反。
並且，p型(在此實施形態是第2導電型)的電晶體(TPA1，TPA2，TPD1，TPD2，TPD3，TPD4)是被連接於電源電位(VDD，在此實施形態是第2電源電位，與第2電源電位相異的電位，比第2電源電位高的電位)。
n型(在此實施形態是第1導電型)的電晶體(TN1，TN2)是被連接於接地電位(VSS，在此實施形態是第1電源電位)。
其他是與圖1所示的電路構成同樣，所以在此是省略各電晶體的詳細的連接關係。
如此，在本實施形態的SRAM記憶格中也將驅動器電晶體分割(TPD1及TPD2，TPD3及TPD4)而構成。
[SRAM的構造] [記憶格的構成]
圖58~圖60是表示本實施形態的SRAM的記憶格的構成的平面圖。圖58是表示活性區域Ac，閘極電極G及 第1插塞P1的配置。圖59是表示第1插塞P1，第1層配線M1及第2插塞P2的配置。圖60是表示第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置。因此，在圖58及圖59中是以第1插塞P1為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。並且，在圖59及圖60中是以第2插塞P2為基準來疊合平面圖，藉此在各圖顯示的圖案的位置關係會明確。另外，以圖中的一點虛線所包圍的矩形的區域是表示1(1位元)的記憶格區域。
[記憶格的圖案佈局]
如前述般，本實施形態的SRAM記憶格是使實施形態1(圖1)所示的各電晶體的導電型形成相反而構成者。因此，如圖58所示般，阱的導電型是與實施形態1(圖2)的情況相反。並且，6個的活性區域(AcN2，AcN1，AcP1，AcP2，AcN3，AcN4)是在X方向排列配置。該等的活性區域(Ac)之間是成為元件分離區域(STI)。換言之，以元件分離區域(STI)來區劃活性區域(Ac)。
6個的活性區域(AcN2，AcN1，AcP1，AcP2，AcN3，AcN4)之中，AcN2，AcN1，AcN3，AcN4是成為n型阱(N-well)的露出區域，AcP1，AcP2是p型阱(P-well)的露出區域，除此以外是與實施形態1(圖2)的情況同樣的圖案配置。當然，被導入至活性區域(Ac)內的電晶體的源極‧汲極區域的雜質導電型是成相反。亦 即，n型阱(N-well)的露出區域之活性區域中的源極‧汲極區域的導電型是p型，p型阱(P-well)的露出區域之活性區域中的源極‧汲極區域的導電型是n型。
並且，閘極電極G及第1插塞P1的配置是與實施形態1(圖2)同樣，因此省略其說明。而且，有關圖59所示的第1插塞P1，第1層配線M1及第2插塞P2的配置也是與實施形態1(圖3)同樣。又，有關圖60所示的第2插塞P2，第2層配線M2，第3插塞P3及第3層配線M3的配置也是除了取代實施形態1(圖4)的接地電位線(LVSS)，而配置第2層配線M2(LVDD)，取代第2層配線M2(LVDD)，而配置第2層配線M2(LVDD)以外，與實施形態1(圖4)同樣，因此省略其說明。
如此，在本實施形態中也是與實施形態1同樣，將驅動器電晶體分割(TPD1及TPD2，TPD3及TPD4)，配置於不同的活性區域(AcN2及AcN1，AcN4及AcN3)上。而且，藉由使該等的活性區域(AcN2及AcN1，AcN4及AcN3)延伸於Y方向，成為簡單的佈局，加工精度會提升。並且，也將存取電晶體(TPA1，TPA2)配置於該等的活性區域，因此可減少活性區域的個數。
並且，可將驅動器電晶體(TPD1，TPD3)的驅動能力形成比存取電晶體(TPA1，TPA2)的驅動能力大。例如，藉由將上述活性區域(AcN2及AcN1，AcN4及AcN3)的寬(X方向的長度)設為1：1，可容易將存取電晶體的閘極寬與驅動器電晶體的閘極寬設為1：2。
並且，藉由分割活性區域(TPD1及TPD2，TPD3及TPD4)，可將各活性區域設為大略矩形狀。換言之，可設為不具上述角部(彎曲部)的形狀。因此，加工精度會提升，可使形成於活性區域(Ac)上的各電晶體的特性提升。而且，可降低製造偏差，使SRAM的記憶格陣列的動作特性提升。而且，可使製造良品率提升。
並且，在分割後的活性區域(TPD1及TPD2，TPD3及TPD4)的一方(圖58中是AcN1或AcN3)，除了驅動器電晶體(TPD1，TPD3)以外，還配置存取電晶體(TPA1，TPA2)，因此可減少活性區域的個數。藉此，更可實現簡單的佈局，可謀求記憶格區域的縮小化。
並且，藉由使活性區域(Ac)延伸於Y方向，可使閘極電極(G)延伸於X方向，不僅活性區域(Ac)的加工精度，還可使閘極電極(G)的加工精度提升。特別是如在施形態1詳細說明那樣，多重曝光技術的採用容易，可謀求加工精度的提升。而且，模擬模式作成容易，可使其檢驗精度提升。
並且，與實施形態1同樣，藉由以第2層配線M2為主使延伸於Y方向，以第3層配線M3為主使延伸於X方向(圖60)，可實現簡單的佈局。
並且，在本實施形態中是將活性區域分割而配置(AcN2及AcN1，AcN4及AcN3)，因此僅位於活性區域間的元件分離區域(STI)部分，驅動器電晶體(TPD1及TPD2，TPD3及TPD4)的形成區域會變大，但可利用 此區域來配置電源電位線(LVDD)。
另外，一邊參照圖58~圖60一邊說明的各圖案是對記憶格區域的中心點配置成點對稱。
並且，供參考，對應於上述「記憶格的圖案佈局」來配置8個的電晶體(TPD2，TPA1，TPD1，TN1，TN2，TPD3，TPA2，TPD4)，將明示該等的連接狀態的電路圖顯示於圖61。
(實施形態12)
使用上述實施形態中詳細說明的SRAM之半導體裝置(亦含半導體零件或電子機器等)並無限制，例如可裝入SoC(System-on-a-chip)或形成有包含微電腦的系統之半導體晶片。圖62是表示本實施形態的半導體晶片的佈局構成的圖。在圖62中，半導體晶片是具有CPU(Central Processing Unit)，SRAM，及邏輯電路(LOGIC)。上述SRAM可使用前述單一埠的SRAM(SP-SRAM)或雙重埠的SRAM(DP-SRAM)。另外，除了SRAM以外，亦可為具有EEPROM(Electrically Erasable Programmable Read Only Memory)等其他記憶元件的構成，且亦可內藏類比電路等。
CPU亦被稱為中央運算處理裝置，相當於電腦等的心臓部。此CPU是從記憶裝置讀出命令而解讀，根據此來進行多種多樣的運算或控制者。在此CPU的內部內藏有CPU核心(CPUcore)，在該CPU核心的內部裝入有 SRAM。此CPU核心的內部的SRAM可使用高性能的SRAM，可適用實施形態1~11中所詳細說明的SRAM。當然，亦可在上述單一埠的SRAM(SP-SRAM)部或雙重埠的SRAM(DP-SRAM)使用實施形態1~11中所詳細說明的SRAM。
藉由如此將實施形態1~11說明的SRAM組裝於微電腦，可使微電腦的特性提升。
以上，根據實施形態1~11來具體說明本發明者的發明，但本發明並非限於上述實施形態，當然亦可在不脫離其主旨範圍內實施各種的變更。
例如，在實施形態1等中是將活性區域(AcP1，AcP2等)設為大略矩形狀來說明，但在中間掩膜(曝光用光罩)上是即使為矩形狀，曝光及蝕刻後的圖案(實際的完成形狀)也不限於矩形狀(長方形)。例如圖63所示般，有角部圓弧化的情形。並且，圖案的寬有依場所而異的情況。即使是如此的情況，為了實現上述效果，本發明不是將圖63所示那樣的形狀者除外者。
而且，各圖(例如圖2等)的閘極電極(G)是以矩形狀(長方形)來顯示，但在實際的完成形狀中，有時產生圓角，本發明亦包含如此的形狀。
又，亦可組合上述實施形態的構成的一部分。例如，在實施形態1的圖案佈局(圖2)中，亦可適用實施形態5(圖30)的共用第1插塞SP1。並且，在實施形態1(圖2)的TP1及TP2中，亦可適用實施形態6(圖34) 的n型阱(N-well)的圖案。亦可適用共用第1插塞SP1。並且，在實施形態1的圖案佈局(圖2)中，亦可像實施形態7(圖38)那樣將p型阱(P-well)集中於一方配置。而且，有關使實施形態11的各電晶體的導電型形成相反的SRAM是在其他的實施形態的圖案佈局中也可適用。如此，本發明是在不脫離其要旨的範圍內實施各種的變更。
〔產業上的利用可能性〕
本發明是有關半導體裝置，特別是可適用於具有SRAM的半導體裝置。
P-well‧‧‧p型阱
N-well‧‧‧n型阱
P1(P1a~P1s)‧‧‧第1插塞
AcP1~AcP4‧‧‧活性區域
TNA1、TNA2‧‧‧存取電晶體(電晶體)
TND1~TND4‧‧‧驅動器電晶體(電晶體)
TP1、TP2‧‧‧載入電晶體(電晶體)
AcN1、AcN2‧‧‧活性區域
G(G1~G4)‧‧‧閘極電極
A，B‧‧‧蓄積節點

Claims (4)

  1. 一種半導體裝置，其特徵為：具備記憶格，該記憶格係具有：(a1)在第1電位與第1節點之間所被連接的第1導電型第1MIS電晶體；(a2)在前述第1節點與和前述第1電位相異的第2電位之間所被連接的第2導電型第1MIS電晶體；(a3)在前述第1節點與前述第2電位之間，與前述第2導電型第1MIS電晶體並聯的第2導電型第2MIS電晶體；(a4)在前述第1電位與第2節點之間所被連接的第1導電型第2MIS電晶體；(a5)在前述第2節點與前述第2電位之間所被連接的第2導電型第3MIS電晶體；(a6)在前述第2節點與前述第2電位之間，與前述第2導電型第3MIS電晶體並聯的第2導電型第4MIS電晶體；(a7)在前述第1節點與第1位元線之間所被連接的第2導電型第5MIS電晶體；(a8)在前述第2節點與第2位元線之間所被連接的第2導電型第6MIS電晶體；(a9)在前述第1節點與第3位元線之間所被連接的第2導電型第7MIS電晶體；及(a10)在前述第2節點與第4位元線之間所被連接 的第2導電型第8MIS電晶體，具有：(b1)配置有前述第2導電型第1MIS電晶體及前述第2導電型第5MIS電晶體的第1活性領域；(b2)前述第1活性領域與活性領域的圖案會被分離，配置有前述第2導電型第2MIS電晶體及前述第2導電型第7MIS電晶體的第2活性領域；(b3)配置有前述第2導電型第3MIS電晶體及前述第2導電型第6MIS電晶體的第3活性領域；(b4)前述第3活性領域與活性領域的圖案會被分離，配置有前述第2導電型第4MIS電晶體及前述第2導電型第8MIS電晶體的第4活性領域；(c1)與前述第2導電型第2MIS電晶體的第1端子及前述第2導電型第7MIS電晶體的第1端子連接，被形成於前述第2活性領域的第1插塞；(c2)與前述第2導電型第1MIS電晶體的第1端子及前述第2導電型第5MIS電晶體的第1端子連接，被形成於前述第2活性領域的第2插塞；(c3)與前述第1導電型第1MIS電晶體的第1端子連接的第3插塞；(c4)與前述第1導電型第2MIS電晶體的第1端子連接的第4插塞；(c5)與前述第2導電型第4MIS電晶體的第1端子及前述第2導電型第8MIS電晶體的第1端子連接，被形 成於前述第4活性領域的第5插塞；及(c6)與前述第2導電型第3MIS電晶體的第1端子及前述第2導電型第6MIS電晶體的第1端子連接，被形成於前述第3活性領域的第5插塞，前述第1乃至前述第4活性領域，係以前述第2活性領域、前述第1活性領域、前述第4活性領域、前述第3活性領域的順序，被配置成彼此分離排列於第1方向，在前述第1活性區域上，第1閘極配線係被配置成延伸於前述第1方向，在前述第1活性區域及前述第2活性區域上，第2閘極配線係被配置成延伸於前述第1方向，在前述第3活性區域上，第3閘極配線係被配置成延伸於前述第1方向，在前述第3活性區域及前述第4活性區域上，第4閘極配線係被配置成延伸於前述第1方向，在前述第2活性領域上，第5閘極配線係被配置成延伸於前述第1方向，在前述第4活性領域上，第6閘極配線係被配置成延伸於前述第1方向，前述第5閘極配線、前述第1閘極配線及前述第4閘極配線，係於前述第1方向依序被配置於一直線上，前述第2閘極配線、前述第6閘極配線及前述第3閘極配線，係於前述第1方向依序被配置於一直線上，前述第1插塞係被配置於前述第5閘極配線與前述第 2閘極配線之間，前述第2插塞係被配置於前述第1閘極配線與前述第2閘極配線之間，前述第3插塞及前述第4插塞係被配置於前述第4閘極配線與前述第2配線之間；前述第5插塞係被配置於前述第6閘極配線與前述第4閘極配線之間，前述第6插塞係被配置於前述第6閘極配線與前述第4閘極配線之間，前述第1插塞乃至前述第6插塞係於前述第1方向依序被配置於一直線上。
  2. 如申請專利範圍第1項之半導體裝置，其中，更具有：(c7)與前述第2導電型第7MIS電晶體的第2端子連接，被形成於前述第2活性領域的第7插塞；(c8)與前述第2導電型第5MIS電晶體的第2端子連接，被形成於前述第1活性領域的第8插塞；(c9)與前述第1導電型第2MIS電晶體的第2端子連接的第9插塞；(c10)與前述第2導電型第4MIS電晶體的第2端子連接，被形成於前述第4活性領域的第10插塞；(c11)與前述第2導電型第3MIS電晶體的第2端子連接，被形成於前述第3活性領域的第11插塞；(c12)與前述第2導電型第2MIS電晶體的第2端子 連接，被形成於前述第2活性領域的第12插塞；(c13)與前述第2導電型第1MIS電晶體的第2端子連接，被形成於前述第1活性領域的第13插塞；(c14)與前述第1導電型第1MIS電晶體的第2端子連接的第14插塞；(c15)與前述第2導電型第8MIS電晶體的第2端子連接，被形成於前述第4活性領域的第15插塞；(c16)與前述第2導電型第6MIS電晶體的第2端子連接，被形成於前述第3活性領域的第16插塞，前述第7插塞乃至前述第11插塞係於前述第1方向依序被配置於一直線上，前述第12插塞乃至前述第16插塞係於前述第1方向依序被配置於一直線上。
  3. 如申請專利範圍第2項之半導體裝置，其中，層疊複數的配線層而構成，前述第1閘極配線係與延伸於和前述第1方向交叉的第2方向的第1配線連接，前述第2導電型第1MIS電晶體的一端係與第2配線連接，該第2配線係與前述第1配線同層的配線層，延伸於前述第2方向，且被連接於前述第2電位，前述第2導電型第5MIS電晶體的一端係與第3配線連接，該第3配線係與前述第1配線同層的配線層，延伸於前述第2方向，且成為前述第1位元線，在前述第1配線與前述第3配線之間配置有前述第2 配線。
  4. 一種半導體晶片，其係特徵係包含：中央運算處理裝置、及如申請專利範圍第2項所記載的半導體裝置。
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