CN114864538A - 半导体结构及芯片 - Google Patents

Abstract

本公开提供一种半导体结构，包括：第一有源区和第二有源区，均沿第一方向延伸，在第二方向上具有第一宽度；第一字线驱动晶体管组，包括连接第一有源区的两个栅极介质区；第二字线驱动晶体管组，包括连接第一有源区的两个栅极介质区；第三字线驱动晶体管组，包括连接第二有源区的两个栅极介质区；第四字线驱动晶体管组，包括连接第二有源区的两个栅极介质区；其中，每个栅极介质区均沿第二方向延伸且在第一方向上具有第二宽度。本公开实施例可以改善字线驱动电路的版图布局，通过尺寸一致的有源区和尺寸一致的栅极介质区提高字线驱动电路的电荷传输能力。

Description

半导体结构及芯片

技术领域

本公开涉及集成电路制造技术领域，具体而言，涉及一种能够提高字线驱动电路传输性能的半导体结构，以及应用该半导体结构的芯片。

背景技术

字线驱动电路是存储器中的重要电路。字线驱动电路通常包括多个字线驱动子电路，每个字线驱动子电路中一条主字线(Main-WordLine，MWL)通过晶体管搭建的电路驱动多条子字线(Sub-WordLine，SWL)，从而实现字线信号在存储器中的传递。在版图布局中，连接同一条主字线的电路通常集中布局，而多个字线驱动子电路也通常集中布局，这对版图设计提出了较高要求。

为了实现字线驱动电路的集中布局，通常对布线、布局做出相应调整，以在满足设计规范的同时下得到更好的电信号传输效果。而相关技术中的版图布局均存在不同问题，例如存在孤岛区域、信号线弯曲较多等问题，导致电信号传输效果的各种性能衰减。因此，需要一种具有更好的电信号传输效果的字线驱动电路的版图结构。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体结构及应用该半导体结构的芯片，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的字线驱动电路版图布局导致电信号传输效果不佳的问题。

根据本公开的第一方面，提供一种半导体结构，包括：第一有源区，沿第一方向延伸，在第二方向上具有第一宽度，所述第二方向与所述第一方向垂直；第二有源区，沿所述第一方向延伸，在所述第二方向上具有所述第一宽度；第一字线驱动晶体管组，基于所述第一有源区形成，包括连接所述第一有源区的两个栅极介质区，一个所述栅极介质区连接主字线，另一个所述栅极介质区连接第一控制信号线；第二字线驱动晶体管组，基于所述第一有源区形成，包括连接所述第一有源区的两个栅极介质区，一个所述栅极介质区连接所述主字线，另一个所述栅极介质区连接第二控制信号线；第三字线驱动晶体管组，基于所述第二有源区形成，包括连接所述第二有源区的两个栅极介质区，一个所述栅极介质区连接所述主字线，另一个所述栅极介质区连接第三控制信号线；第四字线驱动晶体管组，基于所述第二有源区形成，包括连接所述第二有源区的两个栅极介质区，一个所述栅极介质区连接所述主字线，另一个所述栅极介质区连接第四控制信号线；其中，每个所述栅极介质区均沿所述第二方向延伸且在所述第一方向上具有第二宽度。

在本公开的一个示例性实施例中，所述第一字线驱动晶体管组包括第一晶体管和第二晶体管，所述第一晶体管的栅极为第一栅极介质区，所述第二晶体管的栅极为第二栅极介质区，所述第一有源区位于所述第一栅极介质区和所述第二栅极介质区之间的部分为所述第一晶体管和所述第二晶体管的共同漏极；第二字线驱动晶体管组，包括第三晶体管和第四晶体管，所述第三晶体管的栅极为第三栅极介质区，所述第四晶体管的栅极为第四栅极介质区，所述第一有源区位于所述第三栅极介质区和所述第四栅极介质区之间的部分为所述第三晶体管和所述第四晶体管的共同漏极；第三字线驱动晶体管组，包括第五晶体管和第六晶体管，所述第五晶体管的栅极为第五栅极介质区，所述第六晶体管的栅极为第六栅极介质区，所述第二有源区位于所述第五栅极介质区和所述第六栅极介质区之间的部分为所述第五晶体管和所述第六晶体管的共同漏极；第四字线驱动晶体管组，包括第七晶体管和第八晶体管，所述第七晶体管的栅极为第七栅极介质区，所述第八晶体管的栅极为第八栅极介质区，所述第二有源区位于所述第七栅极介质区和所述第八栅极介质区之间的部分为所述第七晶体管和所述第八晶体管的共同漏极。

在本公开的一个示例性实施例中，第一栅极介质区、第二栅极介质区、第三栅极介质区、第四栅极介质区顺次在所述第一有源区上沿所述第一方向平行设置，所述第五栅极介质区、所述第六栅极介质区、所述第七栅极介质区、所述第八栅极介质区顺次在所述第二有源区上沿所述第一方向平行设置，所述第一栅极介质区、所述第四栅极介质区、所述第五栅极介质区、所述第八栅极介质区连接所述主字线。

在本公开的一个示例性实施例中，所述第一栅极介质区和所述第五栅极介质区连接，所述第四栅极介质区和所述第八栅极介质区连接，所述第一栅极介质区和所述第五栅极介质区在所述第一方向上具有第一间距，所述第四栅极介质区和所述第八栅极介质区在所述第一方向上具有所述第一间距。

在本公开的一个示例性实施例中，所述第二栅极介质区与所述第六栅极介质区在所述第一方向上具有所述第一间距，所述第三栅极介质区与所述第七栅极介质区在所述第一方向上具有所述第一间距。

在本公开的一个示例性实施例中，所述第一栅极介质区和所述第五栅极介质区通过第一连接结构连接，所述第一连接结构沿所述第二方向延伸，在所述第一方向上具有第三宽度，所述第三宽度小于所述第二宽度；所述第四栅极介质区和所述第八栅极介质区通过第二连接结构连接，所述第二连接结构沿所述第二方向延伸，在所述第一方向上具有所述第三宽度。

在本公开的一个示例性实施例中，所述第一连接结构在所述第一方向上的第一边沿与所述第一栅极介质区在所述第一方向上的第一边沿齐平，所述第一连接结构在所述第一方向上的第二边沿与所述第五栅极介质区在所述第一方向上的第二边沿齐平；所述第二连接结构在所述第一方向上的第一边沿与所述第四栅极介质区在所述第一方向上的第一边沿齐平，所述第二连接结构在所述第一方向上的第二边沿与所述第八栅极介质区在所述第一方向上的第二边沿齐平。

在本公开的一个示例性实施例中，所述第一控制信号线与所述第二控制信号线为同一信号线，所述第三控制信号线与所述第四控制信号线为同一信号线，所述第二栅极介质区与所述第三栅极介质区连接，所述第六栅极介质区与所述第七栅极介质区连接。

在本公开的一个示例性实施例中，所述第二栅极介质区与所述第三栅极介质区通过第三连接结构连接，所述第三连接结构沿所述第一方向延伸，在所述第二方向上位于所述第一有源区背离所述第二有源区的一侧；所述第六栅极介质区与所述第七栅极介质区通过第四连接结构连接，所述第四连接结构沿所述第一方向延伸，在所述第二方向上位于所述第二有源区背离所述第一有源区的一侧。

在本公开的一个示例性实施例中，所述第三连接结构连接所述第二栅极介质区的第一端与所述第三栅极介质区的第一端，所述第四连接结构连接所述第六栅极介质区的第二端与所述第七栅极介质区的第二端。

在本公开的一个示例性实施例中，所述第一晶体管和所述第二晶体管的共同漏极通过第一导线连接所述第一字线驱动晶体管组对应的第一子字线，所述第三晶体管和所述第四晶体管的共同漏极通过第二导线连接所述第二字线驱动晶体管组对应的第二子字线，所述第一导线和所述第二导线在所述第一方向上平行，且所述第一导线和所述第二导线位于同一金属层；所述第五晶体管和所述第六晶体管的共同漏极通过第三导线连接所述第三字线驱动晶体管组对应的第三子字线，所述第七晶体管和所述第八晶体管的共同漏极通过第四导线连接所述第四字线驱动晶体管组对应的第四子字线，所述第三导线和所述第四导线在所述第一方向上平行，且所述第三导线和所述第四导线位于同一金属层。

在本公开的一个示例性实施例中，所述第一导线连接与所述第一字线驱动晶体管组对应的第一P型晶体管的漏极，所述第二导线连接与所述第二驱动晶体管组对应的第二P型晶体管的漏极，所述第三导线连接与所述第三驱动晶体管组对应的第三P型晶体管的漏极，所述第四导线连接与所述第四驱动晶体管组对应的第四P型晶体管的漏极，所述第一P型晶体管、所述第二P型晶体管、所述第三P型晶体管、所述第四P型晶体管均设置在第一布局区域，所述第一有源区和所述第二有源区均设置在第二布局区域，所述第一布局区域和所述第二布局区域在所述第二方向上并列设置。

在本公开的一个示例性实施例中，所述第二栅极介质区连接第五导线，所述第六栅极介质区连接第六导线，所述第五导线和所述第六导线在所述第一方向上平行，且所述第五导线和所述第六导线位于同一金属层。

根据本公开的第二方面，提供一种半导体结构，用于设置存储器字线驱动电路，连接主字线和与多个字线驱动电路分别对应的多条子字线，包括：第一布局区域，用于设置多个字线驱动电路对应的多个P型晶体管，每个所述P型晶体管的栅极均连接所述主字线，每个所述P型晶体管的漏极均连接对应的字线驱动电路的子字线，每个所述P型晶体管的源极均连接电源电压；第二布局区域，包括多个如上任一项所述的半导体结构，所述第二布局区域中的半导体结构共用第一有源区和第二有源区；第三布局区域，包括多个如上任一项所述的半导体结构，所述第三布局区域中的半导体结构共用第一有源区和第二有源区；所述第二布局区域、所述第一布局区域、所述第三布局区域在第二方向上顺次并列设置。

根据本公开的第三方面，提供一种芯片，包括如上任一项所述的半导体结构。

本公开实施例提供的半导体结构，通过将四组字线驱动晶体管组分别设置在两个等宽笔直的有源区上，同时设置四组字线驱动晶体管组的栅极介质区等宽，可以形成均匀、一致的电荷通路，控制四组字线驱动晶体管组具有相同的电学特性，提高字线驱动晶体管组的导电能力，从而提高字线驱动电路的电信号传输效果。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中半导体结构的结构示意图。

图2A是本公开实施例中四个字线驱动晶体管组的版图布局。

图2B是一个实施例中图2A所示布局对应的电路。

图3是本公开一个实施例中半导体结构的示意图。

图4是图3所示实施例的效果示意图。

图5是本公开另一个实施例中半导体结构的示意图。

图6是图5所示实施例的效果示意图。

图7是本公开实施例中半导体结构的整体示意图。

图8是本公开实施例中半导体结构对应的浅沟槽隔离结构的示意图。

图9是本公开一个实施例中半导体结构的示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中半导体结构的结构示意图。

参考图1，半导体结构100可以包括：

第一有源区11，沿第一方向延伸，在第二方向上具有第一宽度W1，第二方向与第一方向垂直；

第二有源区12，沿第一方向延伸，在第二方向上具有第一宽度W1；

第一字线驱动晶体管组21，基于第一有源区11形成，包括连接第一有源区11的两个栅极介质区30，一个栅极介质区30连接主字线MWL，另一个栅极介质区30连接第一控制信号线CON1；

第二字线驱动晶体管组22，基于第一有源区11形成，包括连接第一有源区11的两个栅极介质区30，一个栅极介质区30连接主字线MWL，另一个栅极介质区30连接第二控制信号线CON2；

第三字线驱动晶体管组23，基于第二有源区12形成，包括连接第二有源区12的两个栅极介质区30，一个栅极介质区30连接主字线MWL，另一个栅极介质区30连接第三控制信号线CON3；

第四字线驱动晶体管组24，基于第二有源区12形成，包括连接第二有源区12的两个栅极介质区30，一个栅极介质区30连接主字线MWL，另一个栅极介质区30连接第四控制信号线CON4；

其中，每个栅极介质区30均沿第二方向延伸且在第一方向上具有第二宽度W2。

本公开实施例通过使用宽度均匀的两个有源区实现四个字线驱动晶体管组，并设置每个字线驱动晶体管组中的每个栅极介质区均为宽度相同的矩形，可以形成均匀的导电通道，并且在版图布局中消除孤岛区域，降低STI(Shallow Trench Isolation，浅沟槽隔离结构)的应力，提高结构稳定性，同时也提高了金属布线的填充效果，降低了制程缺陷率，降低了生产难度，提高了生产效率及产品良率。此外，也便于在WAT(Wafer Acceptable Test，晶圆出厂测试)中对器件性能进行监控和调优。

图2A和图2B是本公开实施例中半导体结构100与字线驱动电路的对应关系示意图。其中图2A是本公开实施例中四个字线驱动晶体管组的版图布局，图2B是一个实施例中图2A所示布局对应的电路。

参考图2A和图2B，在本公开的一个示例性实施例中，第一字线驱动晶体管组21包括第一晶体管M11和第二晶体管M12，第一晶体管M11的栅极为第一栅极介质区31，第二晶体管M12的栅极为第二栅极介质区32，第一有源区11位于第一栅极介质区31和第二栅极介质区32之间的部分为第一晶体管M11和第二晶体管M12的共同漏极；

第二字线驱动晶体管组22包括第三晶体管M21和第四晶体管M22，第三晶体管M21的栅极为第三栅极介质区33，第四晶体管M22的栅极为第四栅极介质区34，第一有源区11位于第三栅极介质区33和第四栅极介质区34之间的部分为第三晶体管M21和第四晶体管M22的共同漏极；

第三字线驱动晶体管组23包括第五晶体管M31和第六晶体管M32，第五晶体管M31的栅极为第五栅极介质区35，第六晶体管M32的栅极为第六栅极介质区36，第二有源区12位于第五栅极介质区35和第六栅极介质区36之间的部分为第五晶体管M31和第六晶体管M32的共同漏极；

第四字线驱动晶体管组24包括第七晶体管M41和第八晶体管M42，第七晶体管M41的栅极为第七栅极介质区37，第八晶体管M42的栅极为第八栅极介质区38，第二有源区12位于第七栅极介质区37和第八栅极介质区38之间的部分为第七晶体管M41和第八晶体管M42的共同漏极。

在本公开的一个示例性实施例中，第一栅极介质区31、第二栅极介质区32、第三栅极介质区33、第四栅极介质区34顺次在第一有源区11上沿第一方向平行设置，第五栅极介质区35、第六栅极介质区36、第七栅极介质区37、第八栅极介质区38顺次在第二有源区12上沿第一方向平行设置，第一栅极介质区31、第四栅极介质区34、第五栅极介质区35、第八栅极介质区38连接主字线MWL，第二栅极介质区32连接第一控制信号线CON1，第三栅极介质区33连接第二控制信号线CON2，第六栅极介质区36连接第三控制信号线CON3，第七栅极介质区37连接第四控制信号线CON4。

参考图2B，在一个实施例中，第一字线驱动晶体管组21还包括第一P型晶体管MP1、第二字线驱动晶体管组22还包括第二P型晶体管MP2、第三字线驱动晶体管组23还包括第三P型晶体管MP3、第四字线驱动晶体管组24还包括第四P型晶体管MP4。第一P型晶体管MP1的源极连接电源，栅极连接主字线MWL，漏极连接第一晶体管M11的漏极，同时连接第一子字线SWL1；第二P型晶体管MP2的源极连接电源，栅极连接主字线MWL，漏极连接第三晶体管M21的漏极，同时连接第二子字线SWL2；第三P型晶体管MP3的源极连接电源，栅极连接主字线MWL，漏极连接第五晶体管M31的漏极，同时连接第三子字线SWL3；第四P型晶体管MP4的源极连接电源，栅极连接主字线MWL，漏极连接第七晶体管M41的漏极，同时连接第四子字线SWL4。

虽然在本公开中以图2B所示电路作为图2A所示版图布局的来源，但是在本公开的其他实施例中，图2A所示版图布局也可以应用于其他电路相似电路或其他字线驱动电路的版图布局，以提高集中布局的晶体管的电信号传输效果，本公开实施例中的版图布局不以图2B所示字线驱动电路为限。

图3是本公开一个实施例中半导体结构的示意图。

参考图3，在本公开的一个示例性实施例中，第一栅极介质区31和第五栅极介质区35连接，第四栅极介质区34和第八栅极介质区38连接，第一栅极介质区31和第五栅极介质区35在第一方向上具有第一间距D1，第四栅极介质区34和第八栅极介质区38在第一方向上具有第一间距D1。

与此同时，也可以设置第二栅极介质区32与第六栅极介质区36在第一方向上具有第一间距D1，第三栅极介质区33与第七栅极介质区37在第一方向上具有第一间距D1。

在一个实施例中，第一栅极介质区31和第五栅极介质区35通过第一连接结构41连接，第一连接结构41沿第二方向延伸，在第一方向上具有第三宽度W3，第三宽度W3小于第二宽度W2；第四栅极介质区34和第八栅极介质区38通过第二连接结构42连接，第二连接结构42沿第二方向延伸，在第一方向上具有第三宽度W3。

如图3所示，在一个实施例中，为了降低走线角度过多导致的导线上的负载(loading)增加，可以设置第一连接结构41在第一方向上的第一边沿(图中上边沿)与第一栅极介质区31在第一方向上的第一边沿齐平，在第一方向上的第二边沿(图中下边沿)与第五栅极介质区35在第一方向上的第二边沿齐平；第二连接结构42在第一方向上的第一边沿与第四栅极介质区34在第一方向上的第一边沿齐平，在第一方向上的第二边沿与第八栅极介质区38在第一方向上的第二边沿齐平。

图4是图3所示实施例的效果示意图。

参考图4和图2B，在本公开的一个示例性实施例中，第一晶体管M11和第二晶体管M12的共同漏极通过第一导线51连接第一字线驱动晶体管组21对应的第一子字线SWL1，第三晶体管M21和第四晶体管M22的共同漏极通过第二导线52连接第二字线驱动晶体管组22对应的第二子字线SWL2，第一导线51和第二导线52在第一方向上平行，且第一导线51和第二导线52位于同一金属层；第五晶体管M31和第六晶体管M32的共同漏极通过第三导线53连接第三字线驱动晶体管组23对应的第三子字线SWL3，第七晶体管M41和第八晶体管M42的共同漏极通过第四导线54连接第四字线驱动晶体管组24对应的第四子字线SWL4，第三导线53和第四导线54在第一方向上平行，且第三导线53和第四导线54位于同一金属层。

在一个实施例中，第一子字线SWL1、第二子字线SWL2、第三子字线SWL3、第四子字线SWL4设置在第一布局区域400，并从第一布局区域400连接到存储阵列。第一布局区域400用于设置多个字线驱动晶体管组对应的PMOS，以实现PMOS的集中布局(详细介绍请见图9)。

结合图2B的电路图，第一导线51连接与第一字线驱动晶体管组21对应的第一P型晶体管MP1的漏极，第二导线52连接与第二驱动晶体管组22对应的第二P型晶体管MP2的漏极，第三导线53连接与第三驱动晶体管组23对应的第三P型晶体管MP3的漏极，第四导线54连接与第四驱动晶体管24组对应的第四P型晶体管MP4的漏极，第一P型晶体管MP1、第二P型晶体管MP2、第三P型晶体管MP3、第四P型晶体管MP4均设置在第一布局区域400，第一有源区11和第二有源区12均设置在第二布局区域401，第一布局区域400和第二布局区域401在第二方向上并列设置。

由图4所示实施例可以看出，由于在图3所示实施例中将宽度均匀的栅极介质区错开设置，可以允许集中布局的四个字线驱动晶体管组连接的子字线SWL1～SWL4在同一金属层平直布线，连接到字线驱动电路对应的第一布局区域400。由于走线均匀笔直且无需穿层，降低了布线金属层(即M0层)的版图设计复杂度，降低了导线的负载(loading)，优化了导线的导电效果，降低了制造复杂度，提高了生产效率。

因此，设置第一间距可以避免由于走线之间的弯曲、跨层带来的负载(loading)增加，进一步提高字线驱动电路的电信号传输效果。

图5是本公开另一个实施例中半导体结构的示意图。

参考图5，在本公开的一个示例性实施例中，第一控制信号线CON1与第二控制信号线CON2为同一信号线，第三控制信号线CON3与第四控制信号线CON4为同一信号线，第二栅极介质区32与第三栅极介质区33连接，第六栅极介质区36与第七栅极介质区37连接。

第二栅极介质区32与第三栅极介质区33通过第三连接结构43连接，第三连接结构43沿第一方向延伸，在第二方向上位于第一有源区11背离第二有源区12的一侧；第六栅极介质区36与第七栅极介质区37通过第四连接结构44连接，第四连接结构44沿第一方向延伸，在第二方向上位于第二有源区12背离第一有源区11的一侧。

通过第三连接结构43、第四连接结构44将连接相同控制信号线的栅极介质区连接起来，可以节省控制信号线的走线，为版图布局提供更多空间。此外，相比于直接使用走线连接栅极介质区，使用面积较大的第三连接结构43、第四连接结构44实现栅极介质区之间的连接，更有助于使栅极介质区之间的电荷均匀，电荷传输能力增强。

在图5所示的实施例中，第三连接结构43连接第二栅极介质区32的第一端与第三栅极介质区33的第一端，第四连接结构44连接第六栅极介质区36的第二端与第七栅极介质区37的第二端。通过设置第三连接结构43、第四连接结构44与各栅极介质区的边角相连，可以减少相连的结构的角度总数，进而降低走线角度过多带来的负载(loading)增加效应，降低导线制造难度，提高生产效率。

在本公开的其他实施例中，如果加入其他布局考虑因素，也可以设置第三连接结构43、第四连接结构44与各栅极介质区的其他部分相连，本领域技术人员可以根据实际情况自行设计各连接结构的连接位置，只要不影响第一有源区11、第二有源区12以及各栅极介质区的形状即可。

图6是图5所示实施例的效果示意图。

参考图6，在本公开的一个示例性实施例中，第二栅极介质区32连接第五导线55，第六栅极介质区36连接第六导线56，第五导线55和第六导线56在第一方向上平行，且第五导线55和第六导线56位于同一金属层。第五导线55用于连接第一控制信号CON1(第一控制信号CON1与第二控制信号CON2为同一控制信号)，第六导线56用于连接第三控制信号CON3(第三控制信号CON3与第四控制信号CON4为同一控制信号)。

由图6可以看出，通过使用第三连接结构43、第四连接结构44将连接有相同控制信号的栅极介质区连接起来，可以使连接控制信号的导线在同一金属层上平直布线，不但能够提高导线的导电效率，优化电信号传输效果，还能降低布线金属层(即M0层)的版图设计复杂度，降低制造复杂度，提高生产效率。

此外，在一个实施例中，当主字线MWL的信号也来自于控制信号生成区域500时，第一栅极介质区31可以通过第七导线57连接主字线MWL，第四栅极介质区34可以通过第八导线58连接主字线MWL。由此，本公开实施例提供的半导体结构，可以使连接同一主字线的四个字线驱动晶体管组，在版图布局时，均能在同一金属层实现导线的平直布线，减小导线弯折，避免导线跨层，从而提高导线的导电效率，提高电信号传输效果。

图7是本公开实施例中半导体结构的整体示意图。

由图7可以看出，本公开实施例提供的半导体结构具有较为笔直均匀的栅极介质区和有源区，且通过多个均匀的连接结构实现了连接相同信号的栅极介质区之间的连接，能够在字线驱动电路内部减少走线，并使各栅极介质区的电荷均匀，从而整体提高字线驱动电路部分的电信号传输效果。

图8是本公开实施例中半导体结构对应的浅沟槽隔离结构的示意图。

参考图8，由于设置了均匀笔直的有源区，各有源区(图中空白区域)之间不连接，在版图布局时，浅沟槽隔离结构800具有整齐、完整的布局，不存在孤岛(STI Iland)，从而可以降低STI和有源区之间的应力，提高集成电路的良品率和结构稳定性。

图9是本公开一个实施例中半导体结构的示意图。

参考图9，半导体结构900用于设置存储器字线驱动电路，连接主字线MWL和与多个字线驱动电路分别对应的多条子字线SWL，包括：

第一布局区域901，用于设置多个字线驱动电路对应的多个P型晶体管MP，每个P型晶体管MP的栅极均连接主字线MWL，每个P型晶体管MP的漏极均连接对应的字线驱动电路的子字线SWL1～SWL8，每个P型晶体管的源极均连接电源电压；

第二布局区域902，包括多个如图1～图7所示实施例的半导体结构910，第二布局区域902中的半导体结构910共用第一有源区91和第二有源区92；

第三布局区域903，包括多个如图1～图7所示实施例的半导体结构910，第三布局区域903中的半导体结构910共用第一有源区93和第二有源区94；

第二布局区域902、第一布局区域901、第三布局区域903在第二方向上顺次并列设置。

虽然图9中示出了图6或图7所示的半导体结构，但是图1～图5所示的半导体结构也在图9所示实施例的保护范围内。

同时，结合图6所示导线，展示出各半导体结构910的全部控制信号连线，以及控制信号生成区域。

从图9所示实施例可以看出，当将上述实施例中的半导体结构应用的到字线驱动电路的集中布局时，形成的字线驱动电路版图布局不但具有均匀笔直的有源区、栅极介质区，还具有位于同一金属层上的笔直均匀的走线。即，在M0层布线总体呈直线形态，NMOS布局区域(第二布局区域902、第三布局区域903)到PMOS布局区域(第一布局区域901)的走线无弯折，极大降低了金属导线层缺陷(M0 defect)，提高了制程稳定性。

同时，由于走线均匀笔直且无需穿层，降低了布线金属层(即M0层)的版图设计复杂度，优化了导线的导电效果，降低了制造复杂度，提高了生产效率。

根据本公开的第三方面，提供一种芯片，包括如上任一项的半导体结构。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (15)

1.一种半导体结构，其特征在于，包括：

第一有源区，沿第一方向延伸，在第二方向上具有第一宽度，所述第二方向与所述第一方向垂直；

第二有源区，沿所述第一方向延伸，在所述第二方向上具有所述第一宽度；

第一字线驱动晶体管组，基于所述第一有源区形成，包括连接所述第一有源区的两个栅极介质区，一个所述栅极介质区连接主字线，另一个所述栅极介质区连接第一控制信号线；

第二字线驱动晶体管组，基于所述第一有源区形成，包括连接所述第一有源区的两个栅极介质区，一个所述栅极介质区连接所述主字线，另一个所述栅极介质区连接第二控制信号线；

第三字线驱动晶体管组，基于所述第二有源区形成，包括连接所述第二有源区的两个栅极介质区，一个所述栅极介质区连接所述主字线，另一个所述栅极介质区连接第三控制信号线；

第四字线驱动晶体管组，基于所述第二有源区形成，包括连接所述第二有源区的两个栅极介质区，一个所述栅极介质区连接所述主字线，另一个所述栅极介质区连接第四控制信号线；

其中，每个所述栅极介质区均沿所述第二方向延伸且在所述第一方向上具有第二宽度。

2.如权利要求1所述的半导体结构，其特征在于，所述第一字线驱动晶体管组包括第一晶体管和第二晶体管，所述第一晶体管的栅极为第一栅极介质区，所述第二晶体管的栅极为第二栅极介质区，所述第一有源区位于所述第一栅极介质区和所述第二栅极介质区之间的部分为所述第一晶体管和所述第二晶体管的共同漏极；

第二字线驱动晶体管组，包括第三晶体管和第四晶体管，所述第三晶体管的栅极为第三栅极介质区，所述第四晶体管的栅极为第四栅极介质区，所述第一有源区位于所述第三栅极介质区和所述第四栅极介质区之间的部分为所述第三晶体管和所述第四晶体管的共同漏极；

第三字线驱动晶体管组，包括第五晶体管和第六晶体管，所述第五晶体管的栅极为第五栅极介质区，所述第六晶体管的栅极为第六栅极介质区，所述第二有源区位于所述第五栅极介质区和所述第六栅极介质区之间的部分为所述第五晶体管和所述第六晶体管的共同漏极；

第四字线驱动晶体管组，包括第七晶体管和第八晶体管，所述第七晶体管的栅极为第七栅极介质区，所述第八晶体管的栅极为第八栅极介质区，所述第二有源区位于所述第七栅极介质区和所述第八栅极介质区之间的部分为所述第七晶体管和所述第八晶体管的共同漏极。

3.如权利要求2所述的半导体结构，其特征在于，第一栅极介质区、第二栅极介质区、第三栅极介质区、第四栅极介质区顺次在所述第一有源区上沿所述第一方向平行设置，所述第五栅极介质区、所述第六栅极介质区、所述第七栅极介质区、所述第八栅极介质区顺次在所述第二有源区上沿所述第一方向平行设置，所述第一栅极介质区、所述第四栅极介质区、所述第五栅极介质区、所述第八栅极介质区连接所述主字线。

4.如权利要求3所述的半导体结构，其特征在于，所述第一栅极介质区和所述第五栅极介质区连接，所述第四栅极介质区和所述第八栅极介质区连接，所述第一栅极介质区和所述第五栅极介质区在所述第一方向上具有第一间距，所述第四栅极介质区和所述第八栅极介质区在所述第一方向上具有所述第一间距。

5.如权利要求4所述的半导体结构，其特征在于，所述第二栅极介质区与所述第六栅极介质区在所述第一方向上具有所述第一间距，所述第三栅极介质区与所述第七栅极介质区在所述第一方向上具有所述第一间距。

6.如权利要求4所述的半导体结构，其特征在于，所述第一栅极介质区和所述第五栅极介质区通过第一连接结构连接，所述第一连接结构沿所述第二方向延伸，在所述第一方向上具有第三宽度，所述第三宽度小于所述第二宽度；所述第四栅极介质区和所述第八栅极介质区通过第二连接结构连接，所述第二连接结构沿所述第二方向延伸，在所述第一方向上具有所述第三宽度。

7.如权利要求6所述的半导体结构，其特征在于，所述第一连接结构在所述第一方向上的第一边沿与所述第一栅极介质区在所述第一方向上的第一边沿齐平，所述第一连接结构在所述第一方向上的第二边沿与所述第五栅极介质区在所述第一方向上的第二边沿齐平；所述第二连接结构在所述第一方向上的第一边沿与所述第四栅极介质区在所述第一方向上的第一边沿齐平，所述第二连接结构在所述第一方向上的第二边沿与所述第八栅极介质区在所述第一方向上的第二边沿齐平。

8.如权利要求3所述的半导体结构，其特征在于，所述第一控制信号线与所述第二控制信号线为同一信号线，所述第三控制信号线与所述第四控制信号线为同一信号线，所述第二栅极介质区与所述第三栅极介质区连接，所述第六栅极介质区与所述第七栅极介质区连接。

9.如权利要求8所述的半导体结构，其特征在于，所述第二栅极介质区与所述第三栅极介质区通过第三连接结构连接，所述第三连接结构沿所述第一方向延伸，在所述第二方向上位于所述第一有源区背离所述第二有源区的一侧；所述第六栅极介质区与所述第七栅极介质区通过第四连接结构连接，所述第四连接结构沿所述第一方向延伸，在所述第二方向上位于所述第二有源区背离所述第一有源区的一侧。

10.如权利要求9所述的半导体结构，其特征在于，所述第三连接结构连接所述第二栅极介质区的第一端与所述第三栅极介质区的第一端，所述第四连接结构连接所述第六栅极介质区的第二端与所述第七栅极介质区的第二端。

11.如权利要求4所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管的共同漏极通过第一导线连接所述第一字线驱动晶体管组对应的第一子字线，所述第三晶体管和所述第四晶体管的共同漏极通过第二导线连接所述第二字线驱动晶体管组对应的第二子字线，所述第一导线和所述第二导线在所述第一方向上平行，且所述第一导线和所述第二导线位于同一金属层；

所述第五晶体管和所述第六晶体管的共同漏极通过第三导线连接所述第三字线驱动晶体管组对应的第三子字线，所述第七晶体管和所述第八晶体管的共同漏极通过第四导线连接所述第四字线驱动晶体管组对应的第四子字线，所述第三导线和所述第四导线在所述第一方向上平行，且所述第三导线和所述第四导线位于同一金属层。

12.如权利要求11所述的半导体结构，其特征在于，所述第一导线连接与所述第一字线驱动晶体管组对应的第一P型晶体管的漏极，所述第二导线连接与所述第二驱动晶体管组对应的第二P型晶体管的漏极，所述第三导线连接与所述第三驱动晶体管组对应的第三P型晶体管的漏极，所述第四导线连接与所述第四驱动晶体管组对应的第四P型晶体管的漏极，所述第一P型晶体管、所述第二P型晶体管、所述第三P型晶体管、所述第四P型晶体管均设置在第一布局区域，所述第一有源区和所述第二有源区均设置在第二布局区域，所述第一布局区域和所述第二布局区域在所述第二方向上并列设置。

13.如权利要求5所述的半导体结构，其特征在于，所述第二栅极介质区连接第五导线，所述第六栅极介质区连接第六导线，所述第五导线和所述第六导线在所述第一方向上平行，且所述第五导线和所述第六导线位于同一金属层。

14.一种半导体结构，其特征在于，用于设置存储器字线驱动电路，连接主字线和与多个字线驱动电路分别对应的多条子字线，包括：

第一布局区域，用于设置多个字线驱动电路对应的多个P型晶体管，每个所述P型晶体管的栅极均连接所述主字线，每个所述P型晶体管的漏极均连接对应的字线驱动电路的子字线，每个所述P型晶体管的源极均连接电源电压；

第二布局区域，包括多个如权利要求1～13任一项所述的半导体结构，所述第二布局区域中的半导体结构共用第一有源区和第二有源区；

第三布局区域，包括多个如权利要求1～13任一项所述的半导体结构，所述第三布局区域中的半导体结构共用第一有源区和第二有源区；

所述第二布局区域、所述第一布局区域、所述第三布局区域在第二方向上顺次并列设置。

15.一种芯片，其特征在于，包括如权利要求1～14任一项所述的半导体结构。

Images