TWI826243B - 封裝結構及其製作方法 - Google Patents
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Abstract
本發明實施例提出了一種封裝結構及其製作方法，封裝結構包括：N個第一襯墊，每一第一襯墊由一個過孔暴露的互連層構成；N個重佈線層，每一重佈線層覆蓋隔離層並與N個第一襯墊中一相應第一襯墊電連接；部分第一襯墊沿第一方向並列設置在靠近半導體功能結構第一邊緣的位置處，另一部分第一襯墊沿第一方向並列設置在靠近半導體功能結構第二邊緣的位置處；每一重佈線層被暴露出的部分區域均包括第二襯墊和第三襯墊；其中，每一第二襯墊的中心點相對於對應的第一襯墊的中心點的偏移方向和偏移距離均相等；部分重佈線層中第二襯墊和第三襯墊之間的相對位置與另一部分重佈線層中的第二襯墊和第三襯墊之間的相對位置不同。
Description
本發明涉及半導體技術領域，涉及但不限於一種封裝結構及其製作方法。
隨著電子設備普及率快速提升、電子設備市場的蓬勃發展，越來越要求電子產品在具有高性能、多功能、高可靠性以及便捷性的同時要向著小型化、薄型化的方向演進。這樣的需求對半導體器件的封裝提出了更好、更輕、更薄、封裝密度更高、更好的電性能和熱性能、更高的可靠性以及更高的性價比要求。
為保證半導體器件的性能滿足對應要求，需要在封裝結構上製備用於測試和執行功能交互的埠。
基於此，為解決相關技術問題中的一個或多個，本發明實施例提出了一種封裝結構及其製作方法、半導體器件。
根據本發明實施例的一方面，提供一種封裝結構，包括：
具有多個過孔的隔離層，所述隔離層覆蓋互連層表面，所述過孔暴露部分所述互連層，所述互連層設置在半導體功能結構的表面；
N個第一襯墊，每一第一襯墊由一個所述過孔暴露的所述互連層構成；所述N為大於1的正整數；
N個重佈線層，每一重佈線層覆蓋所述隔離層並與所述N個第一襯墊中一相應所述第一襯墊電連接；部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣；
第一絕緣層，覆蓋且暴露出每一所述重佈線層的部分區域；
每一所述重佈線層被暴露出的部分區域均包括第二襯墊和第三襯墊；其中，每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等；部分所述重佈線層中所述第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；所述第一襯墊和第二襯墊分別用於所述半導體功能結構處於不同運行速度時的測試，所述第三襯墊用於執行與所述第二襯墊測試的內容對應的功能交互。
上述方案中，所述N個重佈線層中每一所述重佈線層包括的所述第二襯墊與所述第三襯墊均沿第二方向並列設置，所述第二方向與所述第一方向垂直。
上述方案中，每一所述第二襯墊的中心點在所述互連層所在平面的正投影相對於對應的所述第一襯墊的中心點向所述第二方向偏移第一距離。
上述方案中，每一所述重佈線層在所述互連層所在平面的正投影的形狀均包括長條狀。
上述方案中，部分所述第一襯墊靠近所述第一邊緣的第一端與部分所述重佈線層靠近所述第一邊緣的第二端沿協力廠商向基本齊平，協力廠商向與所述第一方向和所述第二方向均垂直；
另一部分所述第一襯墊靠近所述第二邊緣的第三端與另一部分所述重佈線層靠近所述第二邊緣的第四端沿所述協力廠商向基本齊平。
上述方案中，部分所述重佈線層中的所述第二襯墊位於靠近所述第二端的位置處，所述第三襯墊位於遠離所述第二端的位置處；
另一部分所述重佈線層中的所述第二襯墊位於靠近所述第四端的位置處，所述第三襯墊位於遠離所述第四端的位置處。
上述方案中，每一所述重佈線層還包括用於與所述第一襯墊進行導電連接的第一區域；
部分所述重佈線層中的所述第二襯墊和所述第三襯墊均位於所述第一區域的一側；另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊均位於所述第一區域的兩側。
上述方案中，所述重佈線層與對應的所述第一襯墊直接接觸；
或者，
所述封裝結構還包括：導電柱，位於所述重佈線層與對應的所述第一襯墊之間，所述重佈線層透過所述導電柱與所述互連層導電連接。
上述方案中，所述封裝結構包括所述導電柱，所述導電柱的數量多括多個，多個導電柱沿第一方向並列設置。
上述方案中，所述重佈線層與對應的所述第一襯墊直接接觸，所述封裝結構還包括：
第二絕緣層，位於每一所述重佈線層圍成的凹槽內，所述第二絕緣層的材料的硬度小於所述重佈線層的材料的硬度。
根據本發明實施例的另一方面，提供了一種半導體器件，包括：半導體功能結構及如本發明上述實施例中所述的封裝結構。
上述方案中，所述半導體器件還包括：
基板；
多個堆疊設置的裸片；每一所述裸片包括半導體功能結構及位於所述半導體功能結構上的封裝結構；
每一裸片透過所述封裝結構中的第三襯墊上的引線電連接到所述基板上。
根據本發明實施例的又一方面，提供了一種封裝結構的製作方法，包括：
提供半導體功能結構，所述半導體功能結構的表面設置有互連層；
形成具有多個過孔的隔離層，所述隔離層覆蓋互連層表面，所述過孔暴露部分所述互連層，每一所述過孔暴露的部分所述互連層作為一個第一襯墊，形成N個第一襯墊；所述第一襯墊用於進行第一類測試；所述N為大於1的正整數；
在完成所述第一類測試後，在所述N個第一襯墊及所述隔離層上形成N個重佈線層，每一重佈線層覆蓋所述隔離層並與所述N個第一襯墊中一相應所述第一襯墊電連接；部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣；
形成覆蓋且暴露出部分所述重佈線層的第一絕緣層，被暴露的部分所述重佈線層作為第二襯墊和第三襯墊；其中，每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等；部分重佈線層中的第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；所述第二襯墊用於進行第二類測試，所述第三襯墊用於執行與所述第二類測試的內容對應的功能交互；所述半導體功能結構在進行所述第一類測試時的運行速度低於在進行所述第二類測試時的運行速度。
本發明各實施例中，透過在頂層金屬層中設置N個第一襯墊，用於對所述半導體功能結構執行處於第一種運行速度時的測試；其中，部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處；在第一種運行速度時的測試完成後，在第一襯墊上的重佈線層中設置與第一襯墊一一對應的第二襯墊，用於對所述半導體功能結構執行處於第二種運行速度時的測試；其中，部分所述重佈線層中所述第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；這裡，透過將每一第二襯墊的中心點設置為相對於對應的第一襯墊的中心點偏移相同的方向和偏移相等的距離，使得N個第一襯墊和N個第二襯墊保持完全相同的相對位置；同時，透過將位於不同邊緣位置處的第二襯墊和第三襯墊之間的位置設置為不同，使得位於兩個邊緣位置處的重佈線層保有較大的容錯率，均可以靠近邊緣但不超出邊緣，如此，可以保證第一襯墊和第二襯墊均處於有利於節省總面積的有利位置，同時還可以利用同一套探針卡來實現上述兩種不同運行速度的測試，相較於使用兩套探針卡分別進行測試，節省了測試成本和測試時間，降低了生產週期和製造成本。
下面將結合附圖和實施例對本發明的技術方案進一步詳細闡述。雖然附圖中顯示了本發明的示例性實施方法，然而應當理解，可以以各種形式實現本發明而不應被這裡闡述的實施方式所限制。相反，提供這些實施方式是為了能夠更透徹的理解本發明，並且能夠將本發明的範圍完整的傳達給本領域的技術人員。
在下列段落中參照附圖以舉例方式更具體的描述本發明各實施例。根據下面說明和申請專利範圍，本發明的優點和特徵將更清楚。需說明的是，附圖均採用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
可以理解的是，本發明的“在……上”、“在……之上”和“在……上方”的含義應當以最寬方式被解讀，以使得“在……上”不僅表示其“在”某物“上”且其間沒有居間特徵或層（即直接在某物上）的含義，而且還包括在某物“上”且其間有居間特徵或層的含義。
在本發明實施例中，術語“A與B相連”包含A、B兩者直接接觸的情形，或者A和B透過中間導電結構間接接觸的情形；術語“第一”、“第二”等是用於區別類似的物件，而不必用於描述特定的順序或先後次序。
在本發明實施例中，術語“層”是指包括具有厚度的區域的材料部分。層可以在結構的下方表面或上方表面上延伸，其面積可以小於等於所在的延伸表面。需要說明的是，本發明實施例所記載的技術方案之間，在不衝突的情況下，可以任意組合。
本發明實施例涉及的半導體功能結構是將被用於後續制程以形成最終的半導體器件的一部分，是實現半導體器件的主要功能的核心部分。這裡，所述最終的半導體器件可以包括但不限於記憶體。
在半導體器件如，動態隨機存取記憶體（DRAM，Dynamic Random Access Memory）的封裝結構的設計中，襯墊（還可以被稱為焊盤，英文表達為PAD）有兩種設置方式：一種是頂層金屬開窗的方式；另一種是重佈線層（RDL，Redistribution Layer）開窗的方式。
所述頂層金屬開窗是指在半導體功能結構的頂層金屬層上形成鈍化層（Passivation）或絕緣層，以保護半導體功能結構不被破壞；然後，在所述鈍化層或絕緣層上形成開窗區域，以暴露部分頂層金屬層，形成襯墊。其中，可以在該襯墊上進行探針卡扎針測試，以實現對半導體功能結構的電學性能的測試；也可以在該襯墊上進行鍵合線（Bonding wire）的引出，以實現對半導體功能結構的電引出。
所述重佈線層開窗是指在半導體功能結構的頂層金屬層上形成重佈線層，在重佈線層上形成鈍化層或絕緣層，然後，在所述鈍化層或絕緣層上形成開窗區域，以暴露出部分重佈線層，形成並列設置的兩個襯墊。其中，該兩個襯墊中的一個用於進行探針卡扎針測試，另一個用於在該襯墊上進行鍵合線的引出。這裡，重佈線層在半導體器件中可以起到調整襯墊位置的作用，還能起到增強電源地的供電網路的作用。
可以理解的是，頂層金屬層比較薄，且下面有墊片結構，能夠支援在同一片開窗的金屬區域上，先經過探針卡扎針測試，再到封裝廠進行鍵合線封裝，而不影響封裝打線的成品率；重佈線層的材料一般是金屬，重佈線層相較於頂層金屬層比較厚，經過探針卡扎針會有比較深且表面粗糙的針痕，這個針痕會影響封裝打線的成品率，因此重佈線層中用於測試和用於引出鍵合線的襯墊需要分開。封裝結構中無論採用上述哪種開窗方式對半導體器件的功能並沒有太大的影響，重佈線層開窗有利於性能的提升，但需要增加生產週期和生產成本。
相關技術中，一般會根據半導體器件的實際需求選擇以上兩種開窗方式中的一種來設計封裝結構。然而，實際應用中，在半導體器件的生產過程中，需求並不是單一的，經常存在多需求的情況。以下給出幾種多需求的示例：示例性的，在半導體器件(或稱為“產品”)量產化之前，有較長的功能調試過程，在該調試過程中，測試是在半導體功能結構運行速度較低的情況下完成的，此時，僅需要採用頂層金屬開窗方式，即可以完成對半導體功能結構的封裝、測試。而在產品的制程工藝成熟後，需要測試半導體功能結構在高速運行下的狀態時，則需要採用重佈線層開窗方式進行封裝測試。
基於此，本發明實施例提供了一種封裝結構，參考圖1，所述封裝結構中包括頂層金屬開窗方式和重佈線層開窗方式；其中，頂層金屬開窗方式中，在頂層金屬層101中設置有第一類襯墊102；該第一類襯墊102可以用於執行低速測試和引出鍵合線；重佈線層開窗方式中，在重佈線層103中設置有兩類襯墊(第二類襯墊104和第三類襯墊105)，第二類襯墊104用於執行高速測試，第三類襯墊105用於引出鍵合線。
這裡，一方面，在利用第一類襯墊102執行低速測試時，測試探針卡需要同時打在所有第一類襯墊102的中心點上，在利用第二類襯墊104執行高速測試時，測試探針卡需要同時打在所有第二類襯墊104的中心點上。然而，從圖1可以看出第一類襯墊102和第二類襯墊104處於封裝結構不同的層，不同層中的各第一類襯墊102和各第二類襯墊104的相對位置不同。這樣，為了滿足低速測試和高速測試的需求，不得不製作兩套測試探針
卡，而製作兩套測試探針卡將大大的增加測試成本和測試時間。
另一方面，在測試的點比較多時，靠近半導體功能結構的一個邊緣的位置處可能擺放不下所有的第一類襯墊102，此時需要將第一類襯墊分別設置在半導體功能結構的相對設置的兩個邊緣的位置處，相應地，重佈線層103也需要分別設置在半導體功能結構的相對的兩個邊緣的位置處，但由於第二類襯墊104和第三類襯墊105一起佔用的面積比第一類襯墊102佔用的面積大。此時，至少一個邊緣的位置處的重佈線層103容易超出邊緣。
基於此，為了進一步解決上述問題，本發明實施例中又提供了一種封裝結構及其製作方法以及半導體器件，其中，所述封裝結構，包括：具有多個過孔的隔離層，所述隔離層覆蓋互連層表面，所述過孔暴露部分所述互連層，所述互連層設置在半導體功能結構的表面；N個第一襯墊，每一第一襯墊由一個所述過孔暴露的所述互連層構成；所述N為大於1的正整數；N個重佈線層，每一重佈線層覆蓋所述隔離層並與所述N個第一襯墊中一相應所述第一襯墊電連接；部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣；第一絕緣層，覆蓋且暴露出每一所述重佈線層的部分區域；每一所述重佈線層被暴露出的部分區域均包括第二襯墊和第三襯墊；其中，每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等；部分所述重佈線層中所述第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；所述第一襯墊和第二襯墊分別用於所述半導體功能結構處於不同運行速度時的測試，所述第三襯墊用於執行與所述第二襯墊測試的內容對應的功能交互。
需要說明的是，本發明實施例中涉及的第一方向與半導體功能結構的表面平行，本發明實施例中涉及的第二方向平行於所述半導體功能結構，且垂直於所述第一方向，本發明實施例中涉及的協力廠商向與第一方向和第二方向均垂直。在一些實施例中，第一方向可以與X軸方向平行，第二方向可以與Y軸方向平行，協力廠商向與Z軸方向平行。
這裡，參考圖2a，所述封裝結構包括：基底（圖2a中未示出），所述基底的組成材料可以包括矽（Si）、鍺（Ge）、鍺化矽（SiGe）、絕緣體上矽（Silicon on Insulator，SOI）或者絕緣體上鍺（Germanium on Insulator，GOI）。
半導體功能結構200，所述半導體功能結構200位於基底上；具體地，所述半導體功能結構200包括半導體功能層201和位於所述半導體功能層201表面上的互連層202，根據實際需求，在所述半導體功能層201中可以設置多種功能結構；相應地，所述互連層202用於將半導體功能層201中功能結構的電信號引出，以運行所述功能結構。在一些實施例中，互連層202包括頂層金屬層，頂層金屬層不僅用於將功能結構的電信號引出，還用於支撐半導體功能結構200。
需要說明的是，後續制程中形成的重佈線層連接的任何信號都均連接於所述互連層202，即保證在沒有重佈線層的情況下，半導體功能結構200的功能是完整的。圖2a中展示的互連層202是被去除部分後的某一截面的剖面效果圖，實際應用中，互連層中的各部分並不是截斷的，而是互連的，即在其他截面上，互連層中的各部分可能是連續的。
隔離層203，覆蓋互連層202表面，用於在部分區域隔離互連層202和後續形成的重佈線層206。隔離層203中設置有過孔204，過孔204暴露部分互連層202。其中，過孔204的形狀可以是圓柱形，也可以是倒梯形，或者是任何合適的形狀；隔離層203的組成材料包括但不限於正矽酸乙酯（TEOS）。
由一個所述過孔204暴露的所述互連層202構成的第一襯墊205；隔離層203內可包含多個過孔204，從而形成多個被過孔204暴露的所述第一襯墊205的數量包括多個。這裡，所述第一襯墊205一方面可以用於進行第一類測試；另一方面還可以用於執行與所述第一類測試的內容對應的功能交互。
示例性的，所述第一類測試可以理解為對半導體功能結構執行較低運行速度時的一些測試。需要說明的是，在記憶體中，所述運行速度指的是記憶體的讀寫速度。所述執行與所述第一類測試的內容對應的功能交互可以理解為在第一襯墊上引出鍵合線。也就是說，在執行第一類測試時，第一襯墊205可以用於與探針卡接觸，且探針卡中的多個探針與N個第一襯墊一一對應，以實現互連層與其他測試系統的電連接。
實際應用中，在測試的點比較多時，靠近半導體功能結構的一個邊緣的位置處可能擺放不下所有的第一襯墊205，此時可以將第一襯墊205分別設置在半導體功能結構的相對設置的兩個邊緣的位置處，參考圖2b，N個第一襯墊205中，N個所述第一襯墊分為兩個部分，即第一部分第一襯墊2051和第二部分第一襯墊2052；其中，第一部分第一襯墊2051包括M1個第一襯墊，M1個第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣20a的位置處；第二部分第一襯墊2052包括M2個第一襯墊，M2個第一襯墊沿所述第一方向並列設置在靠近所述半導體功能結構第二邊緣20b的位置處，所述第一邊緣20a與所述第二邊緣20b為所述半導體功能結構相對的兩個邊緣。這裡，M1+M2=N。
需要說明的是，圖2a為第一襯墊205與重佈線層206直接接觸的封裝結構的局部剖面示意圖；圖2b為一種封裝結構的俯視圖的示例，其中，在圖2b中為了更清楚的展示第一襯墊的位置排布，隱去了其它層；圖2c為第一襯墊205透過導電柱207與重佈線層206間接接觸的封裝結構的局部剖面示意圖。
在一些實施例中，第一部分第一襯墊2051的數量和第二部分第一襯墊2052的數量可以相同，也可以不同。
具體地，圖2b中六個第一襯墊分為第一部分第一襯墊2051和第二部分第一襯墊2052，第一部分第一襯墊2051包括三個第一襯墊，沿第一方向並列設置在靠近所述半導體功能結構第一邊緣20a的位置處；第二部分第一襯墊2052包括三個第一襯墊，沿所述第一方向並列設置在靠近所述半導體功能結構第二邊緣20b的位置處。
參考圖2a，位於所述隔離層203表面上和所述過孔204上的N個重佈線層206。這裡，每一重佈線層206覆蓋所述隔離層203；並且，N個重佈線層206與所述N個第一襯墊205中相應所述第一襯墊205直接接觸。
重佈線層206和第一襯墊205之間既可以直接接觸（參考圖2a）；也可以間接接觸，即在重佈線層206與第一襯墊205之間設置導電材料層（參考圖2b、圖2c，例如，導電柱207）。所述導電柱207的組成材料可以與重佈線層206的組成材料相同，也可以不同。需要說明的是，所述導電柱207的高度可以小於或等於所述過孔204的深度，圖2c中示出的導電柱207的高度等於所述過孔204的深度的情況。
在一些實施例中，所述封裝結構包括所述導電柱207，所述導電柱的數量包括多個，多個導電柱沿第一方向並列設置。
上述實施例中，同一個過孔204內的所述導電柱207的數量可以包括一個，也可以包括多個，相鄰導電柱207之間被絕緣材料隔離；相應地，每一所述導電柱207對應一第一襯墊205，也就是說，當導電柱207的數量為多個時，同一過孔204的底部具有多個第一襯墊205。
可以理解的是，導電柱207的數量包括多個時，多個導電柱207均與所述重佈線層206以及互連層202連接，這樣，可以增加重佈線層206與互連層202電連接的可靠性。
可以理解的是，透過在過孔的底面積不變的情況下，設置多個第一襯墊205，有利於減小同一過孔204底部所有第一襯墊205的總面積，進而減小第一襯墊205與周邊導電材料之間的寄生電容，有利於進一步優化信號傳輸性能。
參考圖2a，位於所述重佈線層206上的第一絕緣層208。
所述第一絕緣層208覆蓋重佈線層206的表面，被暴露的部分所述互連層202上的重佈線層206的厚度與隔離層203表面上的重佈線層206的厚度可以相同。在一些實施例中，過孔204的徑寬大於兩倍重佈線層206的厚度時，重佈線層206覆蓋過孔204的側壁和底部，重佈線層206圍成有凹槽209。
在一些實施例中，參考圖2a，所述重佈線層206與對應的所述第一襯墊205直接接觸，所述封裝結構還包括：第二絕緣層210，位於每一所述重佈線層圍成的凹槽209內，所述第二絕緣層210的材料的硬度小於所述重佈線層206的材料的硬度，如此，一方面可以減小封裝結構的應力，增加封裝結構的可靠性；另一方面相較於採用重佈線層206填充凹槽209，利用第二絕緣層210材料填充凹槽209可以避免產生更多的寄生電容。
在一些實施例中，第二絕緣層210與第一絕緣層208可以為一體結構，也可以為分體結構，當兩者為分體結構時，兩者的材料可以不同。圖2a中示出的是第二絕緣層210與第一絕緣層208為一體結構的情況。所述第二絕緣層210的組成材料包括但不限於聚醯亞胺（PI）。
參考圖2a，N個重佈線層206中至少部分所述重佈線層206被暴露出的部分區域包括第二襯墊211和第三襯墊212。
這裡，N個重佈線層206中的每一個重佈線層206中均設置一個第二襯墊211和一個第三襯墊212；換言之，N個第二襯墊211和N個第三襯墊212一一對應。第二襯墊211用於進行第二類測試，所述第三襯墊212用於執行與所述第二類測試的內容對應的功能交互。所述第二類測試可以理解為對半導體功能結構在較高運行速度時執行的一些測試。所述執行與第二類測試的內容對應的功能交互可以理解為在第三襯墊上引出鍵合線並進行信號交互。
需要說明的是，第二襯墊211與第三襯墊212之間可以是連續設置的，即第二襯墊211與第三襯墊212之間並未設置隔牆；也可以是間隔設置的，即第二襯墊211與第三襯墊212之間設置有隔牆。
這裡，在第二襯墊211與第三襯墊212之間為連續設置時，可以在執行測試的過程中，避免探針出現未瞄準的情況下，隔牆對探針卡造成的損傷，從而延長了探針卡的使用壽命；同時，減少雜質的產生，從而提高了測試效率；另外，減少探針卡對隔牆的破壞，進而從整體上提高了封裝結構的可靠性。
而在第二襯墊211與第三襯墊212之間設置有隔牆時，可以在執行測試的過程中，提高機台對每個襯墊的識別精度。
以下實施例中，以第二襯墊211與第三襯墊212之間設置有隔牆為例進行說明，但可以理解的是，以下關於隔牆的描述僅用於說明本發明，並不用來限制本發明的範圍。
為了便於探針卡在執行第二類測試時，探針卡中的每一探針均能與第二襯墊相對應，本發明實施例中，將每一所述第二襯墊211的中心點相對於對應的所述第一襯墊205的中心點，偏移相同的方向和偏移相等距離，這樣，可以使得N個第一襯墊和N個第二襯墊保持完全相同的相對位置，如此，可以使得同一套探針卡在執行第一類測試後，從第一襯墊205的中心點向一定的方向移動一定的距離後能夠與全部的第二襯墊211的中心點均對準，即探針卡可以直接對全部需要測試的第二襯墊執行第二類測試，而無需更換新的探針卡。
同時，透過將位於不同邊緣位置處的第二襯墊211和第三襯墊212之間的位置設置為不同，可實現均可以靠近邊緣但不超出邊緣。以下，透過一個示例具體說明第一襯墊和第二襯墊的位置設置方式。
在一些實施例中，所述N個重佈線層中每一所述重佈線層包括的所述第二襯墊與所述第三襯墊均沿第二方向並列設置，所述第二方向與所述第一方向垂直。
這裡，第一襯墊205分佈在半導體功能結構的相對設置的兩個邊緣的位置處，示例性的，參考圖3，圖3中箭頭的左邊示出了第一襯墊205的排布示例，該示例與圖2b相同，這裡不再贅述。
同樣，N個所述第二襯墊分為兩個部分，即第三部分和第四部分；其中，第三部分包括M1個第二襯墊；第四部分包括M2個第二襯墊；該第三部分中的M1個第二襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處；該第四部分中的M2個第二襯墊沿所述第二方向並列設置在靠近所述半導體功能結構第二邊緣的位置處。同樣，N個所述第三襯墊分為兩個部分，即第五部分和第六部分；其中，第五部分包括M1個第三襯墊；第六部分包括M2個第三襯墊；該第五部分中的M1個第三襯墊與M1個第二襯墊沿第二方向並列設置在靠近所述半導體功能結構第一邊緣的位置；該第六部分中的M2個第三襯墊和M2個第二襯墊沿第二方向並列設置在靠近所述半導體功能結構第二邊緣的位置處。
示例性的，圖3中箭頭的右邊示出了重佈線層206的排布示例，具體地：六個重佈線層206分為兩個部分，每個部分中包括三個重佈線層，每一部分中的三個重佈線層206均沿X軸方向並列排布，每一個重佈線層206中包括一個第二襯墊211與對應的第三襯墊212，該第二襯墊211和第三襯墊212均沿Y軸方向並列設置；圖3中的虛線示出了第一襯墊205的中心點所在的直線。
在一些實施例中，所述第一襯墊205、所述第二襯墊211、第三襯墊212均為長條狀，每一所述重佈線層206在所述互連層所在平面的正投影的形狀包括長條狀。每一第一襯墊205沿第一方向上的寬度與每一第二襯墊211、第三襯墊212沿第一方向上的寬度可以相同，每一所述第一襯墊205沿第二方向上的長度與每一所述第二襯墊211、第三襯墊212沿第二方向上的長度可以不同。
在一些實施例中，每一所述第二襯墊的中心點在所述互連層所在平面的正投影相對於對應的所述第一襯墊的中心點向所述第二方向偏移第一距離。
示例性的，參考圖3，第一邊緣20a處的每一所述第二襯墊的中心點O2相對於對應的所述第一襯墊的中心點O1的沿Y軸方向偏移第一距離H1；同時，第二邊緣20b處的每一所述第二襯墊的中心點O2相對於對應的所述第一襯墊的中心點O1的沿Y軸方向偏移第一距離H1。
在一些實施例中，部分所述第一襯墊靠近所述第一邊緣的第一端與部分所述重佈線層靠近所述第一邊緣的第二端沿協力廠商向基本齊平，協力廠商向與所述第一方向和所述第二方向均垂直；
另一部分所述第一襯墊靠近所述第二邊緣的第三端與另一部分所述重佈線層靠近所述第二邊緣的第四端沿所述協力廠商向基本齊平。
在一些實施例中，部分所述重佈線層中的所述第二襯墊位於靠近所述第二端的位置處，所述第三襯墊位於遠離所述第二端的位置處；
另一部分所述重佈線層中的所述第二襯墊位於靠近所述第四端的位置處，所述第三襯墊位於遠離所述第四端的位置處。
在另一些實施例中，部分所述重佈線層中的所述第三襯墊位於靠近所述第二端的位置處，所述第二襯墊位於遠離所述第二端的位置處；另一部分所述重佈線層中的所述第三襯墊位於靠近所述第四端的位置處，所述第二襯墊位於遠離所述第四端的位置處。
也就是說，滿足每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等的前提下，第二襯墊也可以設置在離第一襯墊較遠的距離處。
可以理解的是，部分所述重佈線層中的第二襯墊位於靠近所述第二端的位置處且另一部分所述重佈線層中的第二襯墊位於靠近所述第四端的位置處，相較於部分所述重佈線層中的第二襯墊位於遠離所述第二端的位置處且另一部分所述重佈線層中的第二襯墊位於靠近所述第四端的位置處，在進行第二測試時，探針移動的距離更短，更能提高測試效率和降低錯誤發生的概率。在一些實施例中，每一所述重佈線層還包括用於與所述第一襯墊進行導電連接的第一區域；
部分所述重佈線層中的所述第二襯墊和所述第三襯墊均位於所述第一區域的一側；另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊均位於所述第一區域的兩側。
應當理解的是，在所述封裝結構中設置導電柱207時，參考圖3、圖4，第一區域213與所述導電柱207接觸，且位於所述導電柱的周圍，用於實現第一襯墊和重佈線層電性連接。在所述封裝結構中未設置導電柱207時，第一區域213位於過孔204內。所述第一區域213的材料可以與重佈線層206的材料相同，也可不同，還可以是任何合適的導電材料。
本發明實施例中，第二襯墊和第三襯墊的相對位置關係不同，如圖4中示出的一部分封裝結構中第二襯墊位於導電柱與第三襯墊之間，另一部分封裝結構中導電柱207位於第二襯墊211和第三襯墊212之間，基於此，第一區域213的位置可以設置在對應的第二襯墊211和第三襯墊212之間，也可以設置在對應的第二襯墊211和第三襯墊212的一側。
另外，應當理解的是，在導電柱207和/或第一區域213設置在對應的第二襯墊211和第三襯墊212之間時，該對應的第二襯墊211和第三襯墊212之間可以設置隔牆。
需要說明的是，為了更清楚的展示第一襯墊、第二襯墊和第三襯墊之間的相對位置關係，圖4中僅表示出了靠近第一邊緣20a位置處的一個一個重佈線層，以及靠近第二邊緣20b位置處的一個重佈線層；並且，圖3、圖4中僅示意性的示出了靠近第一邊緣20a位置處的重佈線層，與對應的靠近第二邊緣20b位置處的重佈線層之間的距離不代表實際應用中二者的距離，其實際距離可以根據實際需求進行設置。
本發明各實施例中，透過將位於不同邊緣位置處的第二襯墊和第三襯墊之間的位置設置為不同，實現可以利用同一套探針卡來實現上述兩種不同運行速度的測試，相較於使用兩套探針卡分別進行測試，節省了測試成本和測試時間，降低了生產週期和製造成本。
根據本發明實施例的另一方面，提供了一種半導體器件，包括：半導體功能結構及如本發明上述實施例中所述的封裝結構。
在一些實施例中，所述半導體器件還包括：基板；多個堆疊設置的裸片；每一所述裸片包括半導體功能結構及位於所述半導體功能結構上的封裝結構；每一裸片透過所述封裝結構中的第三襯墊上的引線電連接到所述基板上。
根據本發明實施例的又一方面，提供了一種封裝結構的製作方法，如圖5所示，本發明實施例提供的封裝結構的製造方法包括以下步驟：
步驟S501：提供半導體功能結構，所述半導體功能結構的表面設置有互連層；
步驟S502：形成具有多個過孔的隔離層，所述隔離層覆蓋互連層表面，所述過孔暴露部分所述互連層，每一所述過孔暴露的部分所述互連層作為一個第一襯墊，形成N個第一襯墊；所述第一襯墊用於進行第一類測試；所述N為大於1的正整數；
步驟S503：在完成所述第一類測試後，在所述N個第一襯墊及所述隔離層上形成N個重佈線層，每一重佈線層覆蓋所述隔離層並與所述N個第一襯墊中一相應所述第一襯墊電連接；部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣；
步驟S504：形成覆蓋且暴露出部分所述重佈線層的第一絕緣層，被暴露的部分所述重佈線層作為第二襯墊和第三襯墊；其中，每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等；部分重佈線層中的第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；所述第二襯墊用於進行第二類測試，所述第三襯墊用於執行與所述第二類測試的內容對應的功能交互；所述半導體功能結構在進行所述第一類測試時的運行速度低於在進行所述第二類測試時的運行速度。
應當理解，圖5中所示的步驟並非排他的，也可以在所示操作中的任何步驟之前、之後或之間執行其他步驟；圖5中所示的各步驟可以根據實際需求進行順序調整。圖6a至圖6d為本發明實施例提供的一種封裝結構的製作過程的剖面示意圖。下面結合圖5、圖6a至圖6d，對本發明實施例提供的封裝結構的製作方法進行詳細地說明。
在步驟S501中，參考圖6a，提供半導體功能結構600，所述半導體功能結構600包括半導體功能層601和互連層602。所述提供半導體功能結構600包括：提供基底（圖6a中未示出），在所述基底上形成半導體功能層601，在所述半導體功能層上形成互連層602。
具體地，所述半導體功能層601包括單層或多層薄膜，半導體功能層具有導電層和/或介電層，根據實際需求，所述半導體功能層601中可以設置多種功能結構；相應地，所述互連層602用於將半導體功能層601中功能結構的電信號引出，以運行所述功能結構。在一些實施例中，互連層602包括頂層金屬層，頂層金屬層不僅用於將功能結構的電信號引出，還用於支撐半導體功能結構600。
在一些實施例中，所述方法還包括：去除部分互連層602，減小互連層的面積，以減小由所述互連層產生的寄生電容。圖6a中展示的是互連層602被去除部分後的某一截面的剖面效果圖，實際應用中，互連層中的各部分並不是截斷的，而是互連的，即在其他截面上，互連層中的各部分可能是連續的。
在步驟S502中，參考圖6b，在所述互連層602上形成隔離層603。所述隔離層的組成材料包括但不限於正矽酸乙酯。
接下來，去除部分所述隔離層，以形成多個過孔604。所述過孔暴露部分所述互連層，每一所述過孔暴露的部分所述互連層作為一個第一襯墊605，形成N個第一襯墊605。其中，所述過孔604可以是圓柱形，也可以是倒梯形，或者是任何合適的形狀，所述過孔的橫截面積包括所述過孔在所互連層所在平面的正投影的面積，例如，過孔是個倒梯形時，則所述第一襯墊的橫截面積為所述過孔的最小橫截面積。
所述第一襯墊605可以用於執行第一類測試；還可以用於執行與所述第一類測試的內容對應的功能交互，例如引出鍵合線並進行信號交互。所述第一類測試可以理解為對半導體功能結構執行較低運行速度時的一些測試。需要說明的是，在記憶體中，所述運行速度指的是記憶體的讀寫速度。
在步驟S503中，參考圖6c，在所述隔離層603和所述過孔604中形成重佈線層606。
其中，在所述隔離層603上形成重佈線層606的具體方式包括：以曝光顯影的方式在所述隔離層上形成新的導線圖案，然後，利用電鍍技術按照所述新的導線圖案形成重佈線層，所述重佈線層包括新的導線路徑，該新的導線路徑與所述互連層導電連接。
這裡，每一重佈線層606覆蓋所述隔離層603並與所述N個第一襯墊中一相應所述第一襯墊605電連接；需要說明的是，第一襯墊605包括第一部分第一襯墊和第二部分第一襯墊，第一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，第二部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣。
在步驟S504中，參考圖6d，在所述重佈線層606上形成第一絕緣層608。
接下來，去除部分所述第一絕緣層608，暴露出部分重佈線層606，這裡，被暴露出的部分所述重佈線層包括第二襯墊611和第三襯墊612，其中，所述第二襯墊611用於進行第二類測試，所述第三襯墊612用於執行與所述第二類測試的內容對應的功能交互，所述第二類測試可以理解為對半導體功能結構在較高運行速度時執行的一些測試。這裡，第二襯墊611和第三襯墊612的位置可以根據實際需求進行選擇設置。
需要說明的是，在本實施例中，參考圖6d，第一絕緣層除了暴露部分所述重佈線層以構成第二襯墊和第三襯墊以外，還暴露位於第一襯墊上方的重佈線層，以在重佈線層構成的凹槽609內填充後續的第二絕緣層610，此時，第二絕緣層的密度可以小於等於第一絕緣層；在其他實施例中，第一絕緣層還覆蓋重佈線層構成的凹槽609的底面和側壁，後續第二絕緣層610形成於第一絕緣層構成的凹槽609內。
在另一些實施例中，所述封裝結構還包括導電柱，對應的，所述方法還包括：在完成所述第一類測試後，在所述第一襯墊上形成導電柱；所述在所述第一襯墊及所述隔離層上形成重佈線層，包括：在所述導電柱及所述隔離層上形成重佈線層，所述重佈線層透過所述導電柱與所述互連層導電連接。
本發明實施例中，第二襯墊和第三襯墊的相對位置關係可以根據實際需求進行設置，例如，封裝結構中第二襯墊位於導電柱與第三襯墊之間，和/或，封裝結構中導電柱位於第二襯墊611和第三襯墊612之間，基於此，部分重佈線層606中的第二襯墊611和所述第三襯墊612之間的相對位置與另一部分所述重佈線層606中的所述第二襯墊611和所述第三襯墊612之間的相對位置可以相同也可以不同，前已述及，這裡不再贅述。
每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等，如此，可以使得同一套探針卡在執行第一類測試後，從第一襯墊的中心點向一定的方向移動一定的距離後能夠與全部的第二襯墊的中心點均對準，即探針卡可以直接對全部的第二襯墊執行第二類測試，而無需更換新的探針卡。
另外，需要說明的是，本發明上述實施例中，採用相容兩種類型測試的封裝結構，滿足半導體功能結構在不同制程階段能夠進行不同類型的測試；然而，需要注意的是，在對封裝結構進行佈局設計時，需要在頂層金屬層上預留重佈線層的過孔位置，保證在需要增加重佈線層的時候，不用改動頂層金屬層或其他任何光刻板及工藝制程。
在本發明所提供的幾個實施例中，應該理解到，所揭露的設備和方法，可以透過非目標的方式實現。以上所描述的設備實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，如：多個單元或元件可以結合，或可以集成到另一個系統，或一些特徵可以忽略，或不執行。另外，所顯示或討論的各組成部分相互之間的耦合、或直接耦合。
上述作為分離部件說明的單元可以是、或也可以不是物理上分開的，作為單元顯示的部件可以是、或也可以不是物理單元，即可以位於一個地方，也可以分佈到多個網路單元上；可以根據實際的需要選擇其中的部分或全部單元來實現本實施例方案的目的。
本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域具通常知識者在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以所述申請專利範圍的保護範圍為準。
產業利用性
本發明各實施例中，透過在頂層金屬層中設置N個第一襯墊，用於對所述半導體功能結構執行處於第一種運行速度時的測試；其中，部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處；在第一種運行速度時的測試完成後，在第一襯墊上的重佈線層中設置與第一襯墊一一對應的第二襯墊，用於對所述半導體功能結構執行處於第二種運行速度時的測試；其中，部分所述重佈線層中所述第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；這裡，透過將每一第二襯墊的中心點設置為相對於對應的第一襯墊的中心點偏移相同的方向和偏移相等的距離，使得N個第一襯墊和N個第二襯墊保持完全相同的相對位置；同時，透過將位於不同邊緣位置處的第二襯墊和第三襯墊之間的位置設置為不同，使得位於兩個邊緣位置處的重佈線層保有較大的容錯率，均可以靠近邊緣但不超出邊緣，如此，可以保證第一襯墊和第二襯墊均處於有利於節省總面積的有利位置，同時還可以利用同一套探針卡來實現上述兩種不同運行速度的測試，相較於使用兩套探針卡分別進行測試，節省了測試成本和測試時間，降低了生產週期和製造成本。
101:頂層金屬層
102:第一類襯墊
103:重佈線層
104:第二類襯墊
105:第三類襯墊
200:半導體功能結構
201:半導體功能層
202:互連層
203:隔離層
204:過孔
205:第一襯墊
2051:第一部分第一襯墊
2052:第二部分第一襯墊
2051a:第一襯墊的第一端
2052a:第一襯墊的第三端
206:重佈線層
206a:重佈線層的第二端
206b:重佈線層的第四端
207:導電柱
208:第一絕緣層
209:凹槽
210:第二絕緣層
211:第二襯墊
212:第三襯墊
213:第一區域
600:半導體功能結構
601:半導體功能層
602:互連層
603:隔離層
604:過孔
605:第一襯墊
606:重佈線層
608:第一絕緣層
609:凹槽
610:第二絕緣層
611:第二襯墊
612:第三襯墊
圖1為本發明實施例中提供的一種封裝結構的剖面示意圖；
圖2a為本發明實施例中提供的另一種封裝結構的剖面示意圖；
圖2b為圖2a的俯視示意圖；
圖2c為本發明實施例中提供的一種具有導電柱的封裝結構的剖面示意圖；
圖3本發明實施例中提供的第一襯墊和第二襯墊的相對位置示意圖；
圖4為本發明實施例中提供的第二襯墊和第三襯墊的相對位置示意圖；
圖5為本發明實施例中提供的一種封裝結構的製造方法的流程示意圖；
圖6a-6d為本發明實施例中提供的一種封裝結構的製造過程的示意圖。
在上述附圖（其不一定是按比例繪製的）中，相似的附圖標記可在不同的視圖中描述相似的部件。具有不同字母尾碼的相似附圖標記可表示相似部件的不同示例。附圖以示例而非限制的方式大體示出了本文中所討論的各個實施例。
S501~S504:步驟
Claims (10)
- 一種封裝結構，包括：具有多個過孔的隔離層，所述隔離層覆蓋互連層表面，所述過孔暴露部分所述互連層，所述互連層設置在半導體功能結構的表面；N個第一襯墊，每一第一襯墊由一個所述過孔暴露的所述互連層構成；所述N為大於1的正整數；N個重佈線層，每一重佈線層覆蓋所述隔離層並與所述N個第一襯墊中一相應所述第一襯墊電連接；部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿所述第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣；第一絕緣層，覆蓋且暴露出每一所述重佈線層的部分區域；每一所述重佈線層被暴露出的部分區域均包括第二襯墊和第三襯墊；其中，每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等；部分所述重佈線層中所述第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；所述第一襯墊和所述第二襯墊分別用於所述半導體功能結構 處於不同運行速度時的測試，所述第三襯墊用於執行與所述第二襯墊測試的內容對應的功能交互。
- 如請求項1所述的封裝結構，其中，所述N個重佈線層中每一所述重佈線層包括的所述第二襯墊與所述第三襯墊均沿第二方向並列設置，所述第二方向與所述第一方向垂直。
- 如請求項2所述的封裝結構，其中，每一所述第二襯墊的中心點在所述互連層所在平面的正投影相對於對應的所述第一襯墊的中心點向所述第二方向偏移第一距離。
- 如請求項3所述的封裝結構，其中，每一所述重佈線層在所述互連層所在平面的正投影的形狀均包括長條狀。
- 如請求項4所述的封裝結構，其中，部分所述第一襯墊靠近所述第一邊緣的第一端與部分所述重佈線層靠近所述第一邊緣的第二端沿協力廠商向基本齊平，所述協力廠商向與所述第一方向和所述第二方向均垂直；另一部分所述第一襯墊靠近所述第二邊緣的第三端與另一部分所述重佈線層靠近所述第二邊緣的第四端沿所述協力廠商向基本齊平。
- 如請求項5所述的封裝結構，其中，部分所述重佈線層中的所述第二襯墊位於靠近所述第二端的位置處，所述第三襯墊位於遠離所述第二端的位置處； 另一部分所述重佈線層中的所述第二襯墊位於靠近所述第四端的位置處，所述第三襯墊位於遠離所述第四端的位置處優選其中，每一所述重佈線層還包括用於與所述第一襯墊進行導電連接的第一區域；部分所述重佈線層中的所述第二襯墊和所述第三襯墊均位於所述第一區域的一側；另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊均位於所述第一區域的兩側。
- 如請求項1所述的封裝結構，其中，所述重佈線層與對應的所述第一襯墊直接接觸；或者，所述封裝結構還包括：導電柱，位於所述重佈線層與對應的所述第一襯墊之間，所述重佈線層透過所述導電柱與所述互連層導電連接。
- 如請求項7所述的封裝結構，其中，所述封裝結構包括所述導電柱，所述導電柱的數量包括多個，多個所述導電柱沿所述第一方向並列設置。
- 如請求項7所述的封裝結構，其中，所述重佈線層與對應的所述第一襯墊直接接觸，所述封裝結構還包括：第二絕緣層，位於每一所述重佈線層圍成的凹槽內，所述第二絕緣層的材料的硬度小於所述重佈線層的材料的硬度。
- 一種封裝結構的製作方法，包括： 提供半導體功能結構，所述半導體功能結構的表面設置有互連層；形成具有多個過孔的隔離層，所述隔離層覆蓋所述互連層表面，所述過孔暴露部分所述互連層，每一所述過孔暴露的部分所述互連層作為一個第一襯墊，形成N個第一襯墊；所述第一襯墊用於進行第一類測試；所述N為大於1的正整數；在完成所述第一類測試後，在所述N個第一襯墊及所述隔離層上形成N個重佈線層，每一重佈線層覆蓋所述隔離層並與所述N個第一襯墊中一相應所述第一襯墊電連接；部分所述第一襯墊沿第一方向並列設置在靠近所述半導體功能結構第一邊緣的位置處，另一部分所述第一襯墊沿所述第一方向並列設置在靠近所述半導體功能結構第二邊緣的位置處，所述第一邊緣與所述第二邊緣為所述半導體功能結構相對的兩個邊緣；形成覆蓋且暴露出部分所述重佈線層的第一絕緣層，被暴露的部分所述重佈線層作為第二襯墊和第三襯墊；其中，每一所述第二襯墊的中心點相對於對應的所述第一襯墊的中心點的偏移方向和偏移距離均相等；部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置與另一部分所述重佈線層中的所述第二襯墊和所述第三襯墊之間的相對位置不同；所述第二襯墊用於進行第二類測試，所述第三襯墊用於執行與所述第二類測試的內 容對應的功能交互；所述半導體功能結構在進行所述第一類測試時的運行速度低於在進行所述第二類測試時的運行速度。
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