JP2024523066A - パッケージ構造及びその製作方法、半導体デバイス - Google Patents

Abstract

本開示の実施例は、パッケージ構造及びその製作方法、半導体デバイスを提案し、パッケージ構造は、Ｎ個の第１パッドと、Ｎ個の再配線層と、第２パッドと、第３パッドと、を備え、各第１パッドは、１つのバイアホールで露出される相互接続層によって構成され、各再配線層は、隔離層を被覆し、Ｎ個の第１パッドのうちの１つの対応する第１パッドに電気的に接続され、第１パッド部分は、第１方向に沿って、半導体機能構造の第１エッジに近い位置に並列に配置され、第１パッドのほかの一部は、第１方向に沿って、半導体機能構造の第２エッジに近い位置に並列に配置され、各再配線層の露出された一部領域はすべて第２パッド及び第３パッドを含み、ここで、各第２パッドの中心点は、対応する第１パッドの中心点に対してオフセット方向及びオフセット距離はすべて同じであり、再配線層の一部における第２パッドと第３パッドとの相対位置は、再配線層のほかの一部における第２パッドと第３パッドとの相対位置と異なる。

Description

（関連出願への相互参照）
本願は、２０２２年０６月０１日に中国特許局に提出された、出願番号が２０２２１０６１９０８４．１であり、発明の名称が「パッケージ構造及びその製作方法、半導体デバイス」である、中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

本開示は、半導体技術分野に関し、パッケージ構造及びその製作方法、半導体デバイスに関するがこれに限定されない。

電子機器の普及率が急速に向上し、電子機器市場の活発な発展に伴い、電子製品が高性能、多機能、高信頼性及び便利性を有しながら、小型化、薄型化の方向に進化するように要求されている。このような需要によって、半導体デバイスのパッケージに対して、より良く、より軽く、より薄く、パッケージ密度がより高く、より良い電気性能と熱性能、より高い信頼性及びより高いコストパフォーマンスを求めている。

半導体デバイスの性能を対応する要求を満たせるために、パッケージ構造において、テスト、機能インタラクションを行うためのポートを製造する必要がある。

それを鑑みて、関連する技術的課題のうちの１つ又は複数を解決するために、本開示の実施例は、パッケージ構造及びその製作方法、半導体デバイスを提案する。

本開示の実施例によれば、パッケージ構造を提供し、前記パッケージ構造は、複数のバイアホールを有する隔離層と、Ｎ個の第１パッドと、Ｎ個の再配線層と、第１絶縁層と、を含み、Ｎは、１より大きい正の整数であり、
前記隔離層は相互接続層の表面を覆い、前記バイアホールは前記相互接続層の一部を露出させ、前記相互接続層は半導体機能構造の表面に設けられ、
各前記第１パッドは、１つの前記バイアホールで露出される前記相互接続層によって構成され、
各再配線層は前記隔離層を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッドと電気的に接続され、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、他の一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジ及び前記第２エッジは、前記半導体機能構造の対向する２つのエッジであり、
前記第１絶縁層は各前記再配線層の一部領域を覆いながら、一部領域を露出させ、
各前記再配線層の露出される一部領域は、いずれも第２パッドと第３パッドとを含み、各前記第２パッドの中心点は、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離が同じであり、一部の前記再配線層の前記第２パッドと前記第３パッドとの相対位置は、ほかの一部の前記再配線層の前記第２パッド及び前記第３パッドとの相対位置と異なり、前記第１パッド及び第２パッドはそれぞれ、前記半導体機能構造の異なる動作速度でテストするために使用され、前記第３パッドは、前記第２パッドのテスト内容に対応する機能インタラクションのために使用される。

上記の技術案において、前記Ｎ個の再配線層の各前記再配線層に含まれる前記第２パッド及び前記第３パッドはいずれも、第２方向に沿って並列に配置され、前記第２方向は、前記第１方向に垂直する。

上記の技術案において、各前記第２パッドの中心点の前記相互接続層の所在平面への正投影は、対応する前記第１パッドの中心点に対して前記第２方向へ第１距離をオフセットする。

上記の技術案において、各前記再配線層の前記相互接続層の所在平面への正投影の形状はすべて長手形状である。

上記の技術案において、一部の前記第１パッドの前記第１エッジに近い第１端と、一部の前記再配線層の前記第１エッジに近い第２端は、第３方向においてほぼ位置合わせられており、第３方向は、前記第１方向と前記第２方向のいずれもと垂直しており、
他の一部の前記第１パッドの前記第２エッジに近い第３端と、他の一部の前記再配線層の前記第２エッジに近い第４端は、前記第３方向においてほぼ位置合わせられている。

上記の技術案において、一部の前記再配線層における前記第２パッドは、前記第２端に近い位置に位置し、前記第３パッドは、前記第２端から離れた位置に位置し、
他の一部の前記再配線層における前記第２パッドは、前記第４端に近い位置に位置し、前記第３パッドは、前記第４端から離れた位置に位置する。

上記の技術案において、各前記再配線層は、前記第１パッドに導電的に接続される第１領域を更に含み、
一部の前記再配線層における前記第２パッド及び前記第３パッドは、いずれも前記第１領域の一側に位置し、他の一部の前記再配線層における前記第２パッド及び前記第３パッドは、いずれも前記第１領域の両側に位置する。

上記の技術案において、前記再配線層は、対応する前記第１パッドと直接に接触し、
又は、
前記パッケージ構造は更に、前記再配線層と対応する前記第１パッドとの間に位置する導電柱を備え、前記再配線層は、前記導電柱を介して、前記相互接続層に導電的に接続される。

上記の技術案において、前記パッケージ構造は、前記導電柱を備え、前記導電柱の数は複数を含み、複数の導電柱は、第１方向に沿って並列に配置される。

上記の技術案において、前記再配線層は、対応する前記第１パッドと直接に接触し、前記パッケージ構造は更に、
各前記再配線層によって取り囲まれた溝内に位置する第２絶縁層を備え、前記第２絶縁層の材料の硬さは、前記再配線層の材料の硬さより小さい。

本開示の実施例の１様態では、半導体機能構造と、本開示の上記の実施例に記載のパッケージ構造と、を備える半導体デバイスを提供する。

上記の技術案において、前記半導体デバイスは、更に、
基板と、
積層で配置された複数のダイであって、各前記ダイは、半導体機能構造及び前記半導体機能構造に位置するパッケージ構造を備える、複数のダイと、を備え、
各ダイは、前記パッケージ構造における第３パッド上のリードワイヤによって前記基板に電気的に接続される。

本開示の実施例のもう１様態では、パッケージ構造の製作方法を提供し、前記方法は、
半導体機能構造を提供することであって、前記半導体機能構造の表面に相互接続層が配置されることと、
複数のバイアホールを備える隔離層を形成することであって、前記隔離層は相互接続層の表面を覆い、前記バイアホールは前記相互接続層の一部を露出させ、各前記バイアホールで露出される前記相互接続層の一部を１つの第１パッドとし、Ｎ個（Ｎは、１より大きい正の整数である）の第１パッドを形成し、前記第１パッドは、第１種類テストを実行するために使用されることと、
前記第１種類テストを完了した後、前記Ｎ個の第１パッド及び前記隔離層上にＮ個の再配線層を形成することであって、各再配線層は前記隔離層を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッドと電気的に接続され、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、他の一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジ及び前記第２エッジは、前記半導体機能構造の対向する２つのエッジであることと、
前記再配線層の一部を覆いながら、再配線層の一部を露出させる第１絶縁層を形成し、露出される前記再配線層の一部を第２パッド及び第３パッドとすることであって、ここで、各前記第２パッドの中心点は、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離が同じであり、一部の再配線層における前記第２パッドと前記第３パッドとの相対位置は、他の一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置と異なり、前記第２パッドは、第２種類テストを実行するために使用され、前記第３パッドは、前記第２種類テストの内容に対応する機能インタラクションを行うために使用され、前記半導体機能構造は、前記第１種類テストを実行するときの動作速度は、前記第２種類テストを実行するときの動作速度より低いことと、を含む。

本開示の各実施例において、最上層の金属層にＮ個の第１パッドを配置することによって、前記半導体機能構造が第１種の動作速度でのテストを実行し、ここで、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、前記第１パッドの他の一部は、第１方向に沿って前記半導体機能構造の第２エッジに近い位置に並列に配置され、第１種の動作速度でのテストが完了した後、第１パッド上の再配線層に、第１パッドと一対一に対応する第２パッドを配置することによって、前記半導体機能構造に対して第２種の動作速度でのテストを実行し、ここで、一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置は、他の一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置と異なり、ここで、各第２パッドの中心点を、対応する第１パッドの中心点に対して同じ方向をオフセットし、同じ距離をオフセットするように設定することにより、Ｎ個の第１パッド及びＮ個の第２パッドが、完全に同じである相対位置を維持させる同時に、異なるエッジに位置する第２パッドと第３パッドとの第の位置を異なるように設定することにより、２つのエッジに位置する再配線層が、より大きなフォールトトレランスを有し、いずれもエッジに近づくが、エッジを超えないようにし、このようにして、第１パッド及び第２パッドを、両方とも総面積を節約するのに有益である有利な位置に配置させ、同時に、同じプローブカードを使用して、上記の２つの異なる動作速度のテストを実行することができ、２つのプローブカードを使用してそれぞれテストすることと比べて、テストコストやテスト時間を節約し、生産周期や製造コストを低下させる。

本開示の実施例によるパッケージ構造の例示的な断面図である。 本開示の実施例による別のパッケージ構造の例示的な断面図である。 図２ａの例示的な上面図である。 本開示の実施例による、導電柱を備えるパッケージ構造の例示的な断面図である。 本開示の実施例による、第１パッドと第２パッドとの相対位置の概略図である。 本開示の実施例による、第２パッドと第３パッドとの相対位置の概略図である。 本開示の実施例によるパッケージ構造の製造方法の例示的なフローチャートである。 本開示の実施例によるパッケージ構造の製造過程の概略図である。 本開示の実施例によるパッケージ構造の製造過程の概略図である。 本開示の実施例によるパッケージ構造の製造過程の概略図である。 本開示の実施例によるパッケージ構造の製造過程の概略図である。

上記の図面（必ずしも縮尺通りに描かれているわけではない）において、同様の参照番号は、異なる図における同様の部品を示すことができる。異なる文字の接尾辞を有する同様の参照番号は、同様の部品の異なる例を示すことができる。図面によって、限定ではなく、例として、本明細書で議論される各実施例を示している。

以下は、図面及び実施例を参照して、本開示の技術的解決策を更に詳細に説明する。図面に、本開示の例示的な実施形態が示されているが、理解すべきこととして、本開示は、本明細書に示される実施形態によって限定されずに、様々な形態で実現できる。むしろ、これらの実施形態は、本開示をより完全に理解させ、本開示の範囲を当業者に十分に伝えるために提供される。

以下の段落では、図面を参照して例を挙げて、本開示の各実施例をより具体的に説明する。以下の説明及び特許請求の範囲により、本開示の利点及び特徴はより明確になる。説明すべきこととして、図面は、いずれも簡略化された形を採用し、いずれも非精確な比率を使用し、本開示の実施例の目的を簡単かつ明確に説明するためのみ使用される。

理解できるように、本開示の「…上」、「…の上」や「…の上方」の意味は、最も広い方式で解読されるべきであり、「…上」が、それがあるもの「上」にあり、その間には介在する特徴又は層がない（即ち、直接にあるものの上にある）ことを意味するだけでなく、更に、あるものの「上」にあり、その間には介在する特徴又は層があることを意味する。

本開示の実施例において、「ＡはＢと接続する」という用語は、Ａ、Ｂの両者が直接に接触する場合、又はＡとＢが、中間の導電構造によって間接的に接触される場合を含み、「第１」、「第２」などの用語は、類似する対象を区別するためのものであり、特定の順序又は先後順序を説明するために使用されない。

本開示の実施例において、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、構造の下方表面又は上方表面で延在することができ、その面積は、位置する延在表面以下であってもよい。本開示の実施例で説明された技術的解決策は、矛盾でなければ、任意に組み合わせることができることに留意されたい。

本開示の実施例に係る半導体機能構造は、後続の製造プロセスで使用され、最終的な半導体デバイスの一部であり、半導体デバイスの主な機能を実現する中心部分である。ここで、前記最終的な半導体デバイスは、メモリを含むがこれに限定されない。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体デバイスのパッケージ構造の設計において、パッド（ＰＡＤ）は、最上層メタル開口方式と、再配線層（ＲＤＬ：Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）開口方式の２つの設置方法がある。

前記最上層メタル開口は、半導体機能構造が破壊されないように保護するために、半導体機能構造の最上層メタル層でパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ）又は絶縁層を形成し、その後、前記パッシベーション層又は絶縁層において開口領域を形成して、最上層メタル層の一部を露出することにより、パッドを形成することを指す。ここで、当該パッド上でプローブカードのタッチダウンテストを実行することができ、それによって半導体機能構造の電気的性能をテストする。当該パッド上でボンディングワイヤ（Ｂｏｎｄｉｎｇ ｗｉｒｅ）の引き出しを行い、半導体機能構造の電気的引き出しを実現してもよい。

前記再配線層開口は、半導体機能構造の最上層メタル層で再配線層を形成し、再配線層上でパッシベーション層又は絶縁層を形成し、その後、前記パッシベーション層又は絶縁層上で開口領域を形成することにより、再配線層の一部を露出させて、並列に配置された２つのパッドを形成することを指す。ここで、当該２つのパッドのうちの一方は、プローブカードのタッチダウンテストを実行するために使用され、他方は、当該パッド上でボンディングワイヤの引き出しを行うために使用される。ここで、半導体デバイスにおいて再配線層は、パッド位置を調整する役割を果たすことができ、パワーグランドの電力供給ネットワークを強化する役割を果たすこともできる。

理解できるように、最上層メタル層は比較的に薄く、且つその下にガスケット構造があるため、パッケージのワイヤボンディングの歩留まりに影響を及ぼせず、開口された同じ金属領域で、まず、プローブカードのタッチダウンテストを実行した後、パッケージ工場でボンディングワイヤパッケージングを行うようにサポートすることができ、再配線層の材料は通常金属であり、再配線層は、最上層メタル層より厚く、プローブカードのタッチダウンを経てから、比較的に深くかつ表面が粗い針痕があり、この針痕は、パッケージのワイヤボンディングの歩留まりに影響を及ぼすため、再配線層において、テストためのパッドとボンディングワイヤを引き出すためのパッドを分ける必要がある。パッケージ構造において、上記のうちのどの開口方式を採用しても、半導体デバイスの機能に大きな影響を及ぼすことがなく、再配線層の開口は、性能の向上に有益であるが、生産周期及び生産コスト増加する必要がある。

関連技術において、通常、半導体デバイスの実際のニーズに応じて、以上の２つの開口方式のうちの１つを採用してパッケージ構造を設計する。しかし、実際の適用において、半導体デバイスの生産過程において、需要が単一ではないため、しばしば複数の需要がある場合が存在する。以下では、複数の需要のいくつかの例を挙げる。

例示的に、半導体デバイス（又は「製品」と呼ぶ）の量産化前に、長い機能のテスト過程があり、当該テスト過程において、テストは、半導体機能構造の動作速度が比較的に低い状況で遂行しており、この場合、最上層メタル開口方式を採用すれば、半導体機能構造のパッケージやテストを遂行することができる。製品の製造プロセス工程が成熟した後、半導体機能構造の高速動作の状態をテストする必要がある際に、再配線層開口方式を採用してパッケージテストを実行する必要がある。

それを鑑みて、本開示の実施例は、パッケージ構造を提供し、図１を参照すると、前記パッケージ構造は、最上層メタル開口方式及び再配線層開口方式を含み、ここで、最上層メタル開口方式において、最上層メタル層１０１に第１種類のパッド１０２を配置し、当該第１種類のパッド１０２は、低速テスト及びボンディングワイヤの引き出しを行うために使用されることができ、再配線層開口方式において、再配線層１０３には、２種類のパッド（第２種類パッド１０４及び第３種類パッド１０５）が配置され、第２種類パッド１０４は、高速テストを実行するために使用され、第３種類パッド１０５は、ボンディングワイヤを引き出すために使用される。

ここで、第１種類のパッド１０２を利用して低速テストを実行する場合、テストプローブカードは、すべての第１種類のパッド１０２の中心点に同時にタッチダウンする必要があり、第２種類パッド１０４を利用して高速テストを実行する場合、テストプローブカードは、すべての第２種類パッド１０４の中心点にタッチダウンする必要がある。しかし、図１から分かるように、第１種類のパッド１０２及び第２パッド１０４は、パッケージ構造の異なる層に配置され、異なる層における各第１種類のパッド１０２と各第２パッド１０４との相対位置は異なる。そうすると、低速テスト及び高速テストの需要を満たすために、２つのテストプローブカードを製作する必要があり、２つのテストプローブカードを製作すると、テストコスト及びテスト時間が大幅に増加する。

一方、テストの点が多い場合、半導体機能構造の１つのエッジに近い位置に、すべての第１種類のパッド１０２を配置することができない可能性があり、この場合、第１種類のパッドを半導体機能構造の対向する２つのエッジにそれぞれ配置する必要があり、それに対応して、再配線層１０３も、半導体機能構造の対向する２つのエッジに配置する必要があるが、第２種類パッド１０４及び第３種類パッド１０５が一緒に占める面積は、第１種類のパッド１０２が占める面積より大きい。この場合、少なくとも１つのエッジに位置する再配線層１０３は、エッジを超えやすい。

それを鑑みて、上記の課題を更に解決するために、本開示の実施例は、パッケージ構造及びその製作方法及び半導体デバイスを提供し、ここで、前記パッケージ構造は、複数のバイアホールを有する隔離層と、Ｎ個の第１パッドと、Ｎ個の再配線層と、第１絶縁層と、を含み、Ｎは、１より大きい正の整数であり、前記隔離層は相互接続層の表面を覆い、前記バイアホールは前記相互接続層の一部を露出させ、前記相互接続層は半導体機能構造の表面に設けられ、各前記第１パッドは、１つの前記バイアホールで露出される前記相互接続層によって構成され、各再配線層は前記隔離層を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッドと電気的に接続され、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、他の一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジ及び前記第２エッジは、前記半導体機能構造の対向する２つのエッジであり、前記第１絶縁層は各前記再配線層の一部領域を覆いながら、一部領域を露出させ、各前記再配線層の露出される一部領域は、いずれも第２パッドと第３パッドとを含み、各前記第２パッドの中心点は、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離が同じであり、一部の前記再配線層の前記第２パッドと前記第３パッドとの相対位置は、ほかの一部の前記再配線層の前記第２パッド及び前記第３パッドとの相対位置と異なり、前記第１パッド及び第２パッドはそれぞれ、前記半導体機能構造の異なる動作速度でテストするために使用され、前記第３パッドは、前記第２パッドのテスト内容に対応する機能インタラクションのために使用される。

説明すべきこととして、本開示の実施例における第１方向は、半導体機能構造の表面と平行し、本開示の実施例における第２方向は、前記半導体機能構造と平行し、且つ前記第１方向に垂直し、本開示の実施例における第３方向は、第１方向及び第２方向のいずれもと垂直する。いくつかの実施例において、第１方向はＸ軸方向と平行し得、第２方向はＹ軸方向と平行し得、第３方向はＺ軸方向と平行し得る。

ここで、図２ａを参照すると、前記パッケージ構造は、ベース（図２ａに示されていない）と、半導体機能構造２００と、を備え、前記ベースの構成材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）又は絶縁体上ゲルマニウム（ＧＯＩ：Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）を含み得る。

前記半導体機能構造２００はベース上に配置され、具体的には、前記半導体機能構造２００は、半導体機能層２０１と、前記半導体機能層２０１の表面に位置する相互接続層２０２と、を含み、実際のニーズに応じて、前記半導体機能層２０１に、複数の機能構造を配置することができ、それに対応して、前記相互接続層２０２は、半導体機能層２０１における機能構造の電気信号を引き出して、前記機能構造を動作させるために使用される。いくつかの実施例において、相互接続層２０２は、最上層メタル層を含み、最上層メタル層は、機能構造の電気信号を引き出すだけでなく、更に、半導体機能構造２００を支持するために使用される。

説明すべきこととして、後続の製造プロセスで形成される再配線層の接続する任意の信号は、すべて前記相互接続層２０２に接続され、即ち、再配線層が存在しなくても、半導体機能構造２００の機能が完全であることを保証する。図２ａでは、相互接続層２０２の一部が除去された後のある断面の断面効果図を示し、実際の適用において、相互接続層における各部分は切断されておらず、相互接続され、即ち、他の断面では、相互接続層における各部分は連続している。

前記隔離層２０３は、相互接続層２０２の表面を覆い、相互接続層２０２を一部領域で、後続で形成される再配線層２０６と隔離するために使用される。隔離層２０３に、バイアホール２０４が設けられ、バイアホール２０４は、相互接続層２０２の一部を露出させる。ここで、バイアホール２０４の形状は円柱状であってもよいし、逆台形であってもよいし、又は任意の適した形状であってもよく、隔離層２０３の構成材料は、オルトケイ酸エチル（ＴＥＯＳ）を含むが、これに限定されない。

前記第１パッド２０５は、１つの前記バイアホール２０４で露出された前記相互接続層２０２によって構成され、隔離層２０３に複数のバイアホール２０４を含み、それにより、バイアホール２０４によって露出される複数の前記第１パッド２０５が形成され、その数が複数である。ここで、前記第１パッド２０５は、第１種類テストを実行するために使用されることができ、また、前記第１種類テストの内容に対応する機能インタラクションを行うために使用されることもできる。

例示的に、前記第１種類テストは、半導体機能構造に対して、比較的に低い動作速度におけるいくつかのテストであると理解されることができる。説明すべきこととして、メモリにおいて、前記動作速度は、メモリの読み書き速度を指す。前記第１種類テストの内容に対応する機能インタラクションを行うことは、第１パッドからボンディングワイヤを引き出すことと理解されることができる。つまり、第１種類テストを実行するとき、第１パッド２０５は、プローブカードと接触するために使用されることができ、プローブカード内の複数のプローブは、Ｎ個の第１パッドと一対一に対応して、相互接続層を他のテストシステムに電気的に接続させる。

実際の適用において、テストする点が多い場合、半導体機能構造の１つのエッジに近い位置に、すべての第１パッド２０５を配置することができない可能性があり、この場合、第１パッド２０５を半導体機能構造の対向する２つのエッジにそれぞれ配置することができ、図２ｂを参照すると、Ｎ個の第１パッド２０５において、Ｎ個の前記第１パッドは２つの部分、即ち、第１部分の第１パッド２０５１及び第２部分の第１パッド２０５２に分けられ、ここで、第１部分の第１パッド２０５１は、Ｍ１個の第１パッドを含み、Ｍ１個の第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジ２０ａに近い位置に並列に配置され、第２部分の第１パッド２０５２は、Ｍ２個の第１パッドを含み、Ｍ２個の第１パッドは、前記第１方向に沿って、前記半導体機能構造の第２エッジ２０ｂに近い位置に並列に配置され、前記第１エッジ２０ａと前記第２エッジ２０ｂは、前記半導体機能構造の対向する２つのエッジである。ここで、Ｍ１＋Ｍ２＝Ｎである。

説明すべきこととして、図２ａは、第１パッド２０５が再配線層２０６と直接に接触する、パッケージ構造の部分的な断面の概略図であり、図２ｂは、パッケージ構造の上面図の例であり、ここで、図２ｂでは、第１パッドの位置配列をより明確に示すため、他の層を隠しており、図２ｃは、第１パッド２０５が導電柱２０７を介して再配線層２０６と間接的に接触する、パッケージ構造の部分的な断面の概略図である。

いくつかの実施例において、第１部分の第１パッド２０５１の数は、第２部分の第１パッド２０５２の数と同じであってもよいし、異なってもよい。

具体的には、図２ｂにおいて、６つの第１パッドは、第１部分の第１パッド２０５１と第２部分の第１パッド２０５２に分けられ、第１部分の第１パッド２０５１は、３つの第１パッドを含み、第１方向に沿って、前記半導体機能構造の第１エッジ２０ａに近い位置に並列に配置され、第２部分の第１パッド２０５２は３つの第１パッドを含み、前記第１方向に沿って、前記半導体機能構造の第２エッジ２０ｂに近い位置に並列に配置される。

図２ａを参照すると、Ｎ個の再配線層２０６は、前記隔離層２０３の表面及び前記バイアホール２０４の上に配置される。ここで、各再配線層２０６は前記隔離層２０３を覆い、かつ、Ｎ個の再配線層２０６は、前記Ｎ個の第１パッド２０５内の対応する前記第１パッド２０５と直接に接触する。

再配線層２０６と第１パッド２０５は、直接に接触してもよいし（図２ａを参照）、間接的に接触してもよく、即ち、再配線層２０６と第１パッド２０５との間に、導電材料層（図２ｂ、図２ｃを参照して、例えば、導電柱２０７）を配置することができる。前記導電柱２０７の構成材料は、再配線層２０６の構成材料と同じであてもよいし、異なってもよい。説明すべきこととして、前記導電柱２０７の高さは、前記バイアホール２０４の深さ以下であってもよく、図２ｃには、導電柱２０７の高さが、前記バイアホール２０４の深さと等しい場合を示している。

いくつかの実施例において、前記パッケージ構造は、前記導電柱２０７を備え、前記導電柱の数は複数を含み、複数の導電柱は、第１方向に沿って並列に配置される。

上記の実施例において、同一のバイアホール２０４内の前記導電柱２０７の数は１つを含んでもよいし、複数を含んでもよく、隣接する導電柱２０７同士は、絶縁材料によって隔離され、それに対応して、各前記導電柱２０７は、１つの第１パッド２０５に対応し、つまり、導電柱２０７の数が複数である場合、同じバイアホール２０４の底部に、複数の第１パッド２０５を有する。

理解できるように、導電柱２０７の数が複数を含む場合、複数の導電柱２０７はすべて、前記再配線層２０６及び相互接続層２０２に接続され、このようにして、再配線層２０６と相互接続層２０２との電気的接続の信頼性を向上させることができる。

理解できるように、バイアホールの底面積が変わらない前提で、複数の第１パッド２０５を配置することは、同一のバイアホール２０４の底部のすべての第１パッド２０５の総面積を減少するのに有益であり、それによって、第１パッド２０５と周辺の導電材料との間の寄生容量を低減し、更に、信号伝送性能を最適化するのに有益である。

図２ａを参照すると、第１絶縁層２０８は、前記再配線層２０６の上に配置される。

前記第１絶縁層２０８は、再配線層２０６の表面を覆い、前記相互接続層２０２の露出される部分の上の再配線層２０６の厚さは、隔離層２０３の表面上の再配線層２０６の厚さと同じであってもよい。いくつかの実施例において、バイアホール２０４の径の幅は、再配線層２０６の厚さの２倍より大きい場合、再配線層２０６は、バイアホール２０４の側壁及び底部を覆い、再配線層２０６によって溝２０９を取り囲む。

いくつかの実施例において、図２ａを参照すると、前記再配線層２０６は、対応する前記第１パッド２０５と直接に接触し、前記パッケージ構造は、各前記再配線層によって取り囲まれた溝２０９内に位置する第２絶縁層２１０を更に含み、前記第２絶縁層２１０の材料の硬さは、前記再配線層２０６の材料の硬さより小さく、このようにして、パッケージ構造の応力を低減し、パッケージ構造の信頼性を向上させることができ、また、再配線層２０６で溝２０９を充填することと比べて、第２絶縁層２１０材料で溝２０９を充填することは、より多い寄生容量の発生を回避することができる。

いくつかの実施例において、第２絶縁層２１０と第１絶縁層２０８は、一体構造であってもよいし、別体構造であってもよく、別体構造である場合、両方も材料は異なってもよい。図２ａは、第２絶縁層２１０と第１絶縁層２０８が一体構造である場合を示す。前記第２絶縁層２１０の構成材料は、ポリイミド（ＰＩ）を含むがこれに限定されない。

図２ａを参照すると、Ｎ個の再配線層２０６の少なくとも一部の前記再配線層２０６の露出される一部領域は、第２パッド２１１及び第３パッド２１２を含む。

ここで、Ｎ個の再配線層２０６内の各再配線層２０６に、いずれも１つの第２パッド２１１及び１つの第３パッド２１２が配置され、言い換えると、Ｎ個の第２パッド２１１は、Ｎ個の第３パッド２１２と一対一に対応する。第２パッド２１１は、第２種類テストを実行するために使用され、前記第３パッド２１２は、前記第２種類テストの内容に対応する機能インタラクションを行うために使用される。前記第２種類テストは、半導体機能構造が比較的に高い動作速度で動作するときのいくつかのテストであると理解されることができる。第２種類テストの内容に対応する機能インタラクションを行うことは、第３パッドからボンディングワイヤを引き出し、信号交換を行うと理解されることができる。

説明すべきこととして、第２パッド２１１と第３パッド２１２とは、連続して配置することができ、即ち、第２パッド２１１と第３パッド２１２との間に仕切りが配置されなくでもよく、間隔をあけて配置することもでき、即ち、第２パッド２１１と第３パッド２１２との間に仕切りが配置されている。

ここで、第２パッド２１１と第３パッド２１２が、連続して配置された場合、テストの過程において、プローブが照準を合わせていない場合、プローブカードに対する仕切りの損傷を回避し、それにより、プローブカードの使用寿命が延びる同時に、不純物の発生を低減することによって、テスト効率を向上させることができ、更に、仕切りに対するプローブカードの破壊を低減することによって、パッケージ構造の信頼性を全体的に向上させる。

第２パッド２１１と第３パッド２１２との間に仕切りが配置された場合、テストの過程において、各パッドに対するデバイスの識別精度を向上させることができる。

以下で実施例において、第２パッド２１１と第３パッド２１２との間に、仕切りが配置されたことを例として説明しており、理解できるように、以下の仕切りに関する説明は、本開示を説明するためにのみ使用され、本開示の範囲を限定するものではない。

プローブカードが第２種類テストを実行する際に、プローブカード内の各プローブをすべて第２パッドに対応させるために、本開示の実施例において、各前記第２パッド２１１の中心点を、対応する前記第１パッド２０５の中心点に対して、同じ方向にオフセットさせ、同じ距離をオフセットさせ、このようにして、Ｎ個の第１パッドとＮ個の第２パッドが完全に同じ相対位置を維持させ、このようにして、同じプローブカードが、第１種類テストを実行した後、第１パッド２０５の中心点から一定の方向に向かって一定の距離を移動した後、すべての第２パッド２１１の中心点と合わせることができ、即ち、プローブカードは、新しいプローブカードに変更する必要がなく、テストする必要のあるすべての第２パッドに対して直接に第２種類テストを実行することができる。

同時に、異なるエッジに位置する第２パッド２１１と第３パッド２１２との間の位置を異なるように配置することにより、エッジに近づくが、エッジを超えないようにすることができる。以下では、１つの例を介して、第１パッド及び第２パッドの位置配置方式を具体的に説明する。

いくつかの実施例において、前記Ｎ個の再配線層の各前記再配線層に含まれる前記第２パッド及び前記第３パッドはいずれも、第２方向に沿って並列に配置され、前記第２方向は、前記第１方向に垂直する。

ここで、第１パッド２０５は、半導体機能構造の対向する２つのエッジの位置に分布され、例示的に、図３を参照すると、図３内の矢印の左に、第１パッド２０５の配列の例を示しており、当該例は、図２ｂと同じであり、ここでは繰り返して説明しない。

同様に、Ｎ個の前記第２パッドは、第３部分及び第４部分の２部分に分けられ、ここで、第３部分は、Ｍ１個の第２パッドを含み、第４部分は、Ｍ２個の第２パッドを含み、当該第３部分におけるＭ１個の第２パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、当該第４部分におけるＭ２個の第２パッドは、前記第２方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置される。同様に、Ｎ個の前記第３パッドは、第５部分及び第６部分の２部分に分けられ、ここで、第５部分は、Ｍ１個の第３パッドを含み、第６部分は、Ｍ２個の第３パッドを含み、当該第５部分におけるＭ１個の第３パッド及びＭ１個の第２パッドは、第２方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、当該第６部分におけるＭ２個の第３パッド及びＭ２個の第２パッドは、第２方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置される。

例示的に、図３内の矢印の右には、再配線層２０６の配列の例を示しており、具体的には、６つの再配線層２０６を２部分に分け、各部分は、３つの再配線層を含み、各部分における３つの再配線層２０６はすべて、Ｘ軸方向に沿って并列して配列され、各再配線層２０６は、１つの第２パッド２１１及び対応する第３パッド２１２を含み、当該第２パッド２１１及び第３パッド２１２はすべて、沿Ｙ軸方向に沿って並列に配置され、図３内の破線は、第１パッド２０５の中心点が所在する直線を示す。

いくつかの実施例において、前記第１パッド２０５、前記第２パッド２１１、第３パッド２１２はすべて長手形状であり、各前記再配線層２０６の前記相互接続層の所在平面への正投影の形状は長手形状を含む。第１方向における各第１パッド２０５の幅は、第１方向における各第２パッド２１１、第３パッド２１２の幅と同じであってもよく、第２方向における各前記第１パッド２０５の長さは、第２方向における各前記第２パッド２１１、第３パッド２１２の長さと異なってもよい。

いくつかの実施例において、各前記第２パッドの中心点の前記相互接続層の所在平面への正投影は、対応する前記第１パッドの中心点に対して前記第２方向へ第１距離をオフセットする。

例示的に、図３を参照すると、第１エッジ２０ａにおける各前記第２パッドの中心点Ｏ２は、対応する前記第１パッドの中心点Ｏ１のＹ軸方向へ第１距離Ｈ１をオフセットし、同時に、第２エッジ２０ｂにおける各前記第２パッドの中心点Ｏ２は、対応する前記第１パッドの中心点Ｏ１のＹ軸方向へ第１距離Ｈ１をオフセットする。

いくつかの実施例において、一部の前記第１パッドの前記第１エッジに近い第１端と、一部の前記再配線層の前記第１エッジに近い第２端は、第３方向においてほぼ位置合わせられており、第３方向は、前記第１方向と前記第２方向のいずれもと垂直しており、

他の一部の前記第１パッドの前記第２エッジに近い第３端と、他の一部の前記再配線層の前記第２エッジに近い第４端は、前記第３方向においてほぼ位置合わせられている。

いくつかの実施例において、一部の前記再配線層における前記第２パッドは、前記第２端に近い位置に位置し、前記第３パッドは、前記第２端から離れた位置に位置し、

他の一部の前記再配線層における前記第２パッドは、前記第４端に近い位置に位置し、前記第３パッドは、前記第４端から離れた位置に位置する。

別のいくつかの実施例において、一部の前記再配線層における前記第３パッドは、前記第２端に近い位置に位置し、前記第２パッドは、前記第２端から離れた位置に位置し、他の一部の前記再配線層における前記第３パッドは、前記第４端に近い位置に位置し、前記第２パッドは、前記第４端から離れた位置に位置する。

つまり、各前記第２パッドの中心点の、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離がいずれも等しいことを満たす前提で、第２パッドは、第１パッドから遠く離れた距離に配置されてもよい。

理解できるように、一部の前記再配線層における第２パッドは、前記第２端に近い位置に位置し、且つ他の一部の前記再配線層における第２パッドは、前記第４端に近い位置に位置し、一部の前記再配線層における第２パッドが前記第２端から離れた位置に位置し、且つ他の一部の前記再配線層における第２パッドが、前記第４端に近い位置に位置する場合と比べて、第２テストを実行するとき、プローブの移動距離がより短く、テスト効率をより向上させ、エラー発生の確率をより低下させることができる。いくつかの実施例において、各前記再配線層は、前記第１パッドに導電的に接続される第１領域を更に含み、

一部の前記再配線層における前記第２パッド及び前記第３パッドは、いずれも前記第１領域の一側に位置し、他の一部の前記再配線層における前記第２パッド及び前記第３パッドは、いずれも前記第１領域の両側に位置する。

前記パッケージ構造に導電柱２０７が配置される場合、図３、図４を参照すると、第１領域２１３は前記導電柱２０７と接触し、且つ前記導電柱の周囲に位置し、第１パッド及び再配線層に電気的に接続するために使用されることを理解されたい。前記パッケージ構造に導電柱２０７が配置されてない場合、第１領域２１３は、バイアホール２０４内に位置する。前記第１領域２１３の材料は、再配線層２０６の材料と同じであってもよいし、異なってもよいし、任意の適した導電材料であってもよい。

本開示の実施例において、第２パッド及び第３パッドの相対位置関係は異なり、図４に示す一部のパッケージ構造における第２パッドは、導電柱と第３パッドとの間に位置し、別の一部のパッケージ構造における導電柱２０７は、第２パッド２１１と第３パッド２１２との間に配置され、そのため、第１領域２１３の位置は、対応する第２パッド２１１と第３パッド２１２との間に配置されることができ、対応する第２パッド２１１及び第３パッド２１２の一側に配置されることもできる。

更に、導電柱２０７及び／又は第１領域２１３を、対応する第２パッド２１１と第３パッド２１２との間に配置する場合、当該対応する第２パッド２１１と第３パッド２１２との間に仕切りを配置することができることを理解されたい。

説明すべきこととして、第１パッド、第２パッド及び第３パッド間の相対位置関係をより明確に示すために、図４に、第１エッジ２０ａに近い位置における１つの再配線層、及び第２エッジ２０ｂに近い位置における１つの再配線層を示しており、それに、図３、図４に、第１エッジ２０ａに近い位置における再配線層と、対応する第２エッジ２０ｂに近い位置における再配線層との距離は、実際の適用における両者の距離を表すことがなく、その実際の距離は、実際のニーズに応じて設定することができることを例示的に示している。

本開示の各実施例において、異なるエッジに位置する第２パッドと第３パッドと間の位置を異なるように設定することにより、同一セットのプローブカードを利用して、上記の２つの異なる動作速度でのテストを実行することができ、２つのプローブカードを使用してそれぞれテストすることと比べて、テストコストやテスト時間を節約させ、生産周期や製造コストを低減させる。

本開示の実施例の他の様態では、半導体機能構造と、本開示の上記の実施例に記載のパッケージ構造と、を備える半導体デバイスを提供する。

いくつかの実施例において、前記半導体デバイスは、基板と、積層で配置された複数のダイと、を更に備え、各前記ダイは、半導体機能構造及び前記半導体機能構造に位置するパッケージ構造を備え、各ダイは、前記パッケージ構造における第３パッド上のリードワイヤを介して、前記基板に電気的に接続される。

本開示の実施例の他の様態では、パッケージ構造の製作方法を提供し、図５に示すように、本開示の実施例によるパッケージ構造の製造方法は、以下のステップを含む。

ステップＳ５０１において、半導体機能構造を提供し、前記半導体機能構造の表面に相互接続層が配置される。

ステップＳ５０２において、複数のバイアホールを備える隔離層を形成し、前記隔離層は相互接続層の表面を覆い、前記バイアホールは前記相互接続層の一部を露出させ、各前記バイアホールで露出される前記相互接続層の一部を１つの第１パッドとし、Ｎ個（Ｎは、１より大きい正の整数である）の第１パッドを形成し、前記第１パッドは、第１種類テストを実行するために使用される。

ステップＳ５０３において、前記第１種類テストを完了した後、前記Ｎ個の第１パッド及び前記隔離層上にＮ個の再配線層を形成し、各再配線層は前記隔離層を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッドと電気的に接続され、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、他の一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジ及び前記第２エッジは、前記半導体機能構造の対向する２つのエッジである。

ステップＳ５０４において、前記再配線層の一部を覆いながら、再配線層の一部を露出させる第１絶縁層を形成し、露出される前記再配線層の一部を第２パッド及び第３パッドとし、ここで、各前記第２パッドの中心点は、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離が同じであり、一部の再配線層における前記第２パッドと前記第３パッドとの相対位置は、他の一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置と異なり、前記第２パッドは、第２種類テストを実行するために使用され、前記第３パッドは、前記第２種類テストの内容に対応する機能インタラクションを行うために使用され、前記半導体機能構造は、前記第１種類テストを実行するときの動作速度は、前記第２種類テストを実行するときの動作速度より低い。

理解されたいこととして、図５に示すステップは、排他的なものではなく、示された操作における任意のステップの前、その後又はその間で他のステップを行うことができ、図５に示す各ステップは、実際のニーズに応じて順序を調整できる。図６ａないし図６ｄは、本開示の実施例によるパッケージ構造の製作過程の例示的な断面図である。以下では、図５、図６ａ～図６ｄを参照して、本開示の実施例によるパッケージ構造の製作方法について詳細に説明する。

ステップＳ５０１において、図６ａを参照すると、半導体機能層６０１及び相互接続層６０２を備える半導体機能構造６００を提供する。前記半導体機能構造６００を提供することは、ベース（図６ａには未図示）を提供することを含み、前記ベース上に半導体機能層６０１を形成し、前記半導体機能層上に相互接続層６０２を形成する。

具体的には、前記半導体機能層６０１は、単層又は多層の薄膜を含み、半導体機能層は、導電層及び／又は誘電体層を備え、実際のニーズに応じて、前記半導体機能層６０１には、複数の機能構造を配置することができ、それに対応して、前記相互接続層２０２は、半導体機能層２０１における機能構造の電気信号を引き出して、前記機能構造を動作させるために使用される。いくつかの実施例において、相互接続層６０２は、最上層メタル層を含み、最上層メタル層は、機能構造の電気信号を引き出すだけでなく、更に、半導体機能構造６００を支持するために使用される。

いくつかの実施例において、前記方法は、相互接続層６０２の一部を除去し、相互接続層の面積を減らして、前記相互接続層による寄生容量を低減する。図６ａでは、相互接続層６０２の一部が除去された後のある断面の断面効果図を示し、実際の適用において、相互接続層における各部分は切断されておらず、相互接続され、即ち、他の断面では、相互接続層における各部分は連続している。

ステップＳ５０２において、図６ｂを参照すると、前記相互接続層６０２上に隔離層６０３を形成する。前記隔離層の構成材料は、オルトケイ酸エチルを含むがこれに限定されない。

次に、前記隔離層の一部を除去して、複数のバイアホール６０４を形成する。前記バイアホールは前記相互接続層の一部を露出させ、各前記バイアホールで露出される前記相互接続層の一部を１つの第１パッド６０５とし、Ｎ個の第１パッド６０５を形成する。ここで、前記バイアホール６０４は円柱状であってもよいし、逆台形であってもよいし、又は任意の適した形状であってもよく、前記バイアホールの横断面積は、前記バイアホールの前記相互接続層の所在平面への正投影の面積を含み、例えば、バイアホールが逆台形である場合、前記第１パッドの横断面積は、前記バイアホールの最小の横断面積である。

前記第１パッド６０５は、第１種類テストを実行するために使用されてもよいし、前記第１種類テストの内容に対応する機能インタラクションを行うために使用されてもよく、例えば、ボンディングワイヤを引き出して信号の交換を行うことができる。前記第１種類テストは、半導体機能構造に対して、比較的に低い動作速度におけるいくつかのテストを実行することとして理解されることができる。説明すべきこととして、メモリにおいて、前記動作速度は、メモリの読み書き速度を指す。

ステップＳ５０３において、図６ｃを参照すると、前記隔離層６０３及び前記バイアホール６０４で再配線層６０６を形成する。

ここで、前記隔離層６０３上に再配線層６０６を形成する具体的な方式は、露光現像方式により、前記隔離層上に新しいワイヤーパターンを形成し、その後、電気めっき技術により、前記新しいワイヤーパターンに従って再配線層を形成し、前記再配線層は、新しいワイヤー経路を含み、当該新しいワイヤー経路は、前記相互接続層に導電的に接続される。

ここで、各再配線層６０６は、前記隔離層６０３を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッド６０５に電気的に接続され、説明すべきこととして、第１パッド６０５は、第１部分の第１パッド及び第２部分の第１パッドを含み、第１部分の第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、第２部分の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジと前記第２エッジは、前記半導体機能構造の対向する２つのエッジである。

ステップＳ５０４において、図６ｄを参照すると、前記再配線層６０６上に第１絶縁層６０８を形成する。

次に、前記第１絶縁層６０８の一部を除去して、再配線層６０６の一部を露出させ、ここで、露出される前記再配線層の一部は、第２パッド６１１及び第３パッド６１２を含み、ここで、前記第２パッド６１１は、第２種類テストを実行するために使用され、前記第３パッド６１２は、前記第２種類テストの内容に対応する機能インタラクションを行うために使用され、前記第２種類テストは、半導体機能構造がより高い動作速度で動作するいくつかのテストとして理解されることができる。ここで、第２パッド６１１及び第３パッド６１２の位置は、実際のニーズに応じて設定することができる。

説明すべきこととして、本実施例において、図６ｄを参照すると、第１絶縁層は、前記再配線層の一部を露出させて第２パッド及び第３パッドを構成する以外に、第１パッドの上方に位置する再配線層を露出させ、再配線層によって構成された溝６０９内に後続の第２絶縁層６１０を充填し、この場合、第２絶縁層の密度は、第１絶縁層以下であってもよく、他の実施例において、第１絶縁層は、更に、再配線層によって構成された溝６０９の底面及び側壁を覆い、後続の第２絶縁層６１０は、第１絶縁層によって構成された溝６０９内に形成される。

別のいくつかの実施例において、前記パッケージ構造は更に、導電柱を含み、それに対応して、前記方法は、前記第１種類テストを完了した後、前記第１パッド上に導電柱を形成することを更に含み、前記第１パッド及び前記隔離層上に再配線層を形成することは、前記導電柱及び前記隔離層上に、再配線層を形成することを含み、前記再配線層は、前記導電柱を介して、前記相互接続層に導電的に接続される。

本開示の実施例において、第２パッド及び第３パッドの相対位置関係は、実際のニーズに応じて設定することができ、例えば、パッケージ構造における第２パッドは、導電柱と第３パッドとの間に位置し、及び／又は、パッケージ構造における導電柱は、第２パッド６１１と第３パッド６１２との間に位置し、そのため、一部の再配線層６０６における第２パッド６１１と前記第３パッド６１２との相対位置は、他の一部の前記再配線層６０６における前記第２パッド６１１と前記第３パッド６１２との相対位置と同じであってもよいし異なってもよく、上記に説明したため、ここでは繰り返して説明しない。

各前記第２パッドの中心点の、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離はすべて同じであるため、同一セットのプローブカードが第１種類テストを実行した後、第１パッドの中心点から、一定の方向に向かって一定の距離を移動した後、すべての第２パッドの中心点と合わせることができ、即ち、プローブカードは、新しいプローブカードに変更する必要がなく、すべての第２パッドに対して直接に第２種類テストを実行することができる。

更に、説明すべきこととして、本開示の上記の実施例において、２種類のテストを行うことができるパッケージ構造を採用し、半導体機能構造が、異なる製造プロセス段階で異なる種類のテストを実行することができるようにするが、注意すべきこととして、パッケージ構造のレイアウト設計を行うときに、最上層メタル層で再配線層のバイアホール位置を予め用意する必要があり、再配線層を増加する必要があるときに、最上層メタル層又は他の任意のフォトリソグラフィ板及び工程製造プロセスを変更する必要がないことを保証する。

本開示で提供するいくつかの実施例において、開示された機器および方法は、非ターゲットの方式で実現されてもよいことを理解されたい。上記で説明された装置の実施例は、例示的なものに過ぎず、例えば、前記ユニットの分割は、論理機能の分割に過ぎず、実際の実現では、他の分割方法を採用することができ、例えば、複数のユニット又はコンポーネントを組み合わせるか又は別のシステムに統合してもよく、その一部の特徴を無視するか実行しなくてもよい。なお、表示又は議論された構成要素は、互いに結合又は直接結合されてもよい。

上記の別個の部品として説明されたユニットは、物理的に分離されていてもいなくてもよく、ユニットとして表示された部品は、物理的なユニットであってもなくてもよく、すなわち、１箇所に配置されてもよく、複数のネットワークユニットに分散されてもよく、実際の必要に応じてそのうちの一部又はすべてのユニットを選択して本実施例の技術案の目的を実現することができる。

本開示によるいくつかの方法、または機器の実施例に開示される特徴は、競合することなく任意に組み合わせて、新たな方法の実施例または機器の実施例を取得することができる。

以上は、本開示の具体的な実施形態に過ぎないが、本開示の保護範囲はこれに限定されず、当業者は、本開示に開示された技術的範囲内で容易に想到し得る変更または置換は、すべて本開示の保護範囲内に含まれるべきである。したがって、本開示の保護範囲は、特許請求の保護範囲に従うものとする。

本開示の各実施例において、最上層の金属層にＮ個の第１パッドを配置することによって、前記半導体機能構造が第１種の動作速度でのテストを実行し、ここで、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、前記第１パッドの他の一部は、第１方向に沿って前記半導体機能構造の第２エッジに近い位置に並列に配置され、第１種の動作速度でのテストが完了した後、第１パッド上の再配線層に、第１パッドと一対一に対応する第２パッドを配置することによって、前記半導体機能構造に対して第２種の動作速度でのテストを実行し、ここで、一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置は、他の一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置と異なり、ここで、各第２パッドの中心点を、対応する第１パッドの中心点に対して同じ方向をオフセットし、同じ距離をオフセットするように設定することにより、Ｎ個の第１パッド及びＮ個の第２パッドが、完全に同じである相対位置を維持させる同時に、異なるエッジに位置する第２パッドと第３パッドとの第の位置を異なるように設定することにより、２つのエッジに位置する再配線層が、より大きなフォールトトレランスを有し、いずれもエッジに近づくが、エッジを超えないようにし、このようにして、第１パッド及び第２パッドを、両方とも総面積を節約するのに有益である有利な位置に配置させ、同時に、同じプローブカードを使用して、上記の２つの異なる動作速度のテストを実行することができ、２つのプローブカードを使用してそれぞれテストすることと比べて、テストコストやテスト時間を節約し、生産周期や製造コストを低下させる。

１０１ 最上層メタル層
１０２ 第１種類のパッド
１０３ 再配線層
１０４ 第２種類パッド
０５ 第３種類パッド
２００ 半導体機能構造
２０１ 半導体機能層
２０２ 相互接続層
２０３ 隔離層
２０４ バイアホール
２０５ 第１パッド
２０５１ 第１部分の第１パッド
２０５２ 第２部分の第１パッド
２０５１ａ 第１パッドの第１端
２０５２ａ 第１パッドの第３端
２０６ 再配線層
２０６ａ 再配線層の第２端
２０６ｂ 再配線層の第４端
２０７ 導電柱
２０８ 第１絶縁層
２０９ 溝
２１０ 第２絶縁層
２１１ 第２パッド
２１２ 第３パッド
２１３ 第１領域
６００ 半導体機能構造
６０１ 半導体機能層
６０２ 相互接続層
６０３ 隔離層
６０４ バイアホール
６０５ 第１パッド
６０６ 再配線層
６０８ 第１絶縁層
６０９ 溝
６１０ 第２絶縁層
６１１ 第２パッド
６１２ 第３パッド

Claims (13)

1. パッケージ構造であって、複数のバイアホールを有する隔離層と、Ｎ個の第１パッドと、Ｎ個の再配線層と、第１絶縁層と、を含み、Ｎは、１より大きい正の整数であり、
   前記隔離層は相互接続層の表面を覆い、前記バイアホールは前記相互接続層の一部を露出させ、前記相互接続層は半導体機能構造の表面に設けられ、
   各前記第１パッドは、１つの前記バイアホールで露出される前記相互接続層によって構成され、
   各再配線層は前記隔離層を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッドと電気的に接続され、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、他の一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジ及び前記第２エッジは、前記半導体機能構造の対向する２つのエッジであり、
   前記第１絶縁層は各前記再配線層の一部領域を覆いながら、一部領域を露出させ、
   各前記再配線層の露出される一部領域は、いずれも第２パッドと第３パッドとを含み、各前記第２パッドの中心点は、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離が同じであり、一部の前記再配線層の前記第２パッドと前記第３パッドとの相対位置は、ほかの一部の前記再配線層の前記第２パッド及び前記第３パッドとの相対位置と異なり、前記第１パッド及び第２パッドはそれぞれ、前記半導体機能構造の異なる動作速度でテストするために使用され、前記第３パッドは、前記第２パッドのテスト内容に対応する機能インタラクションのために使用される、パッケージ構造。
2. 前記Ｎ個の再配線層の各前記再配線層に含まれる前記第２パッド及び前記第３パッドはいずれも、第２方向に沿って並列に配置され、前記第２方向は、前記第１方向に垂直する、
   請求項１に記載のパッケージ構造。
3. 各前記第２パッドの中心点の前記相互接続層の所在平面への正投影は、対応する前記第１パッドの中心点に対して前記第２方向へ第１距離をオフセットする、
   請求項２に記載のパッケージ構造。
4. 各前記再配線層の前記相互接続層の所在平面への正投影の形状はすべて長手形状である、
   請求項３に記載のパッケージ構造。
5. 一部の前記第１パッドの前記第１エッジに近い第１端と、一部の前記再配線層の前記第１エッジに近い第２端は、第３方向においてほぼ位置合わせられており、第３方向は、前記第１方向と前記第２方向のいずれもと垂直しており、
   他の一部の前記第１パッドの前記第２エッジに近い第３端と、他の一部の前記再配線層の前記第２エッジに近い第４端は、前記第３方向においてほぼ位置合わせられている、
   請求項４に記載のパッケージ構造。
6. 一部の前記再配線層における前記第２パッドは、前記第２端に近い位置に位置し、前記第３パッドは、前記第２端から離れた位置に位置し、
   他の一部の前記再配線層における前記第２パッドは、前記第４端に近い位置に位置し、前記第３パッドは、前記第４端から離れた位置に位置する、
   請求項５に記載のパッケージ構造。
7. 各前記再配線層は、前記第１パッドに導電的に接続される第１領域を更に含み、
   一部の前記再配線層における前記第２パッド及び前記第３パッドは、いずれも前記第１領域の一側に位置し、他の一部の前記再配線層における前記第２パッド及び前記第３パッドは、いずれも前記第１領域の両側に位置する、
   請求項６に記載のパッケージ構造。
8. 前記再配線層は、対応する前記第１パッドと直接に接触し、
   又は、
   前記パッケージ構造は更に、前記再配線層と対応する前記第１パッドとの間に位置する導電柱を備え、前記再配線層は、前記導電柱を介して、前記相互接続層に導電的に接続される、
   請求項１に記載のパッケージ構造。
9. 前記パッケージ構造は、前記導電柱を備え、前記導電柱の数は複数を含み、複数の導電柱は、第１方向に沿って並列に配置される、
   請求項８に記載のパッケージ構造。
10. 前記再配線層は、対応する前記第１パッドと直接に接触し、前記パッケージ構造は更に、
    各前記再配線層によって取り囲まれた溝内に位置する第２絶縁層を備え、前記第２絶縁層の材料の硬さは、前記再配線層の材料の硬さより小さい、
    請求項８に記載のパッケージ構造。
11. 半導体機能構造と、請求項１ないし１０のいずれか一項に記載のパッケージ構造と、を備える半導体デバイス。
12. 前記半導体デバイスは更に、
    基板と、積層で配置された複数のダイを含み、
    各前記ダイは、半導体機能構造及び前記半導体機能構造に位置するパッケージ構造を備え、
    各ダイは、前記パッケージ構造における第３パッド上のリードワイヤによって前記基板に電気的に接続される、
    請求項１１に記載の半導体デバイス。
13. パッケージ構造の製作方法であって、
    半導体機能構造を提供することであって、前記半導体機能構造の表面に相互接続層が配置されることと、
    複数のバイアホールを備える隔離層を形成することであって、前記隔離層は相互接続層の表面を覆い、前記バイアホールは前記相互接続層の一部を露出させ、各前記バイアホールで露出される前記相互接続層の一部を１つの第１パッドとし、Ｎ個（Ｎは、１より大きい正の整数である）の第１パッドを形成し、前記第１パッドは、第１種類テストを実行するために使用されることと、
    前記第１種類テストを完了した後、前記Ｎ個の第１パッド及び前記隔離層上にＮ個の再配線層を形成することであって、各再配線層は前記隔離層を覆い、前記Ｎ個の第１パッドのうちの１つの対応する前記第１パッドと電気的に接続され、一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第１エッジに近い位置に並列に配置され、他の一部の前記第１パッドは、第１方向に沿って、前記半導体機能構造の第２エッジに近い位置に並列に配置され、前記第１エッジ及び前記第２エッジは、前記半導体機能構造の対向する２つのエッジであることと、
    前記再配線層の一部を覆いながら、再配線層の一部を露出させる第１絶縁層を形成し、露出される前記再配線層の一部を第２パッド及び第３パッドとすることであって、各前記第２パッドの中心点は、対応する前記第１パッドの中心点に対するオフセット方向及びオフセット距離が同じであり、一部の再配線層における前記第２パッドと前記第３パッドとの相対位置は、他の一部の前記再配線層における前記第２パッドと前記第３パッドとの相対位置と異なり、前記第２パッドは、第２種類テストを実行するために使用され、前記第３パッドは、前記第２種類テストの内容に対応する機能インタラクションを行うために使用され、前記半導体機能構造は、前記第１種類テストを実行するときの動作速度は、前記第２種類テストを実行するときの動作速度より低いことと、を含む、パッケージ構造の製作方法。

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