CN209401289U - 驱动单元、栅极驱动电路、阵列基板及显示装置 - Google Patents

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Abstract

本实用新型提供一种驱动单元、栅极驱动电路、阵列基板及显示装置，属于显示技术领域，其可解决现有的驱动单元的开启和关断时间控制自由度不足的问题。本实用新型的驱动单元，包括：第一驱动子电路、第二驱动子电路和驱动控制电路；第一驱动子电路，包括多个第一开关元件，每个第一开关元件的第一控制信号输入端与驱动控制电路的控制信号输出端相连，第一信号输出端与驱动单元的第一输出端连接；第二驱动子电路，包括至少一个第二开关元件，每个第二开关元件的第二控制信号输入端与驱动控制电路的控制信号输出端相连，第二信号输出端与驱动单元的第二输出端连接；驱动控制电路，用于控制第一开关元件和第二开关元件的状态。

Description

驱动单元、栅极驱动电路、阵列基板及显示装置
技术领域
本实用新型属于显示技术领域，具体涉及一种驱动单元、栅极驱动电路、阵列基板及显示装置。
背景技术
显示装置逐行进行栅线扫描时，向各行栅线输出扫描信号，以控制各行栅线的开启和关断，以便加载数据信号。栅线的开启和关断时间是否精准将直接影响显示装置的显示质量。
相关技术中，比较常用是通过栅极驱动电路(Gate Driver on Array，简称：GOA)向栅线输出扫描信号。栅极驱动电路可包括多个级联的移位寄存器，每个移位寄存器可与一根栅线对接，栅线的扫描信号依次由上一级移位寄存器传递至下一级移位寄存器，通过各移位寄存器向与其对接的栅线输入扫描信号，从而实现栅线的逐行扫描。
然而，上述栅极驱动电路中，下一级移位寄存器向栅线输出扫描信号的时间是完全依赖于上一级移位寄存器，因此，很难精准地控制栅线的开启和关断时间，以及无法自由的改变栅线的开启和关断时间。另外，栅极驱动电路的级联关系复杂，一旦某个晶体管损坏，会影响整个栅极驱动电路，进而影响栅线的开启和关断时间。
实用新型内容
本实用新型至少一实施例针对现有的驱动单元的开启和关断时间控制自由度不足的问题，提供一种电路结构合理，能够更自由地控制栅线开启和关断时间的驱动单元、栅极驱动电路、阵列基板及显示装置。
解决本实用新型技术问题所采用的一种技术方案是一种驱动单元，包括：第一驱动子电路、第二驱动子电路和驱动控制电路；
所述第一驱动子电路，包括多个第一开关元件，每个所述第一开关元件的第一控制信号输入端与所述驱动控制电路的控制信号输出端相连，第一信号输入端用于与第一信号产生端相连，第一信号输出端与所述驱动单元的第一输出端连接；
所述第二驱动子电路，包括至少一个第二开关元件，每个所述第二开关元件的第二控制信号输入端与所述驱动控制电路的控制信号输出端相连，第二信号输入端用于与第二信号产生端相连，第二信号输出端与所述驱动单元的第二输出端连接；
所述驱动控制电路，用于在控制信号输出端输出控制信号，以控制第一开关元件和第二开关元件的状态；
其中，所述第一开关元件的数量比第二开关元件的数量至少多1个。
可选地，所述第一输出端和所述第二输出端为同一个输出端。
可选地，所述第一输出端和所述第二输出端相互间隔设置。
可选地，所述控制信号包括第一控制信号和第二控制信号，其中，所述第一控制信号用于使所述第一开关元件开启，且使所述第二开关元件关断；所述第二控制信号用于使所述第二开关元件开启，且使所述第一开关元件关断。
可选地，所述第一开关元件和所述第二开关元件均包括晶体管。
可选地，所述第一驱动子电路还包括二极管，所述二极管的一电极与所述第一信号产生端相连，另一电极与所述第一输出端相连；
和/或，
所述第二驱动子电路还包括二极管，所述二极管的一电极与所述第二信号产生端相连，另一电极与所述第二输出端相连。
优选地，所述第一开关元件为P型薄膜晶体管和N型薄膜晶体管中的一者，所述第二开关元件为另一者。
可选地，所述第一开关元件为所述P型薄膜晶体管，所述第二开关元件为所述N型薄膜晶体管；所述P型薄膜晶体管的数量比所述N型薄膜晶体管的数量至少多2个。
可选地，薄膜晶体管的有源区包括分别与源极、漏极接触的源极区、漏极区，以及位于源极区和漏极区之间的半导体区，半导体区在从源极指向漏极的方向上的尺寸为有源区的长度，在与所述从源极指向漏极的方向垂直的方向上的尺寸为有源区的宽度；
所述P型薄膜晶体管的有源区的宽长比为所述N型薄膜晶体管的有源区的宽长比的1.2至4倍；
和/或，
所述N型薄膜晶体管的有源区的长度大于所述P型薄膜晶体管的有源区的长度；
和/或，
所述N型薄膜晶体管的有源区宽度小于所述P型薄膜晶体管的有源区宽度；
和/或，
所述P型薄膜晶体管的栅极与有源区交叠的面积大于所述N型薄膜晶体管的栅极与有源区交叠的面积。
特别地，所述晶体管的源极和漏极同层设置，且所述源极和漏极之间设有至少一个导电块，所述导电块与所述源极和漏极同层设置，且各所述导电块、所述源极和漏极相互间隔设置。
特别地，所述第一驱动子电路的至少部分所述第一开关元件的有源区相互间隔，和/或，所述第二驱动子电路的至少部分所述第二开关元件的有源区相互间隔。
特别地，所有的所述第一开关元件的控制信号输入端和所有的所述第二开关元件的控制信号输入端都通过控制信号输入线与所述控制信号输出端相连；
和/或，
所有的所述第一开关元件的第一信号输入端都通过所述第一信号输入线和所述第一信号产生端相连；
和/或，
所有的所述第二开关元件的第二信号输入端都通过所述第二信号输入线和所述第二信号产生端相连；
和/或，
所有第一开关的第一信号输出端和所有第二开关的第二信号输出端都和一条驱动信号输出线相连。
优选地，所述驱动信号输出线与所述控制信号输入线位于不同层，且相互交叠；
所述驱动信号输出线至少与所述第一信号输入线、所述第二信号输入线中的一者位于不同层，且相互交叠；
所述驱动信号输出线与所述控制信号输入线的交叠面积大于所述驱动信号输出线与所述第一信号输入线的交叠面积；
和/或，
所述驱动信号输出线与所述控制信号输入线的交叠面积大于所述驱动信号输出线与所述第二信号输入线的交叠面积。
优选地，所述第一信号输入线的宽度为D1，所述第二信号输入线的宽度为D2，所述驱动信号输出线的宽度为D3，其中，D1大于2*D2，D2大于2*D3。
优选地，所述第一信号输入线与所述驱动信号输出线位于不同层且相互垂直；
和/或，
所述第二信号输入线与所述驱动信号输出线位于不同层且相互垂直。
优选地，所述第一信号输入线、所述第二信号输入线、所述控制信号输入线、所述驱动信号输出线中至少两者相互平行。
可选地，所述控制信号输入线布置成环状结构；
和/或，
所述第一驱动子电路的所述第一开关元件分布在所述驱动信号输出线的两侧；
和/或，
所述第二驱动子电路的所述第二开关元件分布在所述驱动信号输出线的两侧；
和/或，
各所述第一开关元件和各所述第二开关元件均位于所述第一信号输入线和所述第二信号输入线之间。
特别地，所述第二驱动子电路包括至少两个所述第二开关元件。
解决本实用新型技术问题所采用的技术方案是一种栅极驱动电路，包括：
多个上述的驱动单元，其中至少一个所述驱动单元的所述第一输出端和所述第二输出端都与至少一条栅线相连。
可选地，所述栅极驱动电路的每个所述驱动单元中的驱动控制电路为一个移位寄存器，多个所述移位寄存器级联；
所有驱动单元的第一信号输入端连接一个第一信号产生端，所有驱动单元的第二信号输入端连接一个第二信号产生端。
解决本实用新型技术问题所采用的技术方案是一种阵列基板，包括上述的栅极驱动电路。
解决本实用新型技术问题所采用的技术方案是一种显示装置，包括上述的阵列基板。
附图说明
图1为本实用新型实施例1提供的一种驱动单元的结构框图；
图2为本实用新型实施例1提供的一种驱动单元的电路结构示意图；
图3a为本实用新型实施例1提供的一种驱动单元的晶体管的结构示意图；
图3b为将图3a中的源极和漏极去除后的结构示意图；
图4为本实用新型实施例1提供的一种驱动单元的电路结构示意图；
图5为本实用新型实施例1提供的另一种驱动单元的电路结构示意图；
图6为本实用新型实施例1提供的再一种驱动单元的电路结构示意图；
图7为本实用新型实施例1提供的再一种驱动单元的电路结构示意图；
图8为本实用新型实施例2提供的一种栅极驱动电路的每个驱动单元中的驱动控制电路的电路结构图；
图9为图7的驱动控制电路的驱动时序图；
其中，附图标记为：1、第一驱动子电路；2第二驱动子电路；3、驱动控制电路；11、第一开关元件，21第二开关元件；101、第一控制信号输入端；102、第一信号输入端；103、第一信号输出端；201、第二控制信号输入端；202、第二信号输入端；203、第二信号输出端；301、控制信号输出端；4、控制信号输入线；51、第一信号输入线；52、第二信号输入线；6、驱动信号输出线；71、第一过孔；72、第二过孔；73、第三过孔；74、第四过孔；75、第五过孔；76、第六过孔；77、第七过孔；78、第八过孔；79、第九过孔；710、第十过孔；711、第十一过孔；8、栅线；91、第一传输线；92、第二传输线；93、第三传输线；121、衬底；122、挡光层；123、缓冲层；124、有源区；125、栅极绝缘层；126、栅极；127、电极绝缘层；1281、源极；1282、漏极；1241、半导体区；N1、第一N型薄膜晶体管；N2、第二N型薄膜晶体管；N3、第三N型薄膜晶体管；N4、第四N型薄膜晶体管；N5、第五N型薄膜晶体管；N6、第六N型薄膜晶体管；N7、第七N型薄膜晶体管；N8、第八N型薄膜晶体管；P1、第一P型薄膜晶体管；P2、第二P型薄膜晶体管；P3、第三P型薄膜晶体管；P4、第四P型薄膜晶体管；P5、第五P型薄膜晶体管；P6、第六P型薄膜晶体管；P7、第七P型薄膜晶体管；P8、第八P型薄膜晶体管；P9、第九P型薄膜晶体管；P10、第十P型薄膜晶体管；T1、第一晶体管；T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；T5、第五晶体管；T6、第六晶体管；T7、第七晶体管；C1、第一存储电容；C2、第二存储电容；VGL、第一电压端；VGH、第二电压端；IN、输入端；OUT、输出端；CK、第一时钟端；CB、第二时钟端。
具体实施方式
为使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图和具体实施方式对本实用新型作进一步详细描述。
实施例1：
如图1至图9所示，本实施例提供一种驱动单元。
参照图1，驱动单元包括：第一驱动子电路1、第二驱动子电路2和驱动控制电路3。
第一驱动子电路1，包括多个第一开关元件11，每个第一开关元件11的第一控制信号输入端101与驱动控制电路3的控制信号输出端301相连，第一信号输入端102用于与第一信号产生端相连，第一信号输出端103与驱动单元的第一输出端连接。
第二驱动子电路2，包括至少一个第二开关元件21，每个第二开关元件21的第二控制信号输入端201与驱动控制电路3的控制信号输出端301相连，第二信号输入端202用于与第二信号产生端相连，第二信号输出端203与驱动单元的第二输出端连接；
驱动控制电路3，用于在控制信号输出端301输出控制信号，以控制第一开关元件11和第二开关元件21的状态。
其中，第一开关元件11的数量比第二开关元件21的数量至少多1。
本实施例中，“驱动控制电路3用于在控制信号输出端301输出控制信号”是指，应当设计驱动控制电路3的具体电路结构(例如为移位寄存器电路)，从而使其电路结构在合适的驱动下，具有产生特定控制信号的能力，故其是对产品结构的描述，属于实用新型的保护范围。
本实施例中，驱动控制电路3输出控制信号，该控制信号用于控制第一开关元件11和第二开关元件21的状态(开启或关闭)。当第一开关元件11开启时，第一输出端能将第一信号输出；当第二开关元件21开启时，第二输出端能将第二信号输出。第一开关开元件11和第二开关元件21可以同时开启也可以分时开启，也即，第一信号和第二信号可以同时输出或轮流输出。
因此，所有第一开关元件11的第一信号输出端103(第一输出端)能与第一信号接收端(例如一条栅线8，栅线8可以是显示装置像素区的栅线8)相连，所有第二开关元件21的第二信号输出端203(第二输出端)能与第二信号接收端(例如另一条栅线8)相连。从而若第一输出端和第二输出端是间隔设置的两个输出端，则驱动单元能实现同时向至少两个接收端(例如一条第一栅线和一条第二栅线)分别输出至少两路驱动信号(第一信号、第二信号)。
或者，第一输出端和第二输出端可为同一个输出端。也就是说，该输出端仅用于向一接收端输出驱动信号(第一信号、第二信号)，从而第一信号和第二信号分时输出。
本实施例中，第一开关元件11的数量比第二开关元件21的数量至少多1，其中部分第一开关元件11可以作为备用开关元件，当有第一开关元件11损坏时，不至于影响第一信号的输出；同时，相较于只有一个第一开关元件11，多个第一开关元件11可同时输出驱动信号，从而提高了第一驱动子电路1输出第一信号的效率。
当然，可选地，第二驱动子电路2包括至少两个开关元件。换而言之，第二驱动子电路2也设置了一些备用第二开关元件21。当然此时第一驱动子电路1设置了至少三个第一开关元件11。
可选地，控制信号输出端301输出的控制信号包括第一控制信号和第二控制信号，其中，第一控制信号用于使第一开关元件11开启，且使第二开关元件21关断；第二控制信号用于使第二开关元件21开启，且使第一开关元件11关断。
也就是说，第一开关元件11与第二开关元件21的状态总相反，即总是一者开启而另一者关闭，从而驱动单元每次仅能向一接收端输出一路驱动信号(第一信号或第二信号)。当然，第一控制信号和第二控制信号也可以是同一信号。
可选地，上述接收端可以是显示装置像素区的栅线8，第一驱动子电路1、第二驱动子电路2可以连接到同一栅线8上。驱动控制电路3(例如GOA电路中的一级移位寄存器)同时向第一驱动子电路1、第二驱动子电路2输出第一控制信号，则该栅线8能接收到第一信号，且阻断了该栅线8对第二信号的接收。驱动控制电路3同时向第一驱动子电路1、第二驱动子电路2输出第二控制信号，则该栅线8能接收到第二信号，且阻断了该栅线8对第一信号的接收。该栅线8根据接收的第一信号、第二信号的时间决定了该栅线8的开启和关断时间。
具体说明：例1，第一信号和第二信号是固定的参考电压。具体的，第一信号和第二信号的参考电压值可不相同。例如：第一信号(例如固定的高电压信号)用于开启栅线8，第二信号(例如固定的低电压信号)用于关断栅线8。将栅线8接收到第一信号的时间就是栅线8的开启时间，同样，栅线8接收到第二信号的时间就是栅线8的关断时间。例2，第一信号和第二信号也可以是一对时钟信号(两时钟信号可以部分交叠或不交叠)，例如：栅线8接收高电平开启，接收低电平关闭，栅线8接收到第一信号、第二信号的高电平的时间是栅线8的开启时间，同样，栅线8接收到第一信号、第二信号的低电平的时间是栅线8的关断时间。例3，为了便于控制输出时间和相位，第一信号和第二信号也可为电压极性或相位持续相反的信号。
可见，栅线8的扫描过程中，栅线8的开启时间和关闭时间均是控制信号(第一控制信号、第二控制信号)和输入信号(第一信号、第二信号)两路信号共同调整的结果。因此，相比于现有技术的栅极驱动电路中，向栅线8输出扫描信号的时间完全依赖于上一级移位寄存器输出扫描信号的时间的方式，本实施例可以通过对上述两路信号或者两路信号中的任一路信号进行调整实现自由的控制栅线8的开启和关闭时间。
可选地，如图2至3所示，第一开关元件11和第二开关元件21均包括晶体管，例如，薄膜晶体管。参见图3a和3b，晶体管的结构可以是图3a所示的结构，晶体管包括：衬底121，设置在衬底121上方的挡光层122，设置在挡光层122上方的缓冲层123，设置在缓冲层123上方的有源区124，设置在有源区124上方的栅极绝缘层125，设置在栅极绝缘层125上方的栅极126以及设置在栅极125两侧，且分别通过第一过孔71和第二过孔72与有源区124接触的源极1281和漏极1282，源极1281和漏极1282形成于电极绝缘层127上方，栅极126形成于电极绝缘层127下方。
晶体管是常用的开关元件，其成本低，且比较适合窄边框显示装置。可以理解的是，薄膜晶体管不局限于图3a和3b所示结构顶栅型薄膜晶体管，其他类型也可以；例如：底栅型薄膜晶体管。
可选地，第一驱动子电路1还包括二极管，二极管的一电极与第一信号产生端相连，另一电极与第一输出端相连。
和/或，
第二驱动子电路2还包括二极管，二极管的一电极与第二信号产生端相连，另一电极与第二输出端相连。
上述方案中，二极管的一电极与第一信号产生端相连，实质上是二极管的一电极用于输入第一信号，因此，二极管的一电极也可以与任一第一开关元件11的第一信号输入端102相连。同样地，二极管的一电极与第二信号产生端相连，实质上是二极管的一电极用于输入第二信号，因此，二极管的一电极也可以与任一第二开关元件21的第二信号输入端202相连。
二极管的存在，可以控制驱动子电路输出信号的时间，例如适当延迟。当然，当薄膜晶体管的栅极与该薄膜晶体管的源极和漏极中的一者相连接，源极和漏极中的另一电极与驱动子电路的输出端相连，则可等效为一个二极管，故以上二极管可通过该等效方式实现，另外，二极管在一定程度上对晶体管有保护作用，例如，静电保护。
可以理解的，第一驱动子电路1和/或第二驱动子电路2还包括电容，电阻等。优选地，第一开关元件11为P型薄膜晶体管和N型薄膜晶体管中的一者，第二开关元件21为另一者。
P型薄膜晶体管和N型薄膜晶体管的组合能够很好的满足两种开关元件在同样信号下总是其中一者开启，且另一者关闭的要求。
具体举例说明：
如图4所示，一种驱动单元，第一驱动子电路1至少包括3个N型薄膜晶体管(图中仅示出3个)，即第一N型薄膜晶体管N1、第二N型薄膜晶体管N2、第三N型薄膜晶体管N3，3个N型薄膜晶体管的源极均通过第一信号输入线51连接第一信号产生端，漏极均通过驱动信号输出线6连接栅线8。第二驱动子电路2包括1个第一P型薄膜晶体管P1，其源极通过第二信号输入线52连接第二信号产生端，漏极通过驱动信号输出线6连接栅线8。
如图5所示，另一种驱动单元，第一驱动子电路1包括3个P型薄膜晶体管，即第二P型薄膜晶体管P2、第三P型薄膜晶体管P3、第四P型薄膜晶体管P4，其均源极通过第一信号输入线51连接第一信号产生端，漏极均通过驱动信号输出线6连接栅线8。第二驱动子电路2包括1个第四N型薄膜晶体管N4，其源极通过第二信号输入线52连接第二信号产生端，漏极通过驱动信号输出线6连接栅线8。
如图6所示，再一种驱动单元，第一驱动子电路1包括3个P型薄膜晶体管，即第五P型薄膜晶体管P5、第六P型薄膜晶体管P6、第七P型薄膜晶体管P7，其均源极通过第一信号输入线51连接第一信号产生端，漏极均通过驱动信号输出线6连接栅线8。第二驱动子电路2包括2个N型薄膜晶体管，即第五N型薄膜晶体管N5、第六N型薄膜晶体管N6，其均源极通过第二信号输入线52连接第二信号产生端，漏极均通过驱动信号输出线6连接栅线8。
如图7所示，再一种驱动单元，第一驱动子电路1包括3个P型薄膜晶体管，即第八P型薄膜晶体管P8、第九P型薄膜晶体管P9、第十P型薄膜晶体管P10，其均源极通过第一信号输入线51连接第一信号产生端，漏极均通过驱动信号输出线6连接栅线8。第二驱动子电路2包括2个N型薄膜晶体管，即第七N型薄膜晶体管N7、第八N型薄膜晶体管N8，其均源极通过第二信号输入线52连接第二信号产生端，漏极均通过驱动信号输出线6连接栅线8。
可选地，如图3a至7所示，图4至7中的各开关元件包括图3a、3b中的结构。
参见图4、5，第一信号输入线51与各个第一开关元件11的源极1281和漏极1282中的一者可以不是直接相连的，而是通过多条第一传输线91相连的，也即各个第一开关元件11的源极1281和漏极1282中的一者对应一条第一传输线91，当需连接的两者的引线或导电层不是同层时，需要设置相应的过孔。
例如：各个第一开关元件11的源极1281和漏极1282中的一者通过第三过孔73和第一传输线91相连。第一传输线91和第一信号输入线51通过第四过孔74相连。
第二信号输入线52与各个第二开关元件21的源极1281和漏极1282中的一者也可不是直接相连的，而是通过多条第二传输线92相连的，也即各个第二开关元件21的源极1281和漏极1282中的一者对应一条第二传输线92，基于与上述相同的理由，需要设置相应的过孔。
例如：各个第二开关元件21的源极1281和漏极1282中的一者通过第五过孔75和第二传输线92相连。第二传输线92和第二信号输入线52通过第六过孔76相连。
参见图4至7，第一开关元件11的源极1281和漏极1282中的另一者与驱动信号输出线6不是直接相连，以及，第二开关元件21的源极1281和漏极1282中的另一者与驱动信号输出线6也不是直接相连的，第一开关元件11的源极1281和漏极1282中的另一者以及各第二开关元件21的源极1281和漏极1282中的另一者都是通过多条第三传输线93相连的，也即各个第一开关元件11的源极1281和漏极1282中的一者对应一条第三传输线93，且各个第二开关元件21的源极1281和漏极1282中的另一者也对应一条第三传输线93，基于与上述相同的理由，需要设置相应的过孔。
第一开关元件11的漏极1282、第二开关元件21的漏极1282分别与第三传输线93通过第七过孔77相连。第三传输线93和驱动信号输出线6通过第八过孔78相连。
驱动信号输出线6通过第九过孔79连接栅线8。
参见图5、6，与图4、5中的结构不同，第一信号输入线51与各个第一开关元件11的源极1281和漏极1282中的一者是通过第十过孔710直接相连的，第二信号输入线52与各个第二开关元件21的源极1281和漏极1282中的一者是通过第十一过孔711直接相连的。
可选的，第三过孔73、第四过孔74、第五过孔75、第六过孔76、第七过孔77、第八过孔78、第九过孔79、第十过孔710、第十一过孔711中的至少两个过孔为同一次构图工艺形成，或者，过孔的深度相同。例如：第一信号输入线51和第二信号输入线52与栅极126同层，驱动信号输出线6与漏极1282同层设置，栅线8与栅极126同层设置。
可选的，驱动信号输出线6可以与源极1281和漏极1282中的一者同层设置；或者与栅极126同层设置；或者与其他导电层同层设置。
可选的，驱动信号输出线6与栅线8之间还可以通过其他导电层相连。例如：驱动信号输出线6与栅线8与栅极126同层，通过透明导电层相连；透明导电层可以为ITO，IZO等。具体的，透明导电层可以与显示装置的公共电极或像素电极材料相同。
薄膜晶体管的有源区在控制信号输入线4上方，第一信号输入线51和第二信号输入线52在有源区上方，但是薄膜晶体管不限于图3a至图7中的结构。
其中，薄膜晶体管的有源区可采用硅(如非晶硅，低温多晶硅)、金属氧化物等半导体材料。
可选地，如图4所示，N型薄膜晶体管至少比P型薄膜晶体管多2个，如此，可以尽量确保第一驱动子电路1有足够的时间输出第一信号，例如：当栅线8需要长时间的维持在第一信号。
可选地，如图5所示，第一开关元件11为P型薄膜晶体管，第二开关元件21为N型薄膜晶体管；P型薄膜晶体管的数量比N型薄膜晶体管的数量至少多2。
例如，P型薄膜晶体管的电子迁移率低于N型薄膜晶体管的电子迁移率，可以通过增加P型薄膜晶体管的数量，使得第一驱动子电路1所需输出的第一信号，能尽快达到充电要求，例如充到预定电压值。
可选地，P型薄膜晶体管的源极和漏极同层设置，且源极和漏极之间设有至少一个导电块，导电块与源极和漏极同层设置，且各导电块、源极和漏极相互间隔；
和/或，
N型薄膜晶体管的源极和漏极同层设置，且源极和漏极之间设有至少一个导电块，导电块与源极和漏极同层设置，且各导电块、源极和漏极相互间隔。
导电块可以减小源极和漏极之间的传导间距，提升电子迁移率。即源漏极仍然是间隔的，但二者之间有至少一个导电块，通过电磁感应等，比较有利于源极和漏极导通。另外，导电加强层可以是利用薄膜晶体管的源、漏极金属或者其他导电层制作而成的。
在工艺条件不同或目的不同时，P型薄膜晶体管、N型薄膜晶体管的电子迁移率存在差异，当P型薄膜晶体管、N型薄膜晶体管相对应的功能层的尺寸相等或差别不大时，P型薄膜晶体管的电子迁移率一般小于N型薄膜晶体管的电子迁移率，为了使两者的电子迁移率趋于一致，N型薄膜晶体管和P型薄膜晶体管可以包括如下多种结构中的一种或几种的组合。
参见图3a和3b，薄膜晶体管的有源区包括分别与源极1281、漏极1282接触的源极区、漏极1282区，以及位于源极区和漏极1282区之间的半导体区1241(半导体区1241即为在薄膜晶体管导通时的沟道区)，半导体区1241在从源极1281指向漏极1282的方向上的尺寸为有源区的长度，在与从源极1281指向漏极1282的方向垂直的方向上的尺寸为有源区的宽度。
可选地，N型薄膜晶体管的有源区的宽长比为P型薄膜晶体管的有源区的宽长比的1.2至4倍。
可选地，N型薄膜晶体管的有源区的长度大于P型薄膜晶体管的有源区的长度。
可选地，N型薄膜晶体管的栅极宽度大于P型薄膜晶体管的栅极宽度。
可选地，N型薄膜晶体管的栅极与有源区交叠的面积大于P型薄膜晶体管的栅极与有源区交叠的面积。
将以上可选结构的P型薄膜晶体管、N型薄膜晶体管作为驱动单元的开关元件，从而驱动单元的各开关元件的电子迁移率大致一致，进而驱动单元可以精准地输出驱动信号的时间，也即可以精准地控制栅线8的开启和关闭时间。
为了降低开关元件之间的相互影响，第一驱动子电路1的至少部分第一开关元件11的有源区相互间隔，和/或，第二驱动子电路2的至少部分第二开关元件21的有源区相互间隔。
根据不同的布线方式，可选地，部分第一开关元件11的有源区相互间隔，部分第二开关元件21的有源区相互间隔，这样共用一个有源区的开关元件也可以共用第一信号输入线51和/或第二信号输出线52，进而节省了第一信号输入线51和/或第二信号输出线52的布线结构和工艺过程，如图6、7所示。
当然，还可以是所有的开关元件的有源区相互间隔，这样的结构能够更好的实现各个开关元件间隔工作，互不影响，如图4、5所示。
如图4至7所示，为了便于布线，可选地，控制信号输出端301与所有的第一开关元件11和第二开关元件21通过一控制信号输入线4相连。
可选地，所有的第一开关元件11的第一信号输入端102和第一信号产生端通过第一信号输入线51相连。
采用上述线路结构，比较简便的实现各第一开关元件11同时接收第一信号，能减小多个第一开关元件11的第一信号输入端102接收到第一信号的时差。
可选地，所有的第二开关元件21的第二信号输入端202和第二信号产生端通过第二信号输入线52相连。
采用上述线路结构，比较简便的实现各第二开关元件21同时接收第二信号，能减小多个第二开关元件21的第二信号输入端202接收到第二信号的时差。
可选地，所有第一开关11的第一信号输出端103和所有第二开关21的第二信号输出端203都和一条驱动信号输出线6相连。
也就是说，每个开关元件的输出与整个驱动单元的输出，通过一条线连接，由此，一方面，便于布线，另一方面，能尽可能的保证每个输出端输出的信号的传输参数一致。
可选地，如图4、6、7所示，驱动信号输出线6与控制信号输入线4的交叠面积大于驱动信号输出线6与第一信号输入线51的交叠面积；
和/或，
驱动信号输出线6与控制信号输入线4的交叠面积大于驱动信号输出线6与第二信号输入线52的交叠面积。
以上方式避免了第一信号输入线51、第二信号输入线52对驱动信号输出线6的影响。
另外，驱动信号输出线6与控制信号输入线4的交叠处有可能产生交叠电容，因此，驱动信号输出线6与控制信号输入线4的可更小。
可选地，为了减小驱动信号输出线6与控制信号输入线4的交叠面积，可以采用以下可选方式：
第一可选方式，参照图4，驱动信号输出线6在与控制信号输入线4交叠处设置有分叉结构；
第二可选方式，参照图6，控制信号输入线4在与驱动信号输出线6有交叠处设置有分叉结构；
第三可选方式，参照图7，驱动信号输出线6在与控制信号输入线4交叠处设置有镂空。
可选地，第一信号输入线51的宽度为D1，第二信号输入线52的宽度为D2，驱动信号输出线6的宽度为D3，其中，D1大于2*D2，D2大于2*D3。例如：引线(第一信号输入线51、第二信号输入线52、驱动信号输出线6)整体有延伸方向，电流沿引线的延伸方向传播，与整体电流垂直的方向为引线的宽度方向。
也就是说，可根据需要输送的信号的电压的高低，决定引线的粗细，输送高电压的引线比输送低电压的引线宽，保证了被输送信号的稳定，且引线不易损坏。
可选地，第一信号输入线51与驱动信号输出线6位于不同层且相互垂直；
和/或，
第二信号输入线52与驱动信号输出线6位于不同层且相互垂直。
例如，第一信号输入线51、第二信号输入线52位于薄膜晶体管的源极和漏极层，驱动信号输出线6位于栅极层。
以上布线方式，便于第一信号输入线51、第二信号输入线52、驱动信号输出线6的制备。
可选地，如图4至7所示，第一信号输入线51、第二信号输入线52、控制信号输入线4、驱动信号输出线6中至少两者相互平行。例如，参照图4，第一信号输入线51、驱动信号输出线6、第二信号输入线52三条引线相平行；参照图5，第一信号输入线51、第二信号输入线52、控制信号输入线4、驱动信号输出线6四条引线相平行；参照图6和7，第一信号输入线51、第二信号输入线52两条引线相平行。
参见图4至7可知，第一信号输入线51、第二信号输入线52、控制信号输入线4、驱动信号输出线6中任意两者交叠，因此，上述布线结构能够避免两引线的交叠部分产生交叠电容，同时便于布线。
可选地，为了便于布线，可选地，控制信号输入线4布置成环状结构，如图4所示。
可选地，第一驱动子电路1的第一开关元件11分布在驱动信号输出线6的两侧，如图4、6、7所示。
可选地，第二驱动子电路2的第二开关元件21分布在驱动信号输出线6的两侧；
可选地，各第一开关元件11和各第二开关元件21均位于第一信号输入线51和第二信号输入线52之间，如图4、5所示。
根据具体不同情况，第一开关元件11和第二开关元件21与第一信号输入线51、第二信号输入线52和驱动信号输出线6可采用不同的相对位置关系，进而方便布线、减小可能形成交叠电容的功能层之间的交叠面积。
实施例2：
如图8至9所示，本实施例提供一种栅极驱动电路，包括：
多个上述的驱动单元，其中至少一个驱动单元的第一输出端和第二输出端都与至少一条栅线相连。
例如：可将多上述驱动单元组合起来形成一个完整的栅极驱动电路，该栅极驱动电路中，每个驱动单元对应一条栅线。或者第一驱动子电路连接一条栅线，第二驱动子电路连接另一条栅线。
驱动单元的第一输出端与栅线相连，是指第一开关元件的第一信号输出端与栅线相连，同样的，驱动单元的第二输出端与栅线相连，是指第二开关元件的第二信号输出端与栅线相连。
可选地，栅极驱动电路的每个驱动单元中的驱动控制电路3为一个移位寄存器；所有驱动单元的第一信号输入端连接一个第一信号产生端，所有驱动单元的第二信号输入端连接一个第二信号产生端。
也就是说，可用现有栅极驱动电路(GOA)中的一个或部分驱动单元(移位寄存器)作为驱动控制电路。或者说，可在现有栅极驱动电路的每个输出驱动信号的驱动单元外加上第一驱动子电路和第二驱动子电路，构成本实施例的驱动单元。
示例性的，本实施例的每个驱动单元中的驱动控制电路(例如移位寄存器)包括7个P型晶体管(P型晶体管在高电平下关断，在低电平下导通)，即第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7；以及2个存储电容，以及输出端OUT和输入端IN，当然第一级驱动控制电路的输出端OUT连接单独的控制端，第一电压端VGL用于接收低电平，第二电压端VGH用于接收高电平。
驱动控制电路3的驱动时序如图9所示，图中，第一时钟端CK；第二时钟端CB将驱动控制电路3产生的控制信号输出。
可选地，栅极驱动电路中多个级联的移位寄存器可以替换为驱动芯片(IC)，或者是其他的驱动电路。
可选的，栅极驱动电路的每个驱动单元中的驱动控制电路3为一个移位寄存器，多个移位寄存器相互级联。例如，至少一个驱动控制电路的输出端OUT连接下一级的驱动控制电路的输入端IN。
可选的，栅极驱动电路的每个驱动单元中的驱动控制电路3为一个移位寄存器，其中，每个驱动单元的第一输出端和第二输出端的至少一个输出端连接下一级的驱动控制电路的输入端IN。
实施例3：
本实施例提供一种阵列基板，包括上述任一实施例或其组合的驱动单元。
该整列基板，能够自由地控制栅线的开启和关断时间，进而提升了包括该阵列基板的显示装置的显示质量。
实施例4：
本实施例提供一种显示装置，包括上述任一实施例或其组合的驱动单元。
该显示装置，能够自由地控制栅线的开启和关断时间，进而提升了显示装置的显示质量。
当然，显示装置可为OLED(有机发光二极管)显示装置、液晶显示装置等。当然，显示装置也可为其它任意类型的显示装置。
可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

Claims (22)

1.一种驱动单元，其特征在于，包括：第一驱动子电路、第二驱动子电路和驱动控制电路；
所述第一驱动子电路，包括多个第一开关元件，每个所述第一开关元件的第一控制信号输入端与所述驱动控制电路的控制信号输出端相连，第一信号输入端用于与第一信号产生端相连，第一信号输出端与所述驱动单元的第一输出端连接；
所述第二驱动子电路，包括至少一个第二开关元件，每个所述第二开关元件的第二控制信号输入端与所述驱动控制电路的控制信号输出端相连，第二信号输入端用于与第二信号产生端相连，第二信号输出端与所述驱动单元的第二输出端连接；
所述驱动控制电路，用于在控制信号输出端输出控制信号，以控制第一开关元件和第二开关元件的状态；
其中，所述第一开关元件的数量比第二开关元件的数量至少多1个。
2.根据权利要求1所述的驱动单元，其特征在于，所述第一输出端和所述第二输出端为同一个输出端。
3.根据权利要求1所述的驱动单元，其特征在于，所述第一输出端和所述第二输出端相互间隔设置。
4.根据权利要求1所述的驱动单元，其特征在于，所述控制信号包括第一控制信号和第二控制信号，其中，所述第一控制信号用于使所述第一开关元件开启，且使所述第二开关元件关断；所述第二控制信号用于使所述第二开关元件开启，且使所述第一开关元件关断。
5.根据权利要求1所述的驱动单元，其特征在于，所述第一开关元件和所述第二开关元件均包括晶体管。
6.根据权利要求5所述的驱动单元，其特征在于，所述第一驱动子电路还包括二极管，所述二极管的一电极与所述第一信号产生端相连，另一电极与所述第一输出端相连；
和/或，
所述第二驱动子电路还包括二极管，所述二极管的一电极与所述第二信号产生端相连，另一电极与所述第二输出端相连。
7.根据权利要求5所述的驱动单元，其特征在于，所述第一开关元件为P型薄膜晶体管和N型薄膜晶体管中的一者，所述第二开关元件为另一者。
8.根据权利要求7所述的驱动单元，其特征在于，所述第一开关元件为所述P型薄膜晶体管，所述第二开关元件为所述N型薄膜晶体管；所述P型薄膜晶体管的数量比所述N型薄膜晶体管的数量至少多2个。
9.根据权利要求7所述的驱动单元，其特征在于，薄膜晶体管的有源区包括分别与源极、漏极接触的源极区、漏极区，以及位于源极区和漏极区之间的半导体区，半导体区在从源极指向漏极的方向上的尺寸为有源区的长度，在与所述从源极指向漏极的方向垂直的方向上的尺寸为有源区的宽度；
所述P型薄膜晶体管的有源区的宽长比为所述N型薄膜晶体管的有源区的宽长比的1.2至4倍；
和/或，
所述N型薄膜晶体管的有源区的长度大于所述P型薄膜晶体管的有源区的长度；
和/或，
所述N型薄膜晶体管的有源区宽度小于所述P型薄膜晶体管的有源区宽度；
和/或，
所述P型薄膜晶体管的栅极与有源区交叠的面积大于所述N型薄膜晶体管的栅极与有源区交叠的面积。
10.根据权利要求5所述的驱动单元，其特征在于，
所述晶体管的源极和漏极同层设置，且所述源极和漏极之间设有至少一个导电块，所述导电块与所述源极和漏极同层设置，且各所述导电块、所述源极和漏极相互间隔设置。
11.根据权利要求5所述的驱动单元，其特征在于，所述第一驱动子电路的至少部分所述第一开关元件的有源区相互间隔，和/或，所述第二驱动子电路的至少部分所述第二开关元件的有源区相互间隔。
12.根据权利要求5所述的驱动单元，其特征在于，所有的所述第一开关元件的控制信号输入端和所有的所述第二开关元件的控制信号输入端都通过控制信号输入线与所述控制信号输出端相连；
和/或，
所有的所述第一开关元件的第一信号输入端都通过第一信号输入线和所述第一信号产生端相连；
和/或，
所有的所述第二开关元件的第二信号输入端都通过第二信号输入线和所述第二信号产生端相连；
和/或，
所有第一开关的第一信号输出端和所有第二开关的第二信号输出端都和一条驱动信号输出线相连。
13.根据权利要求12所述的驱动单元，其特征在于，所述驱动信号输出线与所述控制信号输入线位于不同层，且相互交叠；
所述驱动信号输出线至少与所述第一信号输入线、所述第二信号输入线中的一者位于不同层，且相互交叠；
所述驱动信号输出线与所述控制信号输入线的交叠面积大于所述驱动信号输出线与所述第一信号输入线的交叠面积；
和/或，
所述驱动信号输出线与所述控制信号输入线的交叠面积大于所述驱动信号输出线与所述第二信号输入线的交叠面积。
14.根据权利要求12所述的驱动单元，其特征在于，所述第一信号输入线的宽度为D1，所述第二信号输入线的宽度为D2，所述驱动信号输出线的宽度为D3，其中，D1大于2*D2，D2大于2*D3。
15.根据权利要求12所述的驱动单元，其特征在于，所述第一信号输入线与所述驱动信号输出线位于不同层且相互垂直；
和/或，
所述第二信号输入线与所述驱动信号输出线位于不同层且相互垂直。
16.根据权利要求12所述的驱动单元，其特征在于，所述第一信号输入线、所述第二信号输入线、所述控制信号输入线、所述驱动信号输出线中至少两者相互平行。
17.根据权利要求12所述的驱动单元，其特征在于，所述控制信号输入线布置成环状结构；
和/或，
所述第一驱动子电路的所述第一开关元件分布在所述驱动信号输出线的两侧；
和/或，
所述第二驱动子电路的所述第二开关元件分布在所述驱动信号输出线的两侧；
和/或，
各所述第一开关元件和各所述第二开关元件均位于所述第一信号输入线和所述第二信号输入线之间。
18.根据权利要求1所述的驱动单元，其特征在于，所述第二驱动子电路包括至少两个所述第二开关元件。
19.一种栅极驱动电路，其特征在于，包括：
多个权利要求1至18任一所述的驱动单元，其中至少一个所述驱动单元的所述第一输出端和所述第二输出端都与至少一条栅线相连。
20.根据权利要求19所述的栅极驱动电路，其特征在于，所述栅极驱动电路的每个所述驱动单元中的驱动控制电路为一个移位寄存器，多个所述移位寄存器级联；
所有驱动单元的第一信号输入端连接一个第一信号产生端，所有驱动单元的第二信号输入端连接一个第二信号产生端。
21.一种阵列基板，其特征在于，包括权利要求19或20所述的栅极驱动电路。
22.一种显示装置，其特征在于，包括权利要求21所述的阵列基板。
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