JP2004087640A - 半導体装置 - Google Patents
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Abstract
【課題】チャネル方向が＜１００＞軸と平行な、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタＮ１、Ｎ２と、ｐチャネル型電界効果トランジスタＰ１、Ｐ２とを有する半導体装置において、ｎチャネル型、ｐチャネル型電界効果トランジスタのゲート電極を上面より覆う応力制御膜２０９は、応力制御膜２０９が引張膜応力の場合は、ｐチャネル型電界効果トランジスタＰ１、Ｐ２の形成されるアクティブに隣接する浅溝素子分離上で、非設置、あるいは薄膜化する。これにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【選択図】 図１
【解決手段】ｎチャネル型電界効果トランジスタＮ１、Ｎ２と、ｐチャネル型電界効果トランジスタＰ１、Ｐ２とを有する半導体装置において、ｎチャネル型、ｐチャネル型電界効果トランジスタのゲート電極を上面より覆う応力制御膜２０９は、応力制御膜２０９が引張膜応力の場合は、ｐチャネル型電界効果トランジスタＰ１、Ｐ２の形成されるアクティブに隣接する浅溝素子分離上で、非設置、あるいは薄膜化する。これにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ｎチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する半導体装置に係る。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
【０００３】
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００４】
そこで、シリコン結晶をひずませると電子の移動度（有効質量）が変化することを利用して、特開平１１―３４０３３７号公報では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００５】
また、特開平６−２３２１７０号においては、電界効果トランジスタのゲート電極の応力制御によって、ドレイン電流の立ち上がり遅延を制御するという方法が開示されている。
【０００６】
【発明が解決しようとする課題】
近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
【０００７】
しかしながら、特開平１１−３４０３３７号公報のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加など実用化は容易ではない。
【０００８】
また、相補型電界効果トランジスタは、電子をキャリアとするｎチャネル型電界効果トランジスタと、正孔をキャリアとするｐチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、ｎチャネル型、およびｐチャネル型各々の高速化を図ることが好ましい。
【０００９】
また、特開平６−２３２１７０号公報においては、その対象となるトランジスタは、化合物半導体で作られるトランジスタであり、現在、ＬＳＩやＤＲＡＭ等に、主として用いられているシリコン基板上に作られるトランジスタは考慮されておらず、また、その電界効果トランジスタは、ｎチャネル型のみで、応力の制御方向も一軸のみしか考慮されていないなど不十分なものであった。
【００１０】
ところで、一般的に、シリコン基板に形成される電界効果トランジスタのチャネルの方向（ドレイン電流が主として流れる方向）は、＜１１０＞結晶軸と平行な方向に配置される。しかしながら、ｐチャネル型電界効果トランジスタの高速化の観点から、チャネル方向を＜１００＞結晶軸方向とした、相補型電界効果トランジスタの開発も進められている（佐山弘和、井上靖朗：応用物理、第６９巻、第９号、１０９９（２０００））。ｐチャネル型電界効果トランジスタの高速化のメカニズムは、＜１００＞結晶軸の正孔の移動度が、＜１１０＞軸に比べて大きく、また、短チャネル特性が改善されるためとされている。
【００１１】
しかし、結晶軸の違いは、単に、シリコン結晶の（ひずみのない）理想状態の移動度が変わるだけではなく、応力（ひずみ）に対する感受性も変わる可能性がある。つまり、＜１１０＞軸のトランジスタで、引張ひずみで増加したドレイン電流（移動度）が、＜１００＞軸のトランジスタでは、逆に、減少する可能性がある。
【００１２】
したがって、結晶をひずませることにより、高速化を図るという手段は、チャネル方向が＜１００＞軸方向のトランジスタは、一般に、検討されているチャネル方向が＜１１０＞軸方向の電界効果トランジスタとは違う可能性がある。
【００１３】
そこで、本発明の目的は、チャネル方向が＜１００＞軸方向の、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。
【００１４】
【課題を解決するための手段】
本願発明者らは、チャネル方向が＜１００＞軸方向の電界効果トランジスタのドレイン電流の応力依存性を測定し、一般的な＜１１０＞軸方向のトランジスタとは、応力依存性が異なることを明らかにした。
【００１５】
図２は、Ｓｉ（００１）面上に、ドレイン電流が＜１００＞軸に平行に流れるように形成したｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１６】
図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４．３％／１００ＭＰａ、チャネルに直角な応力では約０．８５％／１００ＭＰａ）。
【００１７】
また、ｐチャネル型電界効果トランジスタの場合には、圧縮応力に対してドレイン電流が増加する（チャネルに平行な応力では約０．４１％／１００ＭＰａ、チャネルに直角な応力では約２．２％／１００ＭＰａ）。
【００１８】
一方、図３は、上記の実験と同様な実験をチャネル方向が＜１１０＞方向のトランジスタについて行った結果である。
【００１９】
図３において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４．３％／１００ＭＰａ、チャネルに直角な応力では約１．７％／１００ＭＰａ）。
【００２０】
また、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対してはドレイン電流は増加するが（約３．６％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約６．３％／１００ＭＰａ）。
【００２１】
図２と図３の結果から明らかなように、チャネル方向によりドレイン電流の応力依存性が大きく異なることが分かる。特に、ｐチャネル型電界効果トランジスタで依存性の違いは大きく、＜１１０＞軸に平行なトランジスタと同様な応力制御で、＜１００＞軸に平行なトランジスタを製作すると、逆に、ドレイン電流が減少してしまう可能性があると考えられる。
【００２２】
つまり、チャネル方向が＜１００＞軸方向のトランジスタのドレイン電流を増加させるには、ｎチャネル型電界効果トランジスタには、チャネル面内に平行、直角方向ともに引張応力、ｐチャネル型電界効果トランジスタには、チャネル面内に平行、直角方向ともに圧縮応力を負荷すれば良いことが明らかになった。
【００２３】
なお、弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。このような、シリコン結晶に生じるひずみは、ＴＥＭや、電子線回折や、ラマン分光法などによって測定することも可能である。
【００２４】
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
【００２５】
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長０．１μｍ世代の電界効果トランジスタでは、浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による酸化起因応力などが応力の発生源となる。
【００２６】
図４はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図４において、ゲート長が比較的大きな２μｍ世代のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が０．２５μｍ以下の世代のトランジスタになると、急激に応力は高くなり、０．１μｍ世代では２μｍ世代の約３倍に達する。電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Ｇｍ）の応力依存性についての研究がなされている（Ａｋｅｍｉ Ｈａｍａｄａ、 ｅｔ ａｌ．、 ＩＥＥＥＴｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ． ３８、 Ｎｏ． ４、 ｐｐ．８９５−９００、 １９９１）。
【００２７】
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、０．２５μｍ以前、つまり、０．２５μｍ以上の電界効果トランジスタでは、図４に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。
【００２８】
さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。
【００２９】
よって、本発明はゲート長が０．２５μｍ以下の半導体装置に適応すると実効が得られて好ましい。
【００３０】
図５は、上述の文献（Ａｋｅｍｉ Ｈａｍａｄａ、 ｅｔ ａｌ．、 ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ． ３８、 Ｎｏ． ４、 ｐｐ．８９５−９００、１９９１）の相互コンダクタンスＧｍの応力依存性の実験結果（ゲート長：２μｍ）と、本願発明者らのＧｍの応力依存性の実験結果（ゲート長：０．２μｍ）を比較して示すグラフである。
【００３１】
なお、図５における比較は、チャネルが＜１１０＞結晶軸に平行なｎチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が２μｍの世代のトランジスタに対して、ゲート長０．２μｍ世代のトランジスタは、応力に対するＧｍの依存性が約４倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
【００３２】
また、応力解析によれば、電界効果トランジスタのＳｉ基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな０．１μｍ世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、０．１μｍ世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
【００３３】
そこで、本願発明者らは、ゲート長が０．０８μｍの電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。感度解析に用いた構造の標準寸法（厚さ）を以下の通りである。ゲート長８０ｎｍ、ゲート高さ１５０ｎｍ、ゲート電極を上面から内包する膜の膜厚５０ｎｍ、サイドウォール膜厚（シリコン基板に接する部分）５０ｎｍ、シリサイド膜厚３０ｎｍ、ＳＴＩ溝幅５μｍ、ＳＴＩ溝深さ３５０ｎｍ、ゲート電極からＳＴＩまでの距離０．６２μｍ、である。なお、本明細書においては、窒化珪素はＳｉＮ、酸化シリコンはＳｉＯ２として示す。
その結果、本願発明者らは、ゲート電極を上面から内包する膜（解析ではＳｉＮ膜を仮定）の応力と、浅溝素子分離の応力が、チャネル部分の応力に影響が大きいことを明らかにした。（図６、７）
本発明により、例えば、チャネル部分の応力を圧縮応力側にするには、ゲート電極を覆う圧縮の真性応力となるＳｉＮ膜のトランジスタを覆う面積の増加、あるいはＳＴＩ溝幅を狭くすることによって、達成することができることを明らかにした。
【００３４】
上記事項に鑑み、次のような状態を構成することが好ましい。
シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは＜１００＞結晶軸に等価な方向と、平行であり、
上記ｎチャネル型電界効果トランジスタのチャネル部の残留応力（残留ひずみ）は、上記ｐチャネル型電界効果トランジスタのチャネル部の残留応力（残留ひずみ）より、引張応力側に大である。
【００３５】
または、シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは＜１００＞結晶軸に等価な方向と、平行であり、
上記ｎチャネル型電界効果トランジスタのチャネル部の残留応力（残留ひずみ）は引張応力（引張ひずみ）であり、上記ｐチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力（残留ひずみ）は圧縮応力（圧縮ひずみ）である。
【００３６】
これにより、ｎチャネル型、ｐチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を実現することができる。
【００３７】
また、本発明の半導体装置は、欠陥等を抑制した信頼性の高い半導体装置を実現することができる。
【００３８】
なお、＜１００＞結晶軸に等価な軸とは、例えば、＜０１０＞軸、＜００１＞軸、＜−１，０，０＞軸、＜０，−１，０＞軸などのことである。
【００３９】
上記の何れかの形態をとる為に具体的には、以下の構成をとることが好ましい。
（１）半導体基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置であって、前記トランジスタは、ゲート電極とそれに対応するソース及びドレインを備え、前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、前記ｐチャネル型電界効果トランジスタのチャネル部分の結晶のひずみは、前記ｎチャネル型電界効果トランジスタのチャネル部分の結晶のひずみより、大きい圧縮ひずみが形成されることを特徴とする半導体装置である。
なお、例えば、具体的には、前記ｐチャネル型電界効果トランジスタのチャネル部分のゲート絶縁膜に平行な面における，前記ソースとドレインを結ぶ方向に直角な方向の結晶ひずみは，前記ｎチャネル型電界効果トランジスタのチャネル部分のそれよりも，大きな圧縮ひずみを形成することを特徴とする半導体装置である。より好ましくは、前記に加えて、前記前記ソースとドレインを結ぶ方向に平行な方向の結晶ひずみは，前記ｎチャネル型電界効果トランジスタのチャネル部分のそれよりも，大きな圧縮ひずみを形成することを特徴とする半導体装置である。
或いは、前記ソースとドレインを結ぶ方向に直角な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に直角な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分より大きな圧縮ひずみを形成すると言うこともできる。より好ましくは、前記ソースとドレインを結ぶ方向に平行な方向においても同様に大きな圧縮ひずみを形成する。
これらにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。なお、前記半導体装置において、上記絶縁膜は窒化珪素を主成分としても良い。
【００４０】
（２）なお、前記（１）は、ｎチャネル型電界効果トランジスタのチャネル部分の結晶のひずみは、前記ｐチャネル型電界効果トランジスタのチャネル部分の結晶のひずみより、大きい引張りひずみが形成されることを特徴とする半導体装置であるということもできる。
ここで、軸に沿った方向とは、軸に平行であることが好ましい。但し、これに限るものではなく、少なくとも軸と４５°の方向（例えば＜１１０＞或いはその等価方向）よりも前記＜１００＞軸・等価な軸方向のほうが近くなるように配置されていることを要するものである。更には、製造誤差その他の原因によって、前述のように厳密に平行でなくとも、それに±５°程度の範囲で配置していることがより好ましい。
なお、例えば、前記ｎチャネル型電界効果トランジスタのチャネル部分のゲート絶縁膜に平行な面における，前記ソースとドレインを結ぶ方向に直角な方向及び平行な方向の結晶ひずみは，前記ｐチャネル型電界効果トランジスタのチャネル部分よりも，大きな引張ひずみを形成することを特徴とする半導体装置である。
或いは、前記ソースとドレインを結ぶ方向に直角な方向及び平行な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に直角な方向及び平行な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分より大きな引張りひずみを形成するということもできる。
【００４１】
（３）半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される半導体基板より抵抗の高い絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、前記絶縁膜は引張応力を有し、前記ｐチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜は、前記ｎチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜より薄い絶縁膜が形成されることを有することを特徴とする半導体装置である。
【００４２】
（４）なお、前記絶縁膜より上に上端を有する層間絶縁膜と、層間絶縁膜の上に配線層を備える。
【００４３】
（５）前記（３）は、言替えれば、前記ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｎチャネル型電界効果トランジスタと、前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４４】
（６）また、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｎチャネル型電界効果トランジスタと、前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４５】
（７）前記（３）と異なり、前記絶縁膜が圧縮応力を有する場合は、前記ｎチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜は、前記ｐチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜より薄い絶縁膜が形成されることを有することを特徴とする半導体装置である。
【００４６】
前記トランジスタの周囲とは例えば、当該トランジスタとその周囲に位置するトランジスタとの間の領域であることができる。トランジスタが群として配置されている場合はトランジスタ群の周囲が前記周囲に相当することができる。
【００４７】
（８）前記（７）は、言替えれば、前記ｎチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｐチャネル型電界効果トランジスタと、前記第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４８】
（９）また、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成され、ｎチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｐチャネル型電界効果トランジスタと、前記第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４９】
（１０）半導体基板と、前記半導体基板上に形成された、素子分離領域を介して形成されたゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、前記ｐチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭いことを特徴とする半導体装置である。
これにより、前記の全体としての向上効果に加えて、マスクパターンを調整すれば良いので容易に効果的に上記効果を達成できる。
【００５０】
（１１）また、（１０）において、前記ｐチャネル型電界効果トランジスタが形成された領域に隣接し、前記ソースとドレインとを結ぶ方向に平行方向及び垂直方向に位置する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタが形成された領域に隣接し、前記ソースとドレインとを結ぶ方向に平行方向及び垂直方向に位置する素子分離領域の溝幅より狭くなるよう形成されている。
【００５１】
（１２）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さいことを特徴とする半導体装置である。
【００５２】
（１３）（１）から（１１）において、上記絶縁膜は窒化珪素を主成分とすることを特徴とする半導体装置である。
【００５３】
（１４）半導体基板にゲート電極と前記ゲート電極に対応するソース及びドレインを備えたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程と、前記電界効果トランジスタを被うように応力制御膜を堆積する工程と、前記応力制御膜の上にマスクを堆積してパターンニングする工程と、前記応力制御膜をエッチングする工程と、を有し、前記応力制御膜を堆積後に層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に前記トランジスタと電気的に連絡する配線層を形成する工程と、を備え、前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、前記応力制御膜に引張り或いは圧縮ひずみを残留させ、前記ソースとドレインを結ぶ方向に垂直な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に垂直な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分より大きな圧縮ひずみを有するよう形成することを特徴とする半導体装置の製造方法である。
【００５４】
（１５）前記（１４）において、前記エッチング工程によって、コンタクトプラグを形成する領域に前記応力制御膜を除去すると共に、前記ｐチャネル型電界効果トランジスタの周囲に前記ｎチャネル型電界効果トランジスタの周囲より薄くするか或いは除去することを特徴とする半導体装置の製造方法である。
【００５５】
（１６）半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタを備えた複数の回路を有し、第一の回路は第一のトランジスタは第一の回路を備え、第二の回路は第二のトランジスタを備え、前記第一の回路の前記第一のトランジスタを構成するソースと対応するドレインとを結ぶ方向は、前記基板の＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、前記第二の回路の前記第二のトランジスタを構成するソースと対応するドレインとを結ぶ方向は、前記基板の＜１１０＞結晶軸、若しくは、＜１１０＞結晶軸と等価な軸に沿った方向に形成される、ことを特徴とする半導体装置である。
【００５６】
なお、前記（１６）は、前記第一の回路は、メモリ回路であり、前記第二の回路は低電圧回路のような周辺回路である。例えばメモリ回路はＳＲＡＭ等であることができる。
【００５７】
このようにすることにより、高速性と回路レイアウト性及び製造性に優れたチップを形成することができる。
【００５８】
また、高速動作するメモリを＜１００＞軸或いはその等価軸方向に形成し、高速性のそれ程要求されない定電圧回路を＜１１０＞軸或いはその等価軸方向に形成し、これらの回路を搭載した半導体基板を＜１１０＞軸方向或いはその等価軸方向に沿ってダイシングすることが好ましい。
【００５９】
なお、公知例を調査したところチャネル部に応力を課すために、以下の関連技術が抽出されたが、何れも本願発明の構成を奏するものは見出せなかった。
例えば、特開６０−５２０５２号公報には、チャネル部の下地の層をｐチャネル部の下にスピネル層、ｎチャネル部の下にＳｉＯ２層を配置に作り分けること、特開平７−３２１２２号公報、特開平１０−９２９４７号公報、特開平２０００−２４３８５４号公報、特開平２０００−１６０５９９号公報には、ｐチャネルを下地にＳｉ層を配置したＳｉＧｅ層とし、ｎチャネルを下地にＳｉＧｅ層を配置したＳｉ層とするように、作り分けることが開示されているが、下地領域（チャネル部の電子あるいは正孔、が流れる領域より下の領域（例えば、ゲート絶縁膜との界面から約５ｎｍ以上、ゲート絶縁膜とは反対方向に離れた領域））に層を挿入するので、チャネルと下地の界面や端部に欠陥が生じると、リーク電流等の電気特性に影響を及ぼす恐れがある。また、特開２０００―３６５６７号公報、特開平２０００−３６６０５号公報に、特開平２００１−２４４６８号公報には、ＰＭＯＳ部のトランジスタに隣接する素子分離部をＬＯＣＯＳとし、その酸化量をコントロールして応力を加えることが開示されているが、ＬＯＣＯＳで素子分離しているため高集積化に効果的に対応することが困難であり、ＳＴＩと作り分けるための工程が増加し、製造コストの大幅アップになる恐れがある。
【００６０】
【発明の実施の形態】
以下、本発明の第１実施例を図１、２、６、８、９と、図１０から１２、および図２４を用いて説明する。
【００６１】
図１は、本発明の第１実施例の半導体装置の平面レイアウトの模式図（図１は図９の一部分（Ｘで示した枠内近傍）を拡大した模式図）、図２は、チャネル方向が＜１００＞軸方向の電界効果トランジスタのドレイン電流の応力依存性を示す図、図６は、ゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分応力（ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果を示す図、図８は本実施例を適用した２ＮＡＮＤ回路図、図９は本実施例の半導体装置の平面レイアウトの模式図、図１０は、図１の平面レイアウトのＡからＤまでの断面構造を示した模式図である。図１１は、本発明の他の実施形態である、応力制御膜が圧縮応力の場合の、半導体装置の平面レイアウトの模式図（図１１は図１２の一部分（Ｘで示した枠内近傍）を拡大した模式図）、図２４は、ゲート電極を上面より内包するＳｉＮ膜の膜厚が、チャネル部分応力（ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果を示す図である。
【００６２】
本発明の第１実施例の半導体装置は、半導体基板上にフィールド領域（素子分離領域）に囲まれた複数のアクティブ領域（素子形成領域）を有し、アクティブ領域にはトランジスタが形成される。また、トランジスタは、半導体基板であるシリコン基板の（１００）面若しくは（１００）面に等価な面に形成される。
【００６３】
チャネル方向が＜１００＞結晶軸に平行な２つのｐチャネル型電界効果トランジスタＰ１、Ｐ２と、２つのｎチャネル型電界効果トランジスタＮ１、Ｎ２からなる２ＮＡＮＤ回路である。これらのトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２は、それぞれ、図８に示すトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２に対応する。
【００６４】
１つの２ＮＡＮＤ回路は、図１において、ゲート電極ＦＧを共有するｐチャネル型電界効果トランジスタＰ１とｎチャネル型電界効果トランジスタＮ２、そして同様にＰ２とＮ１と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグＣＯＮＴ、や配線ＭＬによって構成される。ここで、前記ｐチャネル型電界効果トランジスタＰ１、Ｐ２は一つのアクティブＡＣＴ１上に、ｎチャネル型電界効果トランジスタＮ１、Ｎ２は一つのアクティブＡＣＴ２上に形成される。
【００６５】
本実施例の半導体装置は、２ＮＡＮＤ回路を複数個、連続して並べた繰り返しパターンである。すなわち、図９に示すように、ｐチャネル型電界効果トランジスタＰ１、Ｐ２と、ｎチャネル型電界効果トランジスタＮ１、Ｎ２を複数個、繰り返し並べた、ｎチャネル型電界効果トランジスタが連続した領域ＮＭと、ｐチャネル型電界効果トランジスタが連続した領域ＰＭにより構成される。
【００６６】
ここで、本実施例においては、応力制御膜２０９が、引張応力の膜応力であり、ｎチャネル型、およびｐチャネル型電界効果トランジスタの形成部分、それぞれに、図１に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち、ｐチャネル型電界効果トランジスタのアクティブ領域を囲むフィールド領域上で、膜形成されていないことを特徴としている。（応力制御膜２０９は、図１に示すトランジスタ回路において、ｐチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、すなわち、ｎチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。）
これを巨視的に見ると、図９のように、ｐチャネル型電界効果トランジスタが多数形成される領域ＰＭにおいて、応力制御膜２０９にはスリット（膜が不連続となっている部分）が形成されている。
図１の平面レイアウト図における断面構造Ａ〜Ｄについての模式図を図１０に示す。本実施例の半導体装置は、シリコン基板２０１の主面に形成した、ｎチャネル型電界効果トランジスタ２１０と、ｐチャネル型電界効果トランジスタ２３０と、それらのトランジスタの上面に形成された応力制御膜２０９で構成される。
【００６７】
ｎチャネル型電界効果トランジスタは、ｐ型ウェル２１１に形成されたｎ型のソース・ドレイン（２１２、２１３）と、ゲート絶縁膜２１４、ゲート電極２１５で構成され、ゲート電極２１５の上面、およびソース・ドレイン（２１２、２１３）の上面には、シリサイド２１７、２１８が形成される。なお、ｎ型ソース・ドレインとは、ゲート電極２１５を挟んで対向する２１２、２１３で示された、ソース領域、もしくはドレイン領域のことである。ソースとドレインの違いは、電流がどちらからどちらへ流すかという違いであり、基本的な構造上の違いはないので、本明細書では、ソース・ドレイン（２１２、２１３）として、表記する。次に説明するｐチャネル型電界効果トランジスタ、および、それ以降についても同様である。
【００６８】
なお、チャネル部分とは、ドレイン電流が流れる領域であり、図としてはゲート絶縁膜の下に位置する半導体基板の表面附近の領域である。例えば、基板表面から１００ｎｍより浅い領域が該当する。
【００６９】
また、ｐチャネル型電界効果トランジスタは、ｎ型ウェル２３１に形成されたｐ型ソース・ドレイン（２３２、２３３）と、ゲート絶縁膜２３４、ゲート電極２３５で構成され、ゲート電極２３５の上面、およびソース・ドレイン（２３２、２３３）の上面には、シリサイド２３７、２３８が形成される。また、ゲート絶縁膜２１４、２３４とゲート電極２１５、２３５、シリサイド２１７、２１８、２３７、２３８の側壁には窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ２）からなるサイドウォール２１６、２３６が形成される。これらのトランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２０２によって、他のトランジスタとの絶縁がなされる。
【００７０】
ゲート酸化膜２１４、２３４は、例えば、シリコン酸化膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。
【００７１】
なお、チャネル部分のソース・ドレインを結ぶ方向が半導体基板の＜１００＞軸方向に配置されている場合、例えば、ソース・ドレインに挟まれたゲート電極の長手方向は、半導体基板の＜０１０＞軸方向或いはその等価軸方向に沿って形成されるようにすることができる。
【００７２】
また、ゲート電極２１５、２３５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【００７３】
ｎチャネル型、ｐチャネル型電界効果トランジスタの上面には、応力制御膜２０９が形成され、さらにその上面には、例えば、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、あるいはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜２０３、２２０と、コンタクトプラグ２０７により電気的な接続がされた配線２２３が形成される。
【００７４】
ここで、本実施例においては、応力制御膜２０９の膜応力は、引張応力であること特徴とし、主として窒化珪素（ＳｉＮ）からなり、化学気相成長法、あるいはスパッタ法によって形成される。
【００７５】
そして、応力制御膜２０９は、ｐチャネル型電界効果トランジスタのソース・ドレインを横切る断面（図１のＡ−Ｂ断面、図１０（ａ））では、浅溝素子分離上において不連続に形成される。例えば浅溝素子分離２０２ａを挟んで隣接する２つのトランジスタ上に形成される応力制御膜は、浅溝素子分離２０２ａ上で応力制御膜が不連続となる。一方、ｎチャネル型電界効果トランジスタを横切る断面（図１のＣ−Ｄ断面、図１０（ｃ））においては、隣接するトランジスタ上に形成された応力制御膜は連続となる。すなわち、浅溝素子分離上、例えば、２０２ｄ、２０２ｅ上で応力制御膜は連続である。
【００７６】
また、図１のＢ−Ｃ断面に示すように、浅溝素子分離を介して、ｎチャネル型と、ｐチャネル型を横切る断面では、応力制御膜２０９は不連続となるが、ｎチャネル型側の方が、フィールド領域上に掛かる部分が大きくなる。
【００７７】
なお、応力制御膜が不連続となる部分は、必ずしも完全に膜がない状態である必要はない。少なくともそれ以外の部分よりも薄い膜にする。若干、薄い膜が形成されていても構わない。より好ましくは、ｎチャネル型電界効果トランジスタのソース・ドレイン上に形成される膜厚に対して、２０％以上、薄膜化されているのが望ましい。具体的には、ｎチャネル型電界効果トランジスタのソース・ドレイン上での膜厚は５０ｎｍより大きく、より好ましくは８０ｎｍ以上であり、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド上での膜厚は５０ｎｍ以下であるのが望ましい。
なお、本実施例に示した２ＮＡＮＤ回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、入出力バッファ回路であっても構わない。また、応力制御膜以外の構造や材料、製造方法については、本実施例以外であっても構わない。
【００７８】
以下、本実施例の作用効果について説明する。
【００７９】
ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、トランジスタ構造因子がチャネル部分の応力に与える影響を明らかにし、チャネル方向が＜１００＞軸方向となるトランジスタのドレイン電流を向上させる方法を見出した。
【００８０】
図２は、チャネル方向が＜１００＞軸方向の電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図２より、ｎチャネル型電界効果トランジスタでは、チャネルに平行、直角方向とも引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、チャネルに平行、直角方向とも圧縮応力によってドレイン電流が増加することが分かる。
【００８１】
図６は、ゲート長０．０８μｍの電界効果トランジスタ構造において、ゲート電極上面を覆うＳｉＮの膜応力が、ドレイン電流が流れる部分（チャネル）の応力（ドレイン電流に平行方向でチャネル面内の応力）に与える影響を有限要素法により応力解析した結果を示すグラフである。この結果から、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなった。
【００８２】
これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力（膜の収縮）が、チャネル部分の応力を引張側にシフトさせるためである。
【００８３】
実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、二軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力であるゲート電極上面を覆う膜（応力制御膜）を、トランジスタ上面、および周辺全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。ここで、この応力制御膜の一部をエッチングして、トランジスタを覆う面積を小さくすれば、力の発生源が小さくなるので、トランジスタのチャネル部分に発生する引張応力は、チャネルに平行、直角方向ともに緩和する。
【００８４】
そこで、図２に示したドレイン電流の応力依存性の結果を考慮して、応力制御膜の平面レイアウトを適正化すると次のようになる。すなわち、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、ゲート電極を内包する膜の膜応力が引張応力である場合には、ｎチャネル型電界効果トランジスタ側については、該膜が周辺領域まで広く覆うようにする。これにより、ｎチャネル型電界効果トランジスタのチャネル部分には、チャネルに平行、直角方向とも、強い引張応力を与えることができるので、ドレイン電流を増加させることができる。
【００８５】
一方、ｐチャネル型電界効果トランジスタ側については、ｎチャネル型電界効果トランジスタ側より小さい領域を被うようにする。このように膜が必要最小限の領域を覆うようにすることにより、引張応力を緩和することができるので（圧縮側に応力をシフトすることができるので）、ｐチャネル型についてもドレイン電流の増加が期待できる。
【００８６】
よって、以上のような構成にすることにより、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【００８７】
逆に、ゲート電極を内包する膜の膜応力が圧縮応力である場合には、ｎチャネル型電界効果トランジスタ側については、ｐチャネル型電界効果トランジスタ側より小さい領域を被うようにして、好ましくは該膜が必要最小限の領域を覆うようにし、ｐチャネル型電界効果トランジスタ側については、該膜が周辺領域まで広く覆うようにすれば良い。（図１１、１２）
本発明の第１実施例の半導体装置は、図１に示すように、回路全面に被覆した引張膜応力の応力制御膜から、ｐチャネル型電界効果トランジスタの素子分離領域で囲まれたアクティブに対応するフィールド上の応力制御膜を辞去する。これにより、ｐチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、ｎチャネル型電界効果トランジスタのチャネルに平行、直角方向については、引張応力を作用させることができる。
【００８８】
したがって、ｎチャネル型、ｐチャネル型電界効果トランジスタともに、チャネル面内の２軸方向の応力制御がなされるので、ｎチャネル型、ｐチャネル型ともにドレイン電流が増加できるという効果が得られる。
【００８９】
また、本実施例によれば、応力制御膜は、ｎチャネル型電界効果トランジスタ、およびｐチャネル型電界効果トランジスタともに、コンタクトホールが形成される領域までは残されることが好ましい。これにより、応力制御膜２０９を窒化珪素（ＳｉＮ）とした場合、層間絶縁膜の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜にコンタクトホールを開ける時のエッチストッパとしても、応力制御膜を利用することが出来るという効果が得られる。
【００９０】
また、本実施例に述べた応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。すなわち、応力制御膜２０９を、一様に成膜した後、自己整合コンタクト孔形成プロセスと同時に、応力制御膜加工プロセス（浅溝素子分離２０２ｃや２０２ｂ上の応力制御膜の除去）を行うことができる。その後の加工は、従来の自己整合コンタクトを行うプロセスを続ければ良い。このように、本実施例によれば、従来のプロセスを、マスクレイアウトを変更するだけで、使用することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【００９１】
なお、ｐチャネル型電界効果トランジスタのチャネルに平行方向に与える引張応力はできるだけ小さい方が良い。つまり、ｐチャネル型電界効果トランジスタ側の応力制御膜はコンタクトホール形成領域、すなわち、自己整合コンタクトとして利用する部分に形成され、その周囲の素子が形成されていない領域に非形成にするのが望ましい。
【００９２】
なお、応力制御膜が除去されたスリットの部分は、必ずしも完全に膜がない状態である必要はない。若干、薄い膜が形成されていても構わない。図２４に、ゲート長０．０８μｍのトランジスタにおけるチャネル部分の応力に与える構造因子の影響について、図６に示した解析と同様に、応力制御膜（材料としては、真性応力が引張応力であるＳｉＮを仮定。）の膜厚について、感度解析した結果を示す。引張応力の応力制御膜によって、引張応力側にシフトしたチャネル部分の応力は、応力制御膜の膜厚が５０ｎｍより薄くなると、急激に応力制御膜の効果が小さくなることが明らかになった。ソース・ドレイン上からフィールド領域上に伸びる応力制御膜の影響が小さくなる（応力発生源が小さくなる）ことが、原因の一つと考えられる。
【００９３】
したがって、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド上における応力制御膜の薄膜化は、ｎチャネル型電界効果トランジスタのソース・ドレイン上における膜厚よりも、２０％以上、薄膜化するのが望ましく、より好ましくは、ｎチャネル型電界効果トランジスタのソース・ドレイン上での膜厚は５０ｎｍより大きく、さらに好ましくは８０ｎｍ以上であり、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド上での膜厚は５０ｎｍ以下であるのが望ましい。
【００９４】
なお、上記の膜厚の比較は、例えば、本実施例のように、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが対になって用いられるＮＡＮＤ回路に形成される膜で比較することが好ましい。
【００９５】
なお、本実施例に示した図６、２４の感度解析に用いた構造の標準寸法（厚さ）を以下に示す。ゲート長８０ｎｍ、ゲート高さ１５０ｎｍ、サイドウォール膜厚（シリコン基板に接する部分）５０ｎｍ、シリサイド膜厚３０ｎｍ、ＳＴＩ溝幅５μｍ、ＳＴＩ溝深さ３５０ｎｍ、ゲート電極からＳＴＩまでの距離０．６２μｍ、である。これらの寸法は、半導体装置の高性能化に伴い微細化するので、本発明の適用形態としては、本寸法に限られるものではない。
【００９６】
なお、シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に、平行であり、上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さい。
【００９７】
例えば、ｎチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔は、ｐチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔より広くなっている。上記の各試料は、ソース・ドレインを横切るような方向に沿って形成した試料を用いることが好ましい。
【００９８】
次に、本発明の第２実施例を図１０（ａ）と、図１３から図１７を用いて説明する。本実施例は、第１実施例の製造方法を、第１実施例の代表的な断面構造である図１０（ａ）を用いて説明したものである。
【００９９】
本実施例の製造方法は以下の通りである。
（１）シリコン基板２０１上に電界効果トランジスタ２３０、シリサイド２１８、２１７等を形成し、応力制御膜２０９を上面全面に形成する。（図１３）
（２）応力制御膜２０９の上面に、応力制御膜２０９を加工するマスク２０４を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ２０７形成のための加工の両方を兼ねるようにする。（図１４）
（３）応力制御膜２０９をエッチングにより、加工する。（図１５）
（４）層間絶縁膜２０３を形成し、コンタクトプラグ２０７の形成部分のみに孔を開ける。（図１６）
（５）コンタクトプラグ２０７を形成する。（図１７）
（６）上層の配線２２３、層間絶縁膜２２０等を形成する。（図１０（ａ））
本実施例によれば、応力制御膜２０９の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。
【０１００】
なお、本実施例に示した製造方法は、第１実施例を製造する方法の一例に過ぎない。第１実施例の製造方法は、本実施例以外であっても構わない。
【０１０１】
次に、本発明の第３実施例を図４および、図１８から図２１を用いて説明する。図４はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフ、図１８は本発明の第３実施例である半導体装置の平面レイアウトを示す模式図、図１９（ａ）は本発明の半導体装置の断面の模式図（図１８のＡ−Ｂ線に沿った断面）、図１９（ｂ）は本発明の半導体装置の断面の模式図（図１８のＢ−Ｃ線に沿った断面）、図２０は従来の半導体装置の平面レイアウトを示す模式図、図２１（ａ）は従来の半導体装置の断面の模式図（図２０のＡ−Ｂ線に沿った断面）、図２１（ｂ）は本発明の半導体装置の断面の模式図（図２０のＢ−Ｃ線に沿った断面）である。
【０１０２】
本実施例の、第１実施例との違いは、第１実施例においてはチャネル部分の応力制御を応力制御膜の形状によって行ったのに対し、本実施例では、ＳＴＩの溝幅によって行っているという点である。
【０１０３】
本実施例の半導体装置は、図１８に示すように、チャネル方向が＜１００＞軸に平行な複数のｐチャネル型電界効果トランジスタがアクティブＡＣＴ上に、ＳＴＩを介して、互いに隣接するように配置された回路である。
【０１０４】
図１８の平面レイアウトにおける断面構造Ａ〜Ｃについての模式図を図１９に示す。本実施例の半導体装置は、シリコン基板２０１の主面に形成した、複数のｐチャネル型電界効果トランジスタ２３０と、それらのトランジスタを分離する浅溝素子分離（ＳＴＩ）２０２で構成される。
【０１０５】
ｐチャネル型電界効果トランジスタは、ｎ型ウェル２３１に形成されたｐ型ソース・ドレイン（２３２、２３３）と、ゲート絶縁膜２３４、ゲート電極２３５で構成され、ゲート電極２３５の上面、およびソース・ドレイン（２３２、２３３）の上面には、シリサイド２３７、２３８が形成される。また、ゲート絶縁膜２３４とゲート電極２３５、シリサイド２３７、２３８の側壁にはサイドウォール２３６が形成される。これらのトランジスタは、浅溝素子分離２０２によって、他のトランジスタとの絶縁がなされる。各材料、成膜方法、及び構造寸法は第１実施例に述べたものを用いても良い。
【０１０６】
ここで、前記ｐチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭くなるよう形成する。
【０１０７】
一例としては、ｐチャネル型トランジスタのアクティブに隣接するＳＴＩの溝幅が可能な限り狭いくすることが好ましい。具体的には、０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法であることが望ましい。
【０１０８】
以下、本実施例の半導体装置の作用効果について説明する。
【０１０９】
初めに図２０、図２１を用いて、比較例の平面レイアウトの一例について説明する。該平面レイアウトは相補型電界効果トランジスタで構成される半導体装置の一部分に用いられる、複数のｐチャネル型電界効果トランジスタ２３０で構成される回路レイアウトを示したものである。チャネル方向は＜１００＞軸方向である。複数のｐチャネル型電界効果トランジスタ２３０が、ソース・ドレイン（２３２、２３３）領域を共有するように、ＳＴＩ（２０２ｌ、２０２ｍ、２０２ｎ）を介して複数本配置されたアクティブＡＣＴ上に形成される。このｐチャネル型電界効果トランジスタの平面レイアウトはＰＬＬの発振機等の相補型電界効果トランジスタを用いた半導体装置に多用されている。
【０１１０】
前述したように、ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上が課題となっている。そこで本願発明者らは、前出の知見をもとに、応力（ひずみ）を用いてドレイン電流を向上させる平面レイアウトを考案した。
【０１１１】
相補型電界効果トランジスタを形成するのに用いられる浅溝素子分離（ＳＴＩ）は、トランジスタ等の素子を電気的に分離するために、必須なものであるが、ＳＴＩは溝内が酸化されることにより体積膨張が発生するために、隣接するアクティブに強い圧縮応力を発生させる材料でもある。
【０１１２】
図２０に示した比較例の平面レイアウトでは、チャネルに直角方向のＳＴＩ（２０２ｌ、２０２ｍ、２０２ｎ）の溝幅が応力の観点から十分に制御されておらず、また、チャネルに平行方向については、シリサイド２３８の結晶化に伴う引張応力が発生しているため、ｐチャネル型電界効果トランジスタのドレイン電流を低下させる要因となっていた。
【０１１３】
そこで、本願発明者らは、ＳＴＩの応力を利用して、チャネル部分に応力を負荷し、ドレイン電流を向上させることを検討した。前述のようにＳＴＩの応力は、シリコン基板に形成された浅く狭い溝内が酸化されることによる体積膨張に起因するものである。溝幅が狭くなると、体積膨張に対する拘束が大きくなるため、隣接するアクティブに発生する圧縮応力は大きくなる。図４に示したゲート長各世代におけるチャネル部分の応力の変化を示したグラフにおいて、設計ルールの微細化が進むと応力が増加したのは、ＳＴＩの溝が狭くなったことによる酸化起因応力の増加による寄与が大きい。特に０．２５μｍ以下において応力の増加が大きくなる。
【０１１４】
本実施例の半導体装置は、ｐチャネル型電界効果トランジスタに隣接するＳＴＩ（２０２ｌ、２０２ｍ、２０２ｎ）の溝幅（ＳＴＩを介して隣接する隣のアクティブまでの距離）を、チャネルに平行、直角方向ともに、可能な限り狭くすることが好ましい。具体的には、０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法であることが望ましい。
【０１１５】
その結果、チャネル部分に、チャネルに直角、並行方向ともに、圧縮応力を与えることができるので、ドレイン電流を増加することができるという効果が得られる。
【０１１６】
また、この第３実施例によれば、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
【０１１７】
なお、本実施例は、本発明の形態の一つとして示したものである。本発明は、ｐチャネル型電界効果トランジスタに隣接するＳＴＩの溝幅が、可能な限り狭く、具体的には０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法であることを特徴としているのであって、従来例に示したＰＬＬに限定しているものではない。
【０１１８】
また、本実施例は、ＳＴＩの溝幅を適正化するものである。ゲート電極、その他の構造については、本実施例以外であってもよい。
【０１１９】
次に、本発明の第４実施例を図２２及び図２３を用いて説明する。図２２は本発明の第４実施例である半導体装置の平面レイアウトを示す模式図、図２３（ａ）は本発明の半導体装置の断面の模式図（図２２のＡ−Ｂ線に沿った断面）、図２３（ｂ）は本発明の半導体装置の断面の模式図（図２２のＢ−Ｃ線に沿った断面）である。
【０１２０】
本実施例の、第１実施例との違いは、第１実施例においてはチャネル部分の応力制御を応力制御膜の形状によって行っていたのに対し、本実施例では、ＳＴＩの溝幅によって行っているという点であり、第３実施例との違いは、トランジスタに隣接するＳＴＩの溝幅の制御を、トランジスタを形成しないアクティブ（以下、ダミーアクティブ）で行っているという点である。
【０１２１】
本実施例の半導体装置は、図２２に示すように、チャネル方向が＜１００＞軸方向であるｐチャネル型電界効果トランジスタにより構成される回路において、ｐチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭くなるよう形成する。
【０１２２】
例えば、好ましくは、トランジスタの形成されるアクティブＡＣＴに隣接するＳＴＩの溝幅が、可能な限り狭く、具体的には、０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法になるように、他のトランジスタあるいは、ダミーアクティブＡＣＴ−ＤＭが形成される。
【０１２３】
なお、ダミーアクティブＡＣＴ−ＤＭの形状は、トランジスタの形成されるアクティブＡＣＴと同様な形状である必要はない。例えば、ダミーアクティブ間のＳＴＩ（２０２ｉ）は形成されなくても良い。
【０１２４】
以下、本実施例の半導体装置の作用効果について説明する。
【０１２５】
第３実施例のように、ｐチャネル型電界効果トランジスタが、チャネルに平行、直角方向ともに形成されている時には、隣接するＳＴＩの溝幅を狭めるようにするために、互いの配置を変更することにより、ドレイン電流を増加させることができる。
【０１２６】
しかし、回路の端部や、他の電気回路との位置関係の都合により、隣接する位置にｐチャネル型電界効果トランジスタが形成されていない場合、第３実施例の適用は、難しい面もある。
【０１２７】
そこで、本実施例のように、トランジスタの形成されないアクティブＡＣＴ−ＤＭを形成することにより、ｐチャネル型電界効果トランジスタに隣接するＳＴＩの溝幅を、狭めることができる。
【０１２８】
これにより、回路の端部のｐチャネル型電界効果トランジスタについても、チャネルに平行、直角方向ともに、圧縮応力を負荷することができるので、第３実施例同様、ドレイン電流を増加することが出来るという効果が得られる。
【０１２９】
また、本実施例によれば、第３実施例と同様に、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
【０１３０】
【発明の効果】
本発明によれば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置の平面模式図（図９の部分拡大図）である。
【図２】チャネル方向が＜１００＞軸に平行な、ｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【図３】チャネル方向が＜１１０＞軸に平行な、ｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【図４】ゲート長各世代のチャネル部分の応力を解析した結果を示すグラフである。
【図５】電界効果トランジスタの世代による相互コンダクタンス（Ｇｍ）の応力に対する依存性の違いを示した実験結果を示すグラフである。
【図６】ゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図７】ＳＴＩの酸化起因応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図８】本発明の第１実施例である半導体装置の電気回路図である。
【図９】本発明の第１実施例である半導体装置の平面模式図である。
【図１０】本発明の第１実施例である半導体装置の断面を示す模式図である。
【図１１】本発明のその他の第１実施例である半導体装置の平面模式図（図１２の部分拡大図）である。
【図１２】本発明のその他の第１実施例である半導体装置の平面模式図である。
【図１３】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１４】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１５】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１６】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１７】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１８】本発明の第３実施例である半導体装置の平面模式図である。
【図１９】本発明の第３実施例である半導体装置の断面模式図である。
【図２０】本発明の第３実施例である半導体装置の比較例の平面模式図である。
【図２１】本発明の第３実施例である半導体装置の比較例の断面模式図である。
【図２２】本発明の第４実施例である半導体装置の平面模式図である。
【図２３】本発明の第４実施例である半導体装置の断面模式図である。
【図２４】ゲート電極を上面より内包するＳｉＮ膜の膜厚が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【符号の説明】
２０１ シリコン基板
２０２、２０２ａ〜２０２ｎ 浅溝素子分離
２０３、２２０ 層間絶縁膜
２０４ マスク
ＡＣＴ、ＡＣＴ１、ＡＣＴ２ アクティブ
２２３、ＭＬ 配線
２０７、ＣＯＮＴ コンタクトプラグ
２０９ 応力制御膜
２１０、Ｎ１、Ｎ２ ｎチャネル型電界効果トランジスタ
２１１、Ｐ−ＷＥＬＬ ｐ型ウェル
２１２、２１３ ｎ型ソース・ドレイン
２１４、２３４ ゲート絶縁膜
２１５、２３５、ＦＧ ゲート電極
２１６、２３６、２１６ａ、２１６ｂ サイドウォール
２１７、２１８ シリサイド
２３０、Ｐ１、Ｐ２ ｐチャネル型電界効果トランジスタ
２３１ ｎ型ウェル
２３２、２３３ ｐ型ソース・ドレイン
ＡＣＴ−ＤＭ ダミーアクティブ
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ｎチャネル電界効果型トランジスタとｐチャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する半導体装置に係る。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置に要求される処理能力は年々厳しくなっており、トランジスタの動作速度の高速化が図られている。特に、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられているが、その高速化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。
【０００３】
しかしながら、最近では、要求される最小加工寸法（ゲートの最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００４】
そこで、シリコン結晶をひずませると電子の移動度（有効質量）が変化することを利用して、特開平１１―３４０３３７号公報では、電界効果トランジスタを形成する下地膜に、シリコンより格子定数の大きなシリコンゲルマニウムを用い、その上にシリコン層をエピタキシャル成長させることにより、チャネル部分となるシリコンにひずみを与えて、移動度を高めて、トランジスタの高速化を図るという方法が開示されている。
【０００５】
また、特開平６−２３２１７０号においては、電界効果トランジスタのゲート電極の応力制御によって、ドレイン電流の立ち上がり遅延を制御するという方法が開示されている。
【０００６】
【発明が解決しようとする課題】
近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
【０００７】
しかしながら、特開平１１−３４０３３７号公報のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、ＬＳＩ等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加など実用化は容易ではない。
【０００８】
また、相補型電界効果トランジスタは、電子をキャリアとするｎチャネル型電界効果トランジスタと、正孔をキャリアとするｐチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、ｎチャネル型、およびｐチャネル型各々の高速化を図ることが好ましい。
【０００９】
また、特開平６−２３２１７０号公報においては、その対象となるトランジスタは、化合物半導体で作られるトランジスタであり、現在、ＬＳＩやＤＲＡＭ等に、主として用いられているシリコン基板上に作られるトランジスタは考慮されておらず、また、その電界効果トランジスタは、ｎチャネル型のみで、応力の制御方向も一軸のみしか考慮されていないなど不十分なものであった。
【００１０】
ところで、一般的に、シリコン基板に形成される電界効果トランジスタのチャネルの方向（ドレイン電流が主として流れる方向）は、＜１１０＞結晶軸と平行な方向に配置される。しかしながら、ｐチャネル型電界効果トランジスタの高速化の観点から、チャネル方向を＜１００＞結晶軸方向とした、相補型電界効果トランジスタの開発も進められている（佐山弘和、井上靖朗：応用物理、第６９巻、第９号、１０９９（２０００））。ｐチャネル型電界効果トランジスタの高速化のメカニズムは、＜１００＞結晶軸の正孔の移動度が、＜１１０＞軸に比べて大きく、また、短チャネル特性が改善されるためとされている。
【００１１】
しかし、結晶軸の違いは、単に、シリコン結晶の（ひずみのない）理想状態の移動度が変わるだけではなく、応力（ひずみ）に対する感受性も変わる可能性がある。つまり、＜１１０＞軸のトランジスタで、引張ひずみで増加したドレイン電流（移動度）が、＜１００＞軸のトランジスタでは、逆に、減少する可能性がある。
【００１２】
したがって、結晶をひずませることにより、高速化を図るという手段は、チャネル方向が＜１００＞軸方向のトランジスタは、一般に、検討されているチャネル方向が＜１１０＞軸方向の電界効果トランジスタとは違う可能性がある。
【００１３】
そこで、本発明の目的は、チャネル方向が＜１００＞軸方向の、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。
【００１４】
【課題を解決するための手段】
本願発明者らは、チャネル方向が＜１００＞軸方向の電界効果トランジスタのドレイン電流の応力依存性を測定し、一般的な＜１１０＞軸方向のトランジスタとは、応力依存性が異なることを明らかにした。
【００１５】
図２は、Ｓｉ（００１）面上に、ドレイン電流が＜１００＞軸に平行に流れるように形成したｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。なお、評価した電界効果トランジスタのゲート長は０．２μｍである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力（チャネルに平行な応力）と、ドレイン電流に対して直角方向のチャネル面内一軸応力（チャネルに直角な応力）であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
【００１６】
図２において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４．３％／１００ＭＰａ、チャネルに直角な応力では約０．８５％／１００ＭＰａ）。
【００１７】
また、ｐチャネル型電界効果トランジスタの場合には、圧縮応力に対してドレイン電流が増加する（チャネルに平行な応力では約０．４１％／１００ＭＰａ、チャネルに直角な応力では約２．２％／１００ＭＰａ）。
【００１８】
一方、図３は、上記の実験と同様な実験をチャネル方向が＜１１０＞方向のトランジスタについて行った結果である。
【００１９】
図３において、ｎチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する（チャネルに平行な応力では約４．３％／１００ＭＰａ、チャネルに直角な応力では約１．７％／１００ＭＰａ）。
【００２０】
また、ｐチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対してはドレイン電流は増加するが（約３．６％／１００ＭＰａ）、チャネルに平行な方向に対しては、ドレイン電流は減少する（約６．３％／１００ＭＰａ）。
【００２１】
図２と図３の結果から明らかなように、チャネル方向によりドレイン電流の応力依存性が大きく異なることが分かる。特に、ｐチャネル型電界効果トランジスタで依存性の違いは大きく、＜１１０＞軸に平行なトランジスタと同様な応力制御で、＜１００＞軸に平行なトランジスタを製作すると、逆に、ドレイン電流が減少してしまう可能性があると考えられる。
【００２２】
つまり、チャネル方向が＜１００＞軸方向のトランジスタのドレイン電流を増加させるには、ｎチャネル型電界効果トランジスタには、チャネル面内に平行、直角方向ともに引張応力、ｐチャネル型電界効果トランジスタには、チャネル面内に平行、直角方向ともに圧縮応力を負荷すれば良いことが明らかになった。
【００２３】
なお、弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、ｎチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。このような、シリコン結晶に生じるひずみは、ＴＥＭや、電子線回折や、ラマン分光法などによって測定することも可能である。
【００２４】
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
【００２５】
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長０．１μｍ世代の電界効果トランジスタでは、浅溝素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による酸化起因応力などが応力の発生源となる。
【００２６】
図４はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図４において、ゲート長が比較的大きな２μｍ世代のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が０．２５μｍ以下の世代のトランジスタになると、急激に応力は高くなり、０．１μｍ世代では２μｍ世代の約３倍に達する。電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス（Ｇｍ）の応力依存性についての研究がなされている（Ａｋｅｍｉ Ｈａｍａｄａ、 ｅｔ ａｌ．、 ＩＥＥＥＴｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ． ３８、 Ｎｏ． ４、 ｐｐ．８９５−９００、 １９９１）。
【００２７】
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、０．２５μｍ以前、つまり、０．２５μｍ以上の電界効果トランジスタでは、図４に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。
【００２８】
さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。
【００２９】
よって、本発明はゲート長が０．２５μｍ以下の半導体装置に適応すると実効が得られて好ましい。
【００３０】
図５は、上述の文献（Ａｋｅｍｉ Ｈａｍａｄａ、 ｅｔ ａｌ．、 ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 ｖｏｌ． ３８、 Ｎｏ． ４、 ｐｐ．８９５−９００、１９９１）の相互コンダクタンスＧｍの応力依存性の実験結果（ゲート長：２μｍ）と、本願発明者らのＧｍの応力依存性の実験結果（ゲート長：０．２μｍ）を比較して示すグラフである。
【００３１】
なお、図５における比較は、チャネルが＜１１０＞結晶軸に平行なｎチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が２μｍの世代のトランジスタに対して、ゲート長０．２μｍ世代のトランジスタは、応力に対するＧｍの依存性が約４倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
【００３２】
また、応力解析によれば、電界効果トランジスタのＳｉ基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな０．１μｍ世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、０．１μｍ世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
【００３３】
そこで、本願発明者らは、ゲート長が０．０８μｍの電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。感度解析に用いた構造の標準寸法（厚さ）を以下の通りである。ゲート長８０ｎｍ、ゲート高さ１５０ｎｍ、ゲート電極を上面から内包する膜の膜厚５０ｎｍ、サイドウォール膜厚（シリコン基板に接する部分）５０ｎｍ、シリサイド膜厚３０ｎｍ、ＳＴＩ溝幅５μｍ、ＳＴＩ溝深さ３５０ｎｍ、ゲート電極からＳＴＩまでの距離０．６２μｍ、である。なお、本明細書においては、窒化珪素はＳｉＮ、酸化シリコンはＳｉＯ２として示す。
その結果、本願発明者らは、ゲート電極を上面から内包する膜（解析ではＳｉＮ膜を仮定）の応力と、浅溝素子分離の応力が、チャネル部分の応力に影響が大きいことを明らかにした。（図６、７）
本発明により、例えば、チャネル部分の応力を圧縮応力側にするには、ゲート電極を覆う圧縮の真性応力となるＳｉＮ膜のトランジスタを覆う面積の増加、あるいはＳＴＩ溝幅を狭くすることによって、達成することができることを明らかにした。
【００３４】
上記事項に鑑み、次のような状態を構成することが好ましい。
シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは＜１００＞結晶軸に等価な方向と、平行であり、
上記ｎチャネル型電界効果トランジスタのチャネル部の残留応力（残留ひずみ）は、上記ｐチャネル型電界効果トランジスタのチャネル部の残留応力（残留ひずみ）より、引張応力側に大である。
【００３５】
または、シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは＜１００＞結晶軸に等価な方向と、平行であり、
上記ｎチャネル型電界効果トランジスタのチャネル部の残留応力（残留ひずみ）は引張応力（引張ひずみ）であり、上記ｐチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力（残留ひずみ）は圧縮応力（圧縮ひずみ）である。
【００３６】
これにより、ｎチャネル型、ｐチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を実現することができる。
【００３７】
また、本発明の半導体装置は、欠陥等を抑制した信頼性の高い半導体装置を実現することができる。
【００３８】
なお、＜１００＞結晶軸に等価な軸とは、例えば、＜０１０＞軸、＜００１＞軸、＜−１，０，０＞軸、＜０，−１，０＞軸などのことである。
【００３９】
上記の何れかの形態をとる為に具体的には、以下の構成をとることが好ましい。
（１）半導体基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置であって、前記トランジスタは、ゲート電極とそれに対応するソース及びドレインを備え、前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、前記ｐチャネル型電界効果トランジスタのチャネル部分の結晶のひずみは、前記ｎチャネル型電界効果トランジスタのチャネル部分の結晶のひずみより、大きい圧縮ひずみが形成されることを特徴とする半導体装置である。
なお、例えば、具体的には、前記ｐチャネル型電界効果トランジスタのチャネル部分のゲート絶縁膜に平行な面における，前記ソースとドレインを結ぶ方向に直角な方向の結晶ひずみは，前記ｎチャネル型電界効果トランジスタのチャネル部分のそれよりも，大きな圧縮ひずみを形成することを特徴とする半導体装置である。より好ましくは、前記に加えて、前記前記ソースとドレインを結ぶ方向に平行な方向の結晶ひずみは，前記ｎチャネル型電界効果トランジスタのチャネル部分のそれよりも，大きな圧縮ひずみを形成することを特徴とする半導体装置である。
或いは、前記ソースとドレインを結ぶ方向に直角な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に直角な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分より大きな圧縮ひずみを形成すると言うこともできる。より好ましくは、前記ソースとドレインを結ぶ方向に平行な方向においても同様に大きな圧縮ひずみを形成する。
これらにより、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。なお、前記半導体装置において、上記絶縁膜は窒化珪素を主成分としても良い。
【００４０】
（２）なお、前記（１）は、ｎチャネル型電界効果トランジスタのチャネル部分の結晶のひずみは、前記ｐチャネル型電界効果トランジスタのチャネル部分の結晶のひずみより、大きい引張りひずみが形成されることを特徴とする半導体装置であるということもできる。
ここで、軸に沿った方向とは、軸に平行であることが好ましい。但し、これに限るものではなく、少なくとも軸と４５°の方向（例えば＜１１０＞或いはその等価方向）よりも前記＜１００＞軸・等価な軸方向のほうが近くなるように配置されていることを要するものである。更には、製造誤差その他の原因によって、前述のように厳密に平行でなくとも、それに±５°程度の範囲で配置していることがより好ましい。
なお、例えば、前記ｎチャネル型電界効果トランジスタのチャネル部分のゲート絶縁膜に平行な面における，前記ソースとドレインを結ぶ方向に直角な方向及び平行な方向の結晶ひずみは，前記ｐチャネル型電界効果トランジスタのチャネル部分よりも，大きな引張ひずみを形成することを特徴とする半導体装置である。
或いは、前記ソースとドレインを結ぶ方向に直角な方向及び平行な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に直角な方向及び平行な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分より大きな引張りひずみを形成するということもできる。
【００４１】
（３）半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される半導体基板より抵抗の高い絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、前記絶縁膜は引張応力を有し、前記ｐチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜は、前記ｎチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜より薄い絶縁膜が形成されることを有することを特徴とする半導体装置である。
【００４２】
（４）なお、前記絶縁膜より上に上端を有する層間絶縁膜と、層間絶縁膜の上に配線層を備える。
【００４３】
（５）前記（３）は、言替えれば、前記ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｎチャネル型電界効果トランジスタと、前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４４】
（６）また、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｎチャネル型電界効果トランジスタと、前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４５】
（７）前記（３）と異なり、前記絶縁膜が圧縮応力を有する場合は、前記ｎチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜は、前記ｐチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜より薄い絶縁膜が形成されることを有することを特徴とする半導体装置である。
【００４６】
前記トランジスタの周囲とは例えば、当該トランジスタとその周囲に位置するトランジスタとの間の領域であることができる。トランジスタが群として配置されている場合はトランジスタ群の周囲が前記周囲に相当することができる。
【００４７】
（８）前記（７）は、言替えれば、前記ｎチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｐチャネル型電界効果トランジスタと、前記第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４８】
（９）また、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成され、ｎチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｐチャネル型電界効果トランジスタと、前記第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置である。
【００４９】
（１０）半導体基板と、前記半導体基板上に形成された、素子分離領域を介して形成されたゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、前記ｐチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭いことを特徴とする半導体装置である。
これにより、前記の全体としての向上効果に加えて、マスクパターンを調整すれば良いので容易に効果的に上記効果を達成できる。
【００５０】
（１１）また、（１０）において、前記ｐチャネル型電界効果トランジスタが形成された領域に隣接し、前記ソースとドレインとを結ぶ方向に平行方向及び垂直方向に位置する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタが形成された領域に隣接し、前記ソースとドレインとを結ぶ方向に平行方向及び垂直方向に位置する素子分離領域の溝幅より狭くなるよう形成されている。
【００５１】
（１２）基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さいことを特徴とする半導体装置である。
【００５２】
（１３）（１）から（１１）において、上記絶縁膜は窒化珪素を主成分とすることを特徴とする半導体装置である。
【００５３】
（１４）半導体基板にゲート電極と前記ゲート電極に対応するソース及びドレインを備えたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程と、前記電界効果トランジスタを被うように応力制御膜を堆積する工程と、前記応力制御膜の上にマスクを堆積してパターンニングする工程と、前記応力制御膜をエッチングする工程と、を有し、前記応力制御膜を堆積後に層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に前記トランジスタと電気的に連絡する配線層を形成する工程と、を備え、前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、前記応力制御膜に引張り或いは圧縮ひずみを残留させ、前記ソースとドレインを結ぶ方向に垂直な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に垂直な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分より大きな圧縮ひずみを有するよう形成することを特徴とする半導体装置の製造方法である。
【００５４】
（１５）前記（１４）において、前記エッチング工程によって、コンタクトプラグを形成する領域に前記応力制御膜を除去すると共に、前記ｐチャネル型電界効果トランジスタの周囲に前記ｎチャネル型電界効果トランジスタの周囲より薄くするか或いは除去することを特徴とする半導体装置の製造方法である。
【００５５】
（１６）半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタを備えた複数の回路を有し、第一の回路は第一のトランジスタは第一の回路を備え、第二の回路は第二のトランジスタを備え、前記第一の回路の前記第一のトランジスタを構成するソースと対応するドレインとを結ぶ方向は、前記基板の＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、前記第二の回路の前記第二のトランジスタを構成するソースと対応するドレインとを結ぶ方向は、前記基板の＜１１０＞結晶軸、若しくは、＜１１０＞結晶軸と等価な軸に沿った方向に形成される、ことを特徴とする半導体装置である。
【００５６】
なお、前記（１６）は、前記第一の回路は、メモリ回路であり、前記第二の回路は低電圧回路のような周辺回路である。例えばメモリ回路はＳＲＡＭ等であることができる。
【００５７】
このようにすることにより、高速性と回路レイアウト性及び製造性に優れたチップを形成することができる。
【００５８】
また、高速動作するメモリを＜１００＞軸或いはその等価軸方向に形成し、高速性のそれ程要求されない定電圧回路を＜１１０＞軸或いはその等価軸方向に形成し、これらの回路を搭載した半導体基板を＜１１０＞軸方向或いはその等価軸方向に沿ってダイシングすることが好ましい。
【００５９】
なお、公知例を調査したところチャネル部に応力を課すために、以下の関連技術が抽出されたが、何れも本願発明の構成を奏するものは見出せなかった。
例えば、特開６０−５２０５２号公報には、チャネル部の下地の層をｐチャネル部の下にスピネル層、ｎチャネル部の下にＳｉＯ２層を配置に作り分けること、特開平７−３２１２２号公報、特開平１０−９２９４７号公報、特開平２０００−２４３８５４号公報、特開平２０００−１６０５９９号公報には、ｐチャネルを下地にＳｉ層を配置したＳｉＧｅ層とし、ｎチャネルを下地にＳｉＧｅ層を配置したＳｉ層とするように、作り分けることが開示されているが、下地領域（チャネル部の電子あるいは正孔、が流れる領域より下の領域（例えば、ゲート絶縁膜との界面から約５ｎｍ以上、ゲート絶縁膜とは反対方向に離れた領域））に層を挿入するので、チャネルと下地の界面や端部に欠陥が生じると、リーク電流等の電気特性に影響を及ぼす恐れがある。また、特開２０００―３６５６７号公報、特開平２０００−３６６０５号公報に、特開平２００１−２４４６８号公報には、ＰＭＯＳ部のトランジスタに隣接する素子分離部をＬＯＣＯＳとし、その酸化量をコントロールして応力を加えることが開示されているが、ＬＯＣＯＳで素子分離しているため高集積化に効果的に対応することが困難であり、ＳＴＩと作り分けるための工程が増加し、製造コストの大幅アップになる恐れがある。
【００６０】
【発明の実施の形態】
以下、本発明の第１実施例を図１、２、６、８、９と、図１０から１２、および図２４を用いて説明する。
【００６１】
図１は、本発明の第１実施例の半導体装置の平面レイアウトの模式図（図１は図９の一部分（Ｘで示した枠内近傍）を拡大した模式図）、図２は、チャネル方向が＜１００＞軸方向の電界効果トランジスタのドレイン電流の応力依存性を示す図、図６は、ゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分応力（ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果を示す図、図８は本実施例を適用した２ＮＡＮＤ回路図、図９は本実施例の半導体装置の平面レイアウトの模式図、図１０は、図１の平面レイアウトのＡからＤまでの断面構造を示した模式図である。図１１は、本発明の他の実施形態である、応力制御膜が圧縮応力の場合の、半導体装置の平面レイアウトの模式図（図１１は図１２の一部分（Ｘで示した枠内近傍）を拡大した模式図）、図２４は、ゲート電極を上面より内包するＳｉＮ膜の膜厚が、チャネル部分応力（ドレイン電流に平行でチャネル面内の応力）に与える影響を応力解析した結果を示す図である。
【００６２】
本発明の第１実施例の半導体装置は、半導体基板上にフィールド領域（素子分離領域）に囲まれた複数のアクティブ領域（素子形成領域）を有し、アクティブ領域にはトランジスタが形成される。また、トランジスタは、半導体基板であるシリコン基板の（１００）面若しくは（１００）面に等価な面に形成される。
【００６３】
チャネル方向が＜１００＞結晶軸に平行な２つのｐチャネル型電界効果トランジスタＰ１、Ｐ２と、２つのｎチャネル型電界効果トランジスタＮ１、Ｎ２からなる２ＮＡＮＤ回路である。これらのトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２は、それぞれ、図８に示すトランジスタＮ１、Ｎ２、Ｐ１、Ｐ２に対応する。
【００６４】
１つの２ＮＡＮＤ回路は、図１において、ゲート電極ＦＧを共有するｐチャネル型電界効果トランジスタＰ１とｎチャネル型電界効果トランジスタＮ２、そして同様にＰ２とＮ１と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグＣＯＮＴ、や配線ＭＬによって構成される。ここで、前記ｐチャネル型電界効果トランジスタＰ１、Ｐ２は一つのアクティブＡＣＴ１上に、ｎチャネル型電界効果トランジスタＮ１、Ｎ２は一つのアクティブＡＣＴ２上に形成される。
【００６５】
本実施例の半導体装置は、２ＮＡＮＤ回路を複数個、連続して並べた繰り返しパターンである。すなわち、図９に示すように、ｐチャネル型電界効果トランジスタＰ１、Ｐ２と、ｎチャネル型電界効果トランジスタＮ１、Ｎ２を複数個、繰り返し並べた、ｎチャネル型電界効果トランジスタが連続した領域ＮＭと、ｐチャネル型電界効果トランジスタが連続した領域ＰＭにより構成される。
【００６６】
ここで、本実施例においては、応力制御膜２０９が、引張応力の膜応力であり、ｎチャネル型、およびｐチャネル型電界効果トランジスタの形成部分、それぞれに、図１に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち、ｐチャネル型電界効果トランジスタのアクティブ領域を囲むフィールド領域上で、膜形成されていないことを特徴としている。（応力制御膜２０９は、図１に示すトランジスタ回路において、ｐチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、すなわち、ｎチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。）
これを巨視的に見ると、図９のように、ｐチャネル型電界効果トランジスタが多数形成される領域ＰＭにおいて、応力制御膜２０９にはスリット（膜が不連続となっている部分）が形成されている。
図１の平面レイアウト図における断面構造Ａ〜Ｄについての模式図を図１０に示す。本実施例の半導体装置は、シリコン基板２０１の主面に形成した、ｎチャネル型電界効果トランジスタ２１０と、ｐチャネル型電界効果トランジスタ２３０と、それらのトランジスタの上面に形成された応力制御膜２０９で構成される。
【００６７】
ｎチャネル型電界効果トランジスタは、ｐ型ウェル２１１に形成されたｎ型のソース・ドレイン（２１２、２１３）と、ゲート絶縁膜２１４、ゲート電極２１５で構成され、ゲート電極２１５の上面、およびソース・ドレイン（２１２、２１３）の上面には、シリサイド２１７、２１８が形成される。なお、ｎ型ソース・ドレインとは、ゲート電極２１５を挟んで対向する２１２、２１３で示された、ソース領域、もしくはドレイン領域のことである。ソースとドレインの違いは、電流がどちらからどちらへ流すかという違いであり、基本的な構造上の違いはないので、本明細書では、ソース・ドレイン（２１２、２１３）として、表記する。次に説明するｐチャネル型電界効果トランジスタ、および、それ以降についても同様である。
【００６８】
なお、チャネル部分とは、ドレイン電流が流れる領域であり、図としてはゲート絶縁膜の下に位置する半導体基板の表面附近の領域である。例えば、基板表面から１００ｎｍより浅い領域が該当する。
【００６９】
また、ｐチャネル型電界効果トランジスタは、ｎ型ウェル２３１に形成されたｐ型ソース・ドレイン（２３２、２３３）と、ゲート絶縁膜２３４、ゲート電極２３５で構成され、ゲート電極２３５の上面、およびソース・ドレイン（２３２、２３３）の上面には、シリサイド２３７、２３８が形成される。また、ゲート絶縁膜２１４、２３４とゲート電極２１５、２３５、シリサイド２１７、２１８、２３７、２３８の側壁には窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ２）からなるサイドウォール２１６、２３６が形成される。これらのトランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２０２によって、他のトランジスタとの絶縁がなされる。
【００７０】
ゲート酸化膜２１４、２３４は、例えば、シリコン酸化膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。
【００７１】
なお、チャネル部分のソース・ドレインを結ぶ方向が半導体基板の＜１００＞軸方向に配置されている場合、例えば、ソース・ドレインに挟まれたゲート電極の長手方向は、半導体基板の＜０１０＞軸方向或いはその等価軸方向に沿って形成されるようにすることができる。
【００７２】
また、ゲート電極２１５、２３５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。
【００７３】
ｎチャネル型、ｐチャネル型電界効果トランジスタの上面には、応力制御膜２０９が形成され、さらにその上面には、例えば、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、あるいはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜２０３、２２０と、コンタクトプラグ２０７により電気的な接続がされた配線２２３が形成される。
【００７４】
ここで、本実施例においては、応力制御膜２０９の膜応力は、引張応力であること特徴とし、主として窒化珪素（ＳｉＮ）からなり、化学気相成長法、あるいはスパッタ法によって形成される。
【００７５】
そして、応力制御膜２０９は、ｐチャネル型電界効果トランジスタのソース・ドレインを横切る断面（図１のＡ−Ｂ断面、図１０（ａ））では、浅溝素子分離上において不連続に形成される。例えば浅溝素子分離２０２ａを挟んで隣接する２つのトランジスタ上に形成される応力制御膜は、浅溝素子分離２０２ａ上で応力制御膜が不連続となる。一方、ｎチャネル型電界効果トランジスタを横切る断面（図１のＣ−Ｄ断面、図１０（ｃ））においては、隣接するトランジスタ上に形成された応力制御膜は連続となる。すなわち、浅溝素子分離上、例えば、２０２ｄ、２０２ｅ上で応力制御膜は連続である。
【００７６】
また、図１のＢ−Ｃ断面に示すように、浅溝素子分離を介して、ｎチャネル型と、ｐチャネル型を横切る断面では、応力制御膜２０９は不連続となるが、ｎチャネル型側の方が、フィールド領域上に掛かる部分が大きくなる。
【００７７】
なお、応力制御膜が不連続となる部分は、必ずしも完全に膜がない状態である必要はない。少なくともそれ以外の部分よりも薄い膜にする。若干、薄い膜が形成されていても構わない。より好ましくは、ｎチャネル型電界効果トランジスタのソース・ドレイン上に形成される膜厚に対して、２０％以上、薄膜化されているのが望ましい。具体的には、ｎチャネル型電界効果トランジスタのソース・ドレイン上での膜厚は５０ｎｍより大きく、より好ましくは８０ｎｍ以上であり、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド上での膜厚は５０ｎｍ以下であるのが望ましい。
なお、本実施例に示した２ＮＡＮＤ回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、入出力バッファ回路であっても構わない。また、応力制御膜以外の構造や材料、製造方法については、本実施例以外であっても構わない。
【００７８】
以下、本実施例の作用効果について説明する。
【００７９】
ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上（ドレイン電流の増加）が年々進められている。本願発明者らは、トランジスタ構造因子がチャネル部分の応力に与える影響を明らかにし、チャネル方向が＜１００＞軸方向となるトランジスタのドレイン電流を向上させる方法を見出した。
【００８０】
図２は、チャネル方向が＜１００＞軸方向の電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図２より、ｎチャネル型電界効果トランジスタでは、チャネルに平行、直角方向とも引張応力によってドレイン電流が増加し、ｐチャネル型電界効果トランジスタでは、逆に、チャネルに平行、直角方向とも圧縮応力によってドレイン電流が増加することが分かる。
【００８１】
図６は、ゲート長０．０８μｍの電界効果トランジスタ構造において、ゲート電極上面を覆うＳｉＮの膜応力が、ドレイン電流が流れる部分（チャネル）の応力（ドレイン電流に平行方向でチャネル面内の応力）に与える影響を有限要素法により応力解析した結果を示すグラフである。この結果から、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなった。
【００８２】
これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力（膜の収縮）が、チャネル部分の応力を引張側にシフトさせるためである。
【００８３】
実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、二軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力であるゲート電極上面を覆う膜（応力制御膜）を、トランジスタ上面、および周辺全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。ここで、この応力制御膜の一部をエッチングして、トランジスタを覆う面積を小さくすれば、力の発生源が小さくなるので、トランジスタのチャネル部分に発生する引張応力は、チャネルに平行、直角方向ともに緩和する。
【００８４】
そこで、図２に示したドレイン電流の応力依存性の結果を考慮して、応力制御膜の平面レイアウトを適正化すると次のようになる。すなわち、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置においては、ゲート電極を内包する膜の膜応力が引張応力である場合には、ｎチャネル型電界効果トランジスタ側については、該膜が周辺領域まで広く覆うようにする。これにより、ｎチャネル型電界効果トランジスタのチャネル部分には、チャネルに平行、直角方向とも、強い引張応力を与えることができるので、ドレイン電流を増加させることができる。
【００８５】
一方、ｐチャネル型電界効果トランジスタ側については、ｎチャネル型電界効果トランジスタ側より小さい領域を被うようにする。このように膜が必要最小限の領域を覆うようにすることにより、引張応力を緩和することができるので（圧縮側に応力をシフトすることができるので）、ｐチャネル型についてもドレイン電流の増加が期待できる。
【００８６】
よって、以上のような構成にすることにより、ｎチャネル型、ｐチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
【００８７】
逆に、ゲート電極を内包する膜の膜応力が圧縮応力である場合には、ｎチャネル型電界効果トランジスタ側については、ｐチャネル型電界効果トランジスタ側より小さい領域を被うようにして、好ましくは該膜が必要最小限の領域を覆うようにし、ｐチャネル型電界効果トランジスタ側については、該膜が周辺領域まで広く覆うようにすれば良い。（図１１、１２）
本発明の第１実施例の半導体装置は、図１に示すように、回路全面に被覆した引張膜応力の応力制御膜から、ｐチャネル型電界効果トランジスタの素子分離領域で囲まれたアクティブに対応するフィールド上の応力制御膜を辞去する。これにより、ｐチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、ｎチャネル型電界効果トランジスタのチャネルに平行、直角方向については、引張応力を作用させることができる。
【００８８】
したがって、ｎチャネル型、ｐチャネル型電界効果トランジスタともに、チャネル面内の２軸方向の応力制御がなされるので、ｎチャネル型、ｐチャネル型ともにドレイン電流が増加できるという効果が得られる。
【００８９】
また、本実施例によれば、応力制御膜は、ｎチャネル型電界効果トランジスタ、およびｐチャネル型電界効果トランジスタともに、コンタクトホールが形成される領域までは残されることが好ましい。これにより、応力制御膜２０９を窒化珪素（ＳｉＮ）とした場合、層間絶縁膜の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜にコンタクトホールを開ける時のエッチストッパとしても、応力制御膜を利用することが出来るという効果が得られる。
【００９０】
また、本実施例に述べた応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。すなわち、応力制御膜２０９を、一様に成膜した後、自己整合コンタクト孔形成プロセスと同時に、応力制御膜加工プロセス（浅溝素子分離２０２ｃや２０２ｂ上の応力制御膜の除去）を行うことができる。その後の加工は、従来の自己整合コンタクトを行うプロセスを続ければ良い。このように、本実施例によれば、従来のプロセスを、マスクレイアウトを変更するだけで、使用することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
【００９１】
なお、ｐチャネル型電界効果トランジスタのチャネルに平行方向に与える引張応力はできるだけ小さい方が良い。つまり、ｐチャネル型電界効果トランジスタ側の応力制御膜はコンタクトホール形成領域、すなわち、自己整合コンタクトとして利用する部分に形成され、その周囲の素子が形成されていない領域に非形成にするのが望ましい。
【００９２】
なお、応力制御膜が除去されたスリットの部分は、必ずしも完全に膜がない状態である必要はない。若干、薄い膜が形成されていても構わない。図２４に、ゲート長０．０８μｍのトランジスタにおけるチャネル部分の応力に与える構造因子の影響について、図６に示した解析と同様に、応力制御膜（材料としては、真性応力が引張応力であるＳｉＮを仮定。）の膜厚について、感度解析した結果を示す。引張応力の応力制御膜によって、引張応力側にシフトしたチャネル部分の応力は、応力制御膜の膜厚が５０ｎｍより薄くなると、急激に応力制御膜の効果が小さくなることが明らかになった。ソース・ドレイン上からフィールド領域上に伸びる応力制御膜の影響が小さくなる（応力発生源が小さくなる）ことが、原因の一つと考えられる。
【００９３】
したがって、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド上における応力制御膜の薄膜化は、ｎチャネル型電界効果トランジスタのソース・ドレイン上における膜厚よりも、２０％以上、薄膜化するのが望ましく、より好ましくは、ｎチャネル型電界効果トランジスタのソース・ドレイン上での膜厚は５０ｎｍより大きく、さらに好ましくは８０ｎｍ以上であり、ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド上での膜厚は５０ｎｍ以下であるのが望ましい。
【００９４】
なお、上記の膜厚の比較は、例えば、本実施例のように、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタが対になって用いられるＮＡＮＤ回路に形成される膜で比較することが好ましい。
【００９５】
なお、本実施例に示した図６、２４の感度解析に用いた構造の標準寸法（厚さ）を以下に示す。ゲート長８０ｎｍ、ゲート高さ１５０ｎｍ、サイドウォール膜厚（シリコン基板に接する部分）５０ｎｍ、シリサイド膜厚３０ｎｍ、ＳＴＩ溝幅５μｍ、ＳＴＩ溝深さ３５０ｎｍ、ゲート電極からＳＴＩまでの距離０．６２μｍ、である。これらの寸法は、半導体装置の高性能化に伴い微細化するので、本発明の適用形態としては、本寸法に限られるものではない。
【００９６】
なお、シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に、平行であり、上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さい。
【００９７】
例えば、ｎチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔は、ｐチャネル型電界効果トランジスタのチャネル部をＴＥＭで観察した際の結晶格子間隔より広くなっている。上記の各試料は、ソース・ドレインを横切るような方向に沿って形成した試料を用いることが好ましい。
【００９８】
次に、本発明の第２実施例を図１０（ａ）と、図１３から図１７を用いて説明する。本実施例は、第１実施例の製造方法を、第１実施例の代表的な断面構造である図１０（ａ）を用いて説明したものである。
【００９９】
本実施例の製造方法は以下の通りである。
（１）シリコン基板２０１上に電界効果トランジスタ２３０、シリサイド２１８、２１７等を形成し、応力制御膜２０９を上面全面に形成する。（図１３）
（２）応力制御膜２０９の上面に、応力制御膜２０９を加工するマスク２０４を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ２０７形成のための加工の両方を兼ねるようにする。（図１４）
（３）応力制御膜２０９をエッチングにより、加工する。（図１５）
（４）層間絶縁膜２０３を形成し、コンタクトプラグ２０７の形成部分のみに孔を開ける。（図１６）
（５）コンタクトプラグ２０７を形成する。（図１７）
（６）上層の配線２２３、層間絶縁膜２２０等を形成する。（図１０（ａ））
本実施例によれば、応力制御膜２０９の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。
【０１００】
なお、本実施例に示した製造方法は、第１実施例を製造する方法の一例に過ぎない。第１実施例の製造方法は、本実施例以外であっても構わない。
【０１０１】
次に、本発明の第３実施例を図４および、図１８から図２１を用いて説明する。図４はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフ、図１８は本発明の第３実施例である半導体装置の平面レイアウトを示す模式図、図１９（ａ）は本発明の半導体装置の断面の模式図（図１８のＡ−Ｂ線に沿った断面）、図１９（ｂ）は本発明の半導体装置の断面の模式図（図１８のＢ−Ｃ線に沿った断面）、図２０は従来の半導体装置の平面レイアウトを示す模式図、図２１（ａ）は従来の半導体装置の断面の模式図（図２０のＡ−Ｂ線に沿った断面）、図２１（ｂ）は本発明の半導体装置の断面の模式図（図２０のＢ−Ｃ線に沿った断面）である。
【０１０２】
本実施例の、第１実施例との違いは、第１実施例においてはチャネル部分の応力制御を応力制御膜の形状によって行ったのに対し、本実施例では、ＳＴＩの溝幅によって行っているという点である。
【０１０３】
本実施例の半導体装置は、図１８に示すように、チャネル方向が＜１００＞軸に平行な複数のｐチャネル型電界効果トランジスタがアクティブＡＣＴ上に、ＳＴＩを介して、互いに隣接するように配置された回路である。
【０１０４】
図１８の平面レイアウトにおける断面構造Ａ〜Ｃについての模式図を図１９に示す。本実施例の半導体装置は、シリコン基板２０１の主面に形成した、複数のｐチャネル型電界効果トランジスタ２３０と、それらのトランジスタを分離する浅溝素子分離（ＳＴＩ）２０２で構成される。
【０１０５】
ｐチャネル型電界効果トランジスタは、ｎ型ウェル２３１に形成されたｐ型ソース・ドレイン（２３２、２３３）と、ゲート絶縁膜２３４、ゲート電極２３５で構成され、ゲート電極２３５の上面、およびソース・ドレイン（２３２、２３３）の上面には、シリサイド２３７、２３８が形成される。また、ゲート絶縁膜２３４とゲート電極２３５、シリサイド２３７、２３８の側壁にはサイドウォール２３６が形成される。これらのトランジスタは、浅溝素子分離２０２によって、他のトランジスタとの絶縁がなされる。各材料、成膜方法、及び構造寸法は第１実施例に述べたものを用いても良い。
【０１０６】
ここで、前記ｐチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭くなるよう形成する。
【０１０７】
一例としては、ｐチャネル型トランジスタのアクティブに隣接するＳＴＩの溝幅が可能な限り狭いくすることが好ましい。具体的には、０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法であることが望ましい。
【０１０８】
以下、本実施例の半導体装置の作用効果について説明する。
【０１０９】
初めに図２０、図２１を用いて、比較例の平面レイアウトの一例について説明する。該平面レイアウトは相補型電界効果トランジスタで構成される半導体装置の一部分に用いられる、複数のｐチャネル型電界効果トランジスタ２３０で構成される回路レイアウトを示したものである。チャネル方向は＜１００＞軸方向である。複数のｐチャネル型電界効果トランジスタ２３０が、ソース・ドレイン（２３２、２３３）領域を共有するように、ＳＴＩ（２０２ｌ、２０２ｍ、２０２ｎ）を介して複数本配置されたアクティブＡＣＴ上に形成される。このｐチャネル型電界効果トランジスタの平面レイアウトはＰＬＬの発振機等の相補型電界効果トランジスタを用いた半導体装置に多用されている。
【０１１０】
前述したように、ＬＳＩ等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上が課題となっている。そこで本願発明者らは、前出の知見をもとに、応力（ひずみ）を用いてドレイン電流を向上させる平面レイアウトを考案した。
【０１１１】
相補型電界効果トランジスタを形成するのに用いられる浅溝素子分離（ＳＴＩ）は、トランジスタ等の素子を電気的に分離するために、必須なものであるが、ＳＴＩは溝内が酸化されることにより体積膨張が発生するために、隣接するアクティブに強い圧縮応力を発生させる材料でもある。
【０１１２】
図２０に示した比較例の平面レイアウトでは、チャネルに直角方向のＳＴＩ（２０２ｌ、２０２ｍ、２０２ｎ）の溝幅が応力の観点から十分に制御されておらず、また、チャネルに平行方向については、シリサイド２３８の結晶化に伴う引張応力が発生しているため、ｐチャネル型電界効果トランジスタのドレイン電流を低下させる要因となっていた。
【０１１３】
そこで、本願発明者らは、ＳＴＩの応力を利用して、チャネル部分に応力を負荷し、ドレイン電流を向上させることを検討した。前述のようにＳＴＩの応力は、シリコン基板に形成された浅く狭い溝内が酸化されることによる体積膨張に起因するものである。溝幅が狭くなると、体積膨張に対する拘束が大きくなるため、隣接するアクティブに発生する圧縮応力は大きくなる。図４に示したゲート長各世代におけるチャネル部分の応力の変化を示したグラフにおいて、設計ルールの微細化が進むと応力が増加したのは、ＳＴＩの溝が狭くなったことによる酸化起因応力の増加による寄与が大きい。特に０．２５μｍ以下において応力の増加が大きくなる。
【０１１４】
本実施例の半導体装置は、ｐチャネル型電界効果トランジスタに隣接するＳＴＩ（２０２ｌ、２０２ｍ、２０２ｎ）の溝幅（ＳＴＩを介して隣接する隣のアクティブまでの距離）を、チャネルに平行、直角方向ともに、可能な限り狭くすることが好ましい。具体的には、０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法であることが望ましい。
【０１１５】
その結果、チャネル部分に、チャネルに直角、並行方向ともに、圧縮応力を与えることができるので、ドレイン電流を増加することができるという効果が得られる。
【０１１６】
また、この第３実施例によれば、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
【０１１７】
なお、本実施例は、本発明の形態の一つとして示したものである。本発明は、ｐチャネル型電界効果トランジスタに隣接するＳＴＩの溝幅が、可能な限り狭く、具体的には０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法であることを特徴としているのであって、従来例に示したＰＬＬに限定しているものではない。
【０１１８】
また、本実施例は、ＳＴＩの溝幅を適正化するものである。ゲート電極、その他の構造については、本実施例以外であってもよい。
【０１１９】
次に、本発明の第４実施例を図２２及び図２３を用いて説明する。図２２は本発明の第４実施例である半導体装置の平面レイアウトを示す模式図、図２３（ａ）は本発明の半導体装置の断面の模式図（図２２のＡ−Ｂ線に沿った断面）、図２３（ｂ）は本発明の半導体装置の断面の模式図（図２２のＢ−Ｃ線に沿った断面）である。
【０１２０】
本実施例の、第１実施例との違いは、第１実施例においてはチャネル部分の応力制御を応力制御膜の形状によって行っていたのに対し、本実施例では、ＳＴＩの溝幅によって行っているという点であり、第３実施例との違いは、トランジスタに隣接するＳＴＩの溝幅の制御を、トランジスタを形成しないアクティブ（以下、ダミーアクティブ）で行っているという点である。
【０１２１】
本実施例の半導体装置は、図２２に示すように、チャネル方向が＜１００＞軸方向であるｐチャネル型電界効果トランジスタにより構成される回路において、ｐチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭くなるよう形成する。
【０１２２】
例えば、好ましくは、トランジスタの形成されるアクティブＡＣＴに隣接するＳＴＩの溝幅が、可能な限り狭く、具体的には、０．２５μｍ以下、より好ましくは、該半導体装置における最小加工寸法になるように、他のトランジスタあるいは、ダミーアクティブＡＣＴ−ＤＭが形成される。
【０１２３】
なお、ダミーアクティブＡＣＴ−ＤＭの形状は、トランジスタの形成されるアクティブＡＣＴと同様な形状である必要はない。例えば、ダミーアクティブ間のＳＴＩ（２０２ｉ）は形成されなくても良い。
【０１２４】
以下、本実施例の半導体装置の作用効果について説明する。
【０１２５】
第３実施例のように、ｐチャネル型電界効果トランジスタが、チャネルに平行、直角方向ともに形成されている時には、隣接するＳＴＩの溝幅を狭めるようにするために、互いの配置を変更することにより、ドレイン電流を増加させることができる。
【０１２６】
しかし、回路の端部や、他の電気回路との位置関係の都合により、隣接する位置にｐチャネル型電界効果トランジスタが形成されていない場合、第３実施例の適用は、難しい面もある。
【０１２７】
そこで、本実施例のように、トランジスタの形成されないアクティブＡＣＴ−ＤＭを形成することにより、ｐチャネル型電界効果トランジスタに隣接するＳＴＩの溝幅を、狭めることができる。
【０１２８】
これにより、回路の端部のｐチャネル型電界効果トランジスタについても、チャネルに平行、直角方向ともに、圧縮応力を負荷することができるので、第３実施例同様、ドレイン電流を増加することが出来るという効果が得られる。
【０１２９】
また、本実施例によれば、第３実施例と同様に、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
【０１３０】
【発明の効果】
本発明によれば、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である半導体装置の平面模式図（図９の部分拡大図）である。
【図２】チャネル方向が＜１００＞軸に平行な、ｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【図３】チャネル方向が＜１１０＞軸に平行な、ｎチャネル型及びｐチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
【図４】ゲート長各世代のチャネル部分の応力を解析した結果を示すグラフである。
【図５】電界効果トランジスタの世代による相互コンダクタンス（Ｇｍ）の応力に対する依存性の違いを示した実験結果を示すグラフである。
【図６】ゲート電極を上面より内包するＳｉＮ膜の真性応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図７】ＳＴＩの酸化起因応力が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【図８】本発明の第１実施例である半導体装置の電気回路図である。
【図９】本発明の第１実施例である半導体装置の平面模式図である。
【図１０】本発明の第１実施例である半導体装置の断面を示す模式図である。
【図１１】本発明のその他の第１実施例である半導体装置の平面模式図（図１２の部分拡大図）である。
【図１２】本発明のその他の第１実施例である半導体装置の平面模式図である。
【図１３】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１４】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１５】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１６】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１７】本発明の第１実施例である半導体装置の製造工程の一部を示す断面模式図である。
【図１８】本発明の第３実施例である半導体装置の平面模式図である。
【図１９】本発明の第３実施例である半導体装置の断面模式図である。
【図２０】本発明の第３実施例である半導体装置の比較例の平面模式図である。
【図２１】本発明の第３実施例である半導体装置の比較例の断面模式図である。
【図２２】本発明の第４実施例である半導体装置の平面模式図である。
【図２３】本発明の第４実施例である半導体装置の断面模式図である。
【図２４】ゲート電極を上面より内包するＳｉＮ膜の膜厚が、チャネル部分の応力に与える影響を解析した結果を示すグラフである。
【符号の説明】
２０１ シリコン基板
２０２、２０２ａ〜２０２ｎ 浅溝素子分離
２０３、２２０ 層間絶縁膜
２０４ マスク
ＡＣＴ、ＡＣＴ１、ＡＣＴ２ アクティブ
２２３、ＭＬ 配線
２０７、ＣＯＮＴ コンタクトプラグ
２０９ 応力制御膜
２１０、Ｎ１、Ｎ２ ｎチャネル型電界効果トランジスタ
２１１、Ｐ−ＷＥＬＬ ｐ型ウェル
２１２、２１３ ｎ型ソース・ドレイン
２１４、２３４ ゲート絶縁膜
２１５、２３５、ＦＧ ゲート電極
２１６、２３６、２１６ａ、２１６ｂ サイドウォール
２１７、２１８ シリサイド
２３０、Ｐ１、Ｐ２ ｐチャネル型電界効果トランジスタ
２３１ ｎ型ウェル
２３２、２３３ ｐ型ソース・ドレイン
ＡＣＴ−ＤＭ ダミーアクティブ
Claims (16)
- 半導体基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置であって、
前記トランジスタは、ゲート電極とそれに対応するソース及びドレインを備え、前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、
前記ｐチャネル型電界効果トランジスタのチャネル部分の結晶のひずみは、前記ｎチャネル型電界効果トランジスタのチャネル部分の結晶のひずみより、大きい圧縮ひずみが形成されることを特徴とする半導体装置。 - 半導体基板上に形成された、ｎチャネル型電界効果トランジスタと、ｐチャネル型電界効果トランジスタを有する半導体装置であって、
前記トランジスタは、ゲート電極とそれに対応するソース及びドレインを備え、前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、
前記ｎチャネル型電界効果トランジスタのチャネル部分の結晶のひずみは、前記ｐチャネル型電界効果トランジスタのチャネル部分の結晶のひずみより、大きい引張りひずみが形成されることを特徴とする半導体装置。 - 半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、
前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、
前記絶縁膜は引張応力を有し、
前記ｐチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜は、
前記ｎチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜より薄い絶縁膜が形成されることを有することを特徴とする半導体装置。 - 請求項３において、前記絶縁膜より上に上端を有する層間絶縁膜と、層間絶縁膜の上に配線層を備えることを特徴とする半導体装置。
- 半導体基板と、前記半導体基板上に形成されたフィールド領域に囲まれた複数のアクティブ領域と、前記アクティブ領域に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、
前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、前記ｎチャネル型電界効果トランジスタに対応する複数のｐチャネル型電界効果トランジスタと、を有し、
前記絶縁膜は引張応力を有し、
前記ｐチャネル型電界効果トランジスタの形成されたアクティブ領域に隣接するフィールド領域上には、前記第一のｎチャネル型電界効果トランジスタと、前記第二のｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置。 - シリコン基板上に形成された、ｎチャネル型電界効果トランジスタと
ｐチャネル型電界効果トランジスタを有する半導体装置において、
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、
前記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向であり、
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、
ｐチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、
第一の前記ｎチャネル型電界効果トランジスタと、第二の前記ｎチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置。 - 半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、
前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、
前記絶縁膜は圧縮応力を有し、
前記ｎチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜は、前記ｐチャネル型電界効果トランジスタの周囲であって、前記ソースとドレインを結ぶ方向に垂直な方向及び平行な方向に位置する領域に形成される前記絶縁膜より薄い絶縁膜が形成されることを有することを特徴とする半導体装置。 - 半導体基板と、前記半導体基板上に形成されたフィールド領域に囲まれた複数のアクティブ領域と、前記アクティブ領域に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、
前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、
前記絶縁膜は圧縮応力を有し、
前記ｎチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、前記第一のｐチャネル型電界効果トランジスタと、前記第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置。 - シリコン基板上に形成されたフィールド領域に囲まれた複数のアクティブ領域と、前記アクティブ領域に形成された、ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、
前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタとを複数有し、
前記トランジスタのドレイン電流が主として流れる方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向であり、前記ｎチャネル型電界効果トランジスタと前記ｐチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成され、ｎチャネル型電界効果トランジスタのアクティブに隣接するフィールド領域上には、
前記第一のｐチャネル型電界効果トランジスタと、前記第二のｐチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは、前記絶縁膜を非設置とすることを特徴とする半導体装置。 - 半導体基板と、前記半導体基板上に素子分離領域を介して複数配置された素子形成領域と、前記素子形成領域に形成されたゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタの上に形成される絶縁膜と、前記トランジスタのソースと対応するドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、
前記トランジスタは、複数のｎチャネル型電界効果トランジスタと、複数のｐチャネル型電界効果トランジスタと、を有し、
前記ｐチャネル型電界効果トランジスタが形成された領域に隣接する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタに隣接する素子分離領域の溝幅よりも、狭いことを特徴とする半導体装置。 - 請求項１０において、前記ｐチャネル型電界効果トランジスタが形成された領域に隣接し、前記ソースとドレインとを結ぶ方向に平行方向及び垂直方向に位置する素子分離領域の溝幅は、前記ｎチャネル型電界効果トランジスタが形成された領域に隣接し、前記ソースとドレインとを結ぶ方向に平行方向及び垂直方向に位置する素子分離領域の溝幅より狭くなるよう形成されていることを特徴とする半導体装置。
- 請求項１から１１において、
上記ｎチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記ｐチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さいことを特徴とする半導体装置。 - 請求項１から１１において、上記絶縁膜は窒化珪素を主成分とすることを特徴とする半導体装置。
- 半導体基板にゲート電極と前記ゲート電極に対応するソース及びドレインを備えたｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを形成する工程と、
前記電界効果トランジスタを被うように応力制御膜を堆積する工程と、
前記応力制御膜の上にマスクを堆積してパターンニングする工程と、
前記応力制御膜をエッチングする工程と、を有し、
前記応力制御膜を堆積後に層間絶縁膜を堆積する工程と、
前記層間絶縁膜の上に前記トランジスタと電気的に連絡する配線層を形成する工程と、を備え、
前記ソースとドレインとを結ぶ方向は、＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿う方向に形成され、
前記応力制御膜に引張り或いは圧縮ひずみを残留させ、前記ソースとドレインを結ぶ方向に垂直な方向における前記ｐチャネル型電界効果トランジスタのチャネル部分は、前記ソースとドレインを結ぶ方向に垂直な方向における前記ｎチャネル型電界効果トランジスタのチャネル部分より大きな圧縮ひずみを有するよう形成することを特徴とする半導体装置の製造方法。 - 請求項１４において、前記エッチング工程によって、コンタクトプラグを形成する領域に前記応力制御膜を除去すると共に、前記ｐチャネル型電界効果トランジスタの周囲に前記ｎチャネル型電界効果トランジスタの周囲より薄くするか或いは除去することを特徴とする半導体装置の製造方法。
- 半導体基板と、前記半導体基板上に形成された、ゲート電極と、前記ゲート電極に対応するソースとドレインとを備えた複数のトランジスタと、前記トランジスタを備えた複数の回路を有し、
第一の回路は第一のトランジスタは第一の回路を備え、第二の回路は第二のトランジスタを備え、
前記第一の回路の前記第一のトランジスタを構成するソースと対応するドレインとを結ぶ方向は、前記基板の＜１００＞結晶軸、若しくは、＜１００＞結晶軸と等価な軸に沿った方向に形成され、
前記第二の回路の前記第二のトランジスタを構成するソースと対応するドレインとを結ぶ方向は、前記基板の＜１１０＞結晶軸、若しくは、＜１１０＞結晶軸と等価な軸に沿った方向に形成される、ことを特徴とする半導体装置。
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