JPH10223749A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳ集積回路における絶縁分離幅を顕著に
縮小して高集積化を可能とすることができる半導体装置
およびその製造方法を提供する。 【解決手段】 高濃度のＰ型のシリコン基体１０１上に
フィールドシールド構造を選択的に形成し、このフィー
ルドシールド構造で画定される活性領域にＰ^- 型エピタ
キシャル層１０７，１０８を形成すると共に、Ｐ^- 型エ
ピタキシャル層１０７，１０８にＭＯＳトランジスタの
ゲート構造を形成する。ＭＯＳトランジスタのドレイン
・ソース領域であるＮ型領域１２８，１２９等は、表面
濃度が極めて高いシリコン基体１０１の存在により、Ｐ
^- 型エピタキシャル層１０７，１０８の厚さを越えてシ
リコン基体１０１の表層部にまで伸びだすのを阻止さ
れ、フィールドシールド構造の下側には到達しない。こ
のため、フィールドシールド構造によるＭＯＳトランジ
スタ間の絶縁分離効果が高く、絶縁分離幅を顕著に縮小
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディープ・サブ
ミクロンと呼ばれる超ＬＳＩを実現する半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳ(Metal Oxide Semiconductor) 集
積回路では、回路本来の機能を実現するための複数のＭ
ＯＳトランジスタを半導体基板の主表面で互いに絶縁分
離する必要があるが、その代表的方法として、例えば、
特公昭５０−１３７９（特願昭４３−４４３０９）号公
報に詳述されているＬＯＣＯＳ(Local Oxidation of Si
licon)構造による方法や、日経マイクロデバイス１９９
２年６月号第８４−８８頁に紹介されているフィールド
シールド構造による方法、さらには、半導体基板表面に
活性領域を囲む溝を設けると共にこの溝を絶縁物で充填
するトレンチ分離による方法等がある。

【０００３】このうち、ＬＯＣＯＳ分離法は、シリコン
を酸化して分離領域を形成するものであるため、バーズ
・ビークが発生して分離領域がリソグラフィ加工寸法よ
り拡大し、微細加工に限界を生じている。トレンチ分離
法は、ＬＯＣＯＳ分離法の上記欠点を解決できるが、工
程の複雑さに加え、溝底部でのシリコン表面が持つ歪み
や充填物とシリコン基体との歪み等に起因する表面漏洩
という電気的特性上の課題がある。また、フィールドシ
ールド構造分離法は、基体表面上にＭＯＳ構造を形成す
ると共に、そのＭＯＳ構造のゲート電極（最上のメタル
層）の電位を基体表面での導電チャネルの形成を防ぐこ
とができる電位に固定し、このゲート電極をフィールド
シールド電極として素子分離を行う方法である。このた
め、通常のＭＯＳトランジスタにおいても観察されるよ
うな現象（例えば、基体内部に形成されたドレイン・ソ
ース間の空乏層の拡がりによる短チャネル効果やパンチ
スルー降伏等）が生じ、微細化が困難である。従って、
これらの従来汎用されている技術においては、デザイン
ルールが０．２μｍ以下であるような、いわゆるディー
プ・サブミクロン素子と呼ばれる超ＬＳＩの微細化を進
める上で限界がある。

【０００４】これらの欠点を解決する技術として、例え
ば電子情報通信学会論文誌Ｃ−II，Vol.J79-C-II,No.6,
pp266-272 には、シリコン基体表面に互いに絶縁分離さ
れたエピタキシャル層を設けると共に、このエピタキシ
ャル層にＭＯＳトランジスタを形成するようにした分離
法が紹介されている。しかしながら、この方法において
も、絶縁分離は、エピタキシャル層を形成する前の薄い
絶縁膜によってなされるようになっていることから、こ
こに寄生チャネルが形成されやすく、これが漏洩路とな
って充分な絶縁分離を行うことができないという問題が
あった。また、回路機能素子として動作するエピタキシ
ャル層内のＭＯＳトランジスタのドレイン、ソース領域
から不純物がエピタキシャル層内に拡散することで短チ
ャネル効果を生じるという問題もあった。

【０００５】

【発明が解決しようとする課題】このように従来の絶縁
分離技術では、複数のＭＯＳトランジスタを集積して構
成する半導体装置において、ギガ・ビット級のＤＲＡＭ
のような超ＬＳＩと呼ばれる高密度集積回路を実現でき
る程度にまで絶縁分離幅を縮小することは困難であっ
た。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ＭＯＳ集積回路における絶縁分離幅
を顕著に縮小して高集積化を可能とすることができる半
導体装置およびその製造方法を提供することにある。

【０００７】

【課題を解決するための手段】請求項１記載の半導体装
置は、単結晶基体の一主表面に形成されたフィールドシ
ールド構造の絶縁分離領域と、この絶縁分離領域によっ
て囲まれた領域における単結晶基体上に形成された複数
のエピキシャル層と、これらのエピキシャル層にそれぞ
れ形成されたＭＯＳトランジスタとを備えている。

【０００８】この半導体装置では、単結晶基体の表面の
絶縁分離領域がフィールドシールド構造をなし、このフ
ィールドシールド構造に囲まれた複数のエピキシャル層
にそれぞれＭＯＳトランジスタが形成されている。この
エピタキシャル層のうち、ＭＯＳトランジスタのゲート
構造下の領域はＭＯＳトランジスタのチャネル領域（活
性領域）を構成し、それ以外の領域はＭＯＳトランジス
タのソース・ドレイン領域を構成する。フィールドシー
ルド構造は、活性領域であるエピキシャル層に埋め込ま
れ、エピタキシャル層を完全に分断して単結晶基体に接
触している形となっているので、エピタキシャル層間の
フィールドシールド構造下に寄生チャネルによる漏洩路
が形成されるのを抑制することが可能となる。これによ
り、フィールドシールド構造の絶縁分離幅を従来技術に
比して著しく狭めることができ、高密度集積回路の実現
が容易となる。また、ＭＯＳトランジスタのゲート構造
下のチャネル領域を構成するエピタキシャル層は、ゲー
ト構造と高濃度の単結晶基体とによって挟まれる薄い層
であるため、ドレイン・ソース間の空乏層の拡がりによ
る短チャネル効果が抑制される。

【０００９】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、さらに、各エピキシャル層上
のＭＯＳトランジスタを挟む両側領域にそれぞれ積層さ
れた、エピタキシャル層とは逆導電型の第２のエピタキ
シャル層を備え、この第２のエピタキシャル層がＭＯＳ
トランジスタのドレインおよびソース領域となるように
構成したものである。

【００１０】請求項３記載の半導体装置は、請求項１ま
たは請求項２記載の半導体装置において、単結晶基体が
第１導電型不純物を高濃度に含有するシリコン単結晶基
体であり、エピタキシャル層が第１導電型不純物を低濃
度に含有するシリコンエピタキシャル層であるように構
成したものである。

【００１１】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、フィールド・シールド構造に
おけるフィールドシールド電極とシリコン単結晶基体と
の間の絶縁膜が、シリコン酸化膜、シリコン窒化膜およ
びシリコン酸化膜を順次積層してなる３層構造を有する
ように構成したものである。この半導体装置では、フィ
ールドシールド構造での電界効果が、フィールドシール
ド構造の絶縁膜を単相の二酸化シリコン膜で構成した場
合よりも増大するため、絶縁分離特性が向上する。さら
に、フィールドシールド構造を３層構造とした場合の欠
陥率は、単相の二酸化シリコン膜で構成した場合よりも
低く、製品の歩留りを向上できる。

【００１２】請求項５記載の半導体装置の製造方法は、
単結晶基体の一主表面にフィールドシールド構造の絶縁
分離領域を形成する工程と、この絶縁分離領域によって
囲まれた領域における単結晶基体の上にエピキシャル層
を形成する工程と、このエピキシャル層に本来の動作機
能を担うＭＯＳトランジスタを形成する工程と、エピキ
シャル層上のＭＯＳトランジスタを挟む両側領域に、エ
ピタキシャル層とは逆導電型の第２のエピタキシャル層
を積層形成する工程と、第２のエピタキシャル層中の不
純物をエピタキシャル層中に拡散させて、ＭＯＳトラン
ジスタのドレインおよびソース領域の一部となる第２導
電型の不純物領域を形成する熱処理工程とを含んでい
る。この半導体装置の製造方法では、熱処理によって第
２のエピタキシャル層中の不純物がエピタキシャル層中
に拡散するが、その拡散は、その下層の高濃度の単結晶
基体によって抑止され、フィールドシールド構造の下側
に回り込むことがない。このため、フィールドシールド
構造によるＭＯＳトランジスタ間の絶縁分離効果を高く
維持することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して具体的に説明する。

【００１４】図１は、本発明の一実施の形態に係る半導
体装置の断面構成を表すものである。この図に示したよ
うに、高濃度のＰ型単結晶シリコンからなるシリコン基
体１０１の一主表面には、絶縁膜１０２、フィールドシ
ールド電極１０３および絶縁保護膜１０４からなるフィ
ールドシールド構造の絶縁分離領域が選択的に形成され
ている。この絶縁分離領域によって囲まれた活性領域に
おけるシリコン基体１０１上には低濃度のＰ^- 型エピタ
キシャル層１０７，１０８が形成され、さらにこれらの
Ｐ^- 型エピタキシャル層１０７，１０８には、それぞ
れ、本来の回路動作機能を担うＭＯＳトランジスタ
Ｑ₁ ，Ｑ₂ が形成されている。

【００１５】フィールドシールド構造の最下層である絶
縁膜１０２は、厚さ６０〜６００オングストロームの二
酸化シリコン膜で構成され、その上のフィールドシール
ド電極１０３は、燐を含む厚さ５００〜２０００オング
ストロームの多結晶シリコン膜で構成されている。フィ
ールドシールド電極１０３を被覆する絶縁保護膜１０４
は、厚さ２００〜２０００オングストロームの二酸化シ
リコン膜で構成されている。このフィールドシールド構
造の側面は、例えば二酸化シリコンからなるサイドウォ
ール１０５，１０６で覆われている。

【００１６】ＭＯＳトランジスタＱ₁ （Ｑ₂ ）のゲート
構造は、Ｐ^- 型エピタキシャル層１０７（１０８）の中
央領域に選択的に形成されたゲート絶縁膜１０９（１１
０）と、このゲート絶縁膜１０９（１１０）上に形成さ
れたゲート電極１１１（１１２）と、ゲート電極１１１
（１１２）を覆うようにして形成された保護膜１１３
（１１４）とから構成されている。ゲート絶縁膜１０９
（１１０）は、例えば、厚さ１００オングストロームの
二酸化シリコン膜からなり、ゲート電極１１１（１１
２）は、例えば、燐を含有する多結晶シリコンからな
り、保護膜１１３（１１４）は、例えば、二酸化シリコ
ンからなる。このゲート構造の側面は、フィールドシー
ルド構造の側面と同様に、二酸化シリコンからなるサイ
ドウォール１１５，１１６，１１７，１１８で覆われて
いる。なお、ゲート電極１１１（１１２）は、例えば、
活性領域からフィールドシールド構造の保護膜１０４の
上面に伸びだす多結晶シリコン配線電極（図示せず）と
同一層として形成され、所定の回路素子間接続に用いら
れる。

【００１７】ＭＯＳトランジスタＱ₁ ，Ｑ₂ のゲート構
造とフィールドシールド構造の間のＰ^- 型エピタキシャ
ル層１０７（１０８）のうち、表面から所定の深さまで
は、Ｎ型領域１２８，１２９（１３０，１３１）となっ
ている。これらのＮ型領域１２８，１２９（１３０，１
３１）の上面は、各ＭＯＳトランジスタＱ₁ ，Ｑ₂ のド
レインおよびソース領域としてのＮ型エピタキシャル層
１１９，１２０（１２１，１２２）とそれぞれ接触して
いる。Ｎ型エピタキシャル層１１９〜１２２は、燐を１
０¹⁸〜１０²⁰／ｃｍ³ 程度含み、その上面は、多結晶シ
リコンからなる電極接続部１２３，１２４（１２５，１
２６）に接触している。電極接続部１２３，１２４（１
２５，１２６）もまた、燐もしくは砒素等のＮ型不純物
を高濃度（１０¹⁹〜１０²¹／ｃｍ³ 程度）に含有し、ド
レイン・ソース領域（Ｎ型エピタキシャル層１１９〜１
２２）に接続すると共に、フィールドシールド構造およ
びＭＯＳトランジスタのゲート構造の絶縁保護膜１０４
および保護膜１１３（１１４）上に拡がって伸びだして
いる。

【００１８】さらに、以上の素子構造を覆うようにし
て、ＢＰＳＧ膜（ボロン・燐・シリケート・ガラス層）
等からなる層間絶縁膜１２７が形成されている。この層
間絶縁膜１２７の所要の箇所にはコンタクトホールが開
孔され、これを介して、層間絶縁膜１２７の下層の被コ
ンタクト領域と配線電極ＦＳ，Ｄ１，Ｓ１，Ｄ２，Ｓ２
との間がそれぞれ接続されている。具体的には、配線電
極ＦＳはフィールドシールド電極１０３に接続し、配線
電極Ｄ１はＭＯＳトランジスタＱ１のドレイン領域１１
９の電極接続部１２３に接続し、配線電極Ｓ１はＭＯＳ
トランジスタＱ１のソース領域１２０の電極接続部１２
４に接続し、配線電極Ｄ２はＭＯＳトランジスタＱ２の
ドレイン領域１２１の電極接続部１２５に接続し、配線
電極Ｓ１はＭＯＳトランジスタＱ２のソース領域１２２
の電極接続部１２６に接続している。なお、これらの配
線電極は、例えばアルミニューム・銅合金等から構成さ
れる。

【００１９】次に、図２ないし図５および図１を参照し
て、このような構造の半導体装置の製造方法を説明す
る。

【００２０】図２ないし図５は、上記のような構造の半
導体装置の主要な製造工程における断面構造を表すもの
である。まず、図２に示したように、シリコン基体１０
１の一主表面に活性領域形成部分を露出し、この上にフ
ィールドシールド構造を選択的に形成する。本実施の形
態では、シリコン基体１０１として、例えば０．０１０
〜０．０３０Ωｃｍ程度の比抵抗を有する高濃度Ｐ型シ
リコン単結晶基体を用いる。但し、シリコン基体１０１
の代わりに、サファイアのような単結晶絶縁物も用いる
ことも可能である。フィールドシールド構造は、例えば
次のようにして形成する。まず、熱酸化成長法により、
シリコン基体１０１上に厚さ６０〜６００オングストロ
ームの二酸化シリコン膜からなる絶縁膜１０２を形成し
たのち、気相成長法により、厚さ５００〜２０００オン
グストロームの多結晶シリコン膜からなるフィールドシ
ールド電極１０３を形成する。多結晶シリコン膜には、
その成長中もしくは成長後に燐（Ｐ）等の不純物を導入
して導電性を付与する。次に、この多結晶シリコン（フ
ィールドシールド電極１０３）の熱酸化処理および多結
晶シリコン上面への二酸化シリコンの気相成長処理を単
独もしくは組み合わせることにより、厚さ２００〜２０
００オングストロームの絶縁保護膜１０４を形成する。
次に、こうして得られた３重積層構造を、写真蝕刻法
（フォトリソグラフィ法）を用いて選択除去する。これ
により、活性領域部分のみが露呈するようにパターンニ
ングされたフィールドシールド構造が形成される。

【００２１】次に、図３に示したように、フィールドシ
ールド構造に囲まれた活性領域部分のそれぞれのフィー
ルドシールド構造の側面に、２００〜２０００オングス
トロームの幅を持つサイドウォール１０５，１０６を形
成する。このサイドウォール１０５，１０６は、例え
ば、二酸化シリコン膜を気相成長させたのち、これを異
方性エッチング法によりエッチングするという既知の工
程で形成する。次に、同図に示したように、サイドウォ
ール１０５，１０６に囲まれた活性領域部分のシリコン
基体１０１の表層部分に燐の補償拡散を施して低濃度の
Ｐ^- 型領域１０１ａ，１０１ｂを形成したのち、その表
面に比抵抗１Ωｃｍ程度の低濃度のＰ^- 型エピタキシャ
ル層１０７，１０８を形成する。補償拡散は、シリコン
基体１０１の表層部分に燐をイオン注入したのち熱処理
を施すことにより行う。この補償拡散は、以後のエピタ
キシャル工程においてシリコン基体１０１中の不純物の
侵入によりエピタキシャル層１０７，１０８の比抵抗が
低下するのを防止するため、シリコン基体１０１表面の
見かけ上のＰ型濃度を低下させることを目的とするもの
であり、これにより、エピタキシャル層の比抵抗制御を
精度良く行うことができる。Ｐ^- 型エピタキシャル層１
０７，１０８は、既知のエピタキシャル技術を用いて、
活性領域部分におけるシリコン基体１０１表面の露呈部
分に５００オングストローム〜１μｍの膜厚に形成す
る。このＰ^- 型エピタキシャル層１０７，１０８の形成
により活性領域が画定する。

【００２２】次に、図４に示したように、活性領域にお
けるＰ^- 型エピタキシャル層１０７，１０８の上にＭＯ
Ｓトランジスタのゲート構造を形成する。具体的には、
Ｐ^-型エピタキシャル層１０７，１０８の上に、それぞ
れ、厚さ１００オングストローム程度の二酸化シリコン
膜からなるゲート絶縁膜１０９，１１０を形成したの
ち、その上に、燐を含有する多結晶シリコンからなるゲ
ート電極１１１，１１２を形成し、さらにその上に、二
酸化シリコン膜からなる保護膜１１３，１１４を被覆形
成する。そして、ゲート絶縁膜１０９，１１０、ゲート
電極１１１，１１２および保護膜１１３，１１４からな
る積層構造を選択エッチングによってパターニングする
ことにより、Ｐ^- 型エピタキシャル層１０７，１０８の
各中央領域にＭＯＳトランジスタのゲート構造を形成す
る。さらに、このゲート構造の側面に、フィールドシー
ルド構造の側面にサイドウォールを形成した工程と同様
の方法により、二酸化シリコンからなるサイドウォール
１１５，１１６，１１７，１１８を形成する。なお、ゲ
ート電極１１１，１１２は、活性領域からフィールドシ
ールド構造の保護膜１０４の上面にかけて伸びだす第２
の多結晶シリコン配線電極（図示せず）と同一層として
形成し、所定の回路素子間接続に用いるようにしてもよ
い。

【００２３】次に、図５に示したように、ＭＯＳトラン
ジスタのゲート構造とフィールドシールド構造の間のＰ
^- 型エピタキシャル層１０７，１０８の各露呈面の上
に、それぞれ、燐を１０¹⁸〜１０²⁰／ｃｍ³ 程度含むＮ
型エピタキシャル層１１９，１２０およびＮ型エピタキ
シャル層１２１，１２２を形成する。

【００２４】次に、同図に示したように、Ｎ型エピタキ
シャル層１１９〜１２２の上に、それぞれ、燐もしくは
砒素のＮ型不純物を高濃度に（１０¹⁹〜１０²¹／ｃｍ³
程度）含む多結晶シリコンからなる電極接続部１２３，
１２４，１２５，１２６を選択的に形成する。これらの
電極接続部１２３，１２４，１２５，１２６は、Ｎ型の
ドレイン・ソース領域（Ｎ型エピタキシャル層１１９〜
１２２）と電気的に接続されると共に、フィールドシー
ルド構造およびＭＯＳトランジスタのゲート構造の保護
膜１０４，１１３，１１４上に拡がって伸びだし、以後
の金属電極への接触部となる。

【００２５】次に、先の図１に示したように、主表面全
体を覆うように、ＢＰＳＧ膜等からなる層間絶縁膜１２
７を形成し、これを選択エッチングして開孔を設ける。
次に、アルミニューム・銅合金等からなる配線電極層を
形成し、これを選択エッチングすることにより、フィー
ルドシールド電極１０３に接続する配線電極ＦＳと、Ｍ
ＯＳトランジスタＱ１のドレイン領域１１９の電極接続
部１２３に接続するＤ１と、ＭＯＳトランジスタＱ１の
ソース領域１２０の電極接続部１２４に接続するＳ１
と、ＭＯＳトランジスタＱ２のドレイン領域１２１の電
極接続部１２５に接続するＤ２と、ＭＯＳトランジスタ
Ｑ２のソース領域１２２の電極接続部１２６に接続する
Ｓ２とを形成する。

【００２６】最後に、所定の温度での熱処理を行う。こ
の熱処理工程により、Ｎ型エピタキシャル層１１９〜１
２２からそれらの下側のＰ^- 型エピタキシャル層１０
７，１０８へとＮ型不純物が侵入して、それぞれ、Ｎ型
領域１２８，１２９，１３０，１３１が形成される。こ
れらのＮ型領域１２８〜１３１は、それぞれ、ＭＯＳト
ランジスタのゲート構造のサイドウォール１１５〜１１
８の下側にまで伸びだしてトランジスタ特性を確保す
る。一方、Ｎ型領域１２８〜１３１の下側への伸びだし
は、図示のように高濃度のシリコン基体１０１によって
抑止されるので、その深さはＰ^- 型エピタキシャル層１
０７，１０８の膜厚によって制限されることとる。

【００２７】このように、本実施の形態では、高濃度の
Ｐ型のシリコン基体１０１の表面にフィールドシールド
構造を選択的に形成し、このフィールドシールド構造に
よって画定される活性領域にＰ^- 型エピタキシャル層１
０７，１０８を形成すると共に、このＰ^- 型エピタキシ
ャル層１０７，１０８の上にＭＯＳトランジスタのゲー
ト構造を形成するようにしたので、ＭＯＳトランジスタ
のドレイン・ソース領域であるＮ型領域１２８，１２
９，１３０，１３１は、表面濃度が極めて高いシリコン
基体１０１の存在により、Ｐ^- 型エピタキシャル層１０
７，１０８の厚さを越えてシリコン基体１０１の表層部
にまで伸びだすのを阻止され、フィールドシールド構造
の下側には到達しない。このため、フィールドシールド
構造によるＭＯＳトランジスタ間の絶縁分離効果が高
く、絶縁分離幅を顕著に縮小できる。なお、このような
効果は、単結晶半導体基体であるシリコン基体１０１の
代わりにサファイアのような単結晶絶縁物を用いても達
成できる。

【００２８】また、本実施の形態では、ＭＯＳトランジ
スタのゲート構造下の導電チャネルを形成するＰ^- 型エ
ピタキシャル層１０７，１０８がゲート構造と高濃度の
シリコン基体１０１とによって挟まれる薄い層であるた
め、ドレイン・ソース間の空乏層拡がりによる短チャネ
ル効果を抑制することができる。このため、ＭＯＳトラ
ンジスタのゲート長を従来より縮小しても所要のトラン
ジスタ特性を得ることができ、この点でもＭＯＳ型集積
回路の高密度化が容易となる。

【００２９】次に、本発明の他の実施の形態を説明す
る。

【００３０】図６は、本発明の他の実施の形態に係る半
導体装置の断面構成を表すものである。なお、この図で
は、上記実施の形態と同一の構成要素に同一の符号を付
し、適宜説明を省略する。本実施の形態では、フィール
ドシールド構造におけるフィールドシールド電極１０３
と高濃度のＰ型のシリコン基体１０１との間の絶縁膜２
０１を３層構造で構成している。図７に示したように、
この絶縁膜２０１の３層構造は、シリコン基体１０１を
熱酸化することにより得られる２０５０オングストロー
ム程度の膜厚の二酸化シリコン膜２０２と、その上面に
気相成長により得られる厚さ３０〜８０オングストロー
ム程度の窒化シリコン膜２０３と、窒化シリコン膜２０
３を熱酸化して得られる１０〜５０オングストロームの
二酸化シリコン膜２０４とから構成されている。

【００３１】本実施の形態では、フィールドシールド構
造の絶縁膜２０１が、いわゆるＯＮＯ（酸化膜−窒化膜
−酸化膜）構造の３層膜であるため、例えば特開平６−
２６８０５８号（特願平５−８１３１９号）公報に記載
されているように、その絶縁分離領域での電界効果は、
フィールドシールド構造の絶縁膜を単相の二酸化シリコ
ン膜で構成した場合よりも増大する。したがって、絶縁
分離特性を強化することができる。さらに、例えばＤＲ
ＡＭの容量素子に関する特公昭５９−９７７号（特願昭
５１−１１９９１号）公報にも詳述されているように、
３層構造の欠陥率は、フィールドシールド構造の絶縁膜
を単相の二酸化シリコン膜で構成した場合よりも低い。
したがって、高歩留りで集積回路を生産することがで
き、経済性の優れた半導体装置を提供することができ
る。

【００３２】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
り、上記の各実施の形態における各層の材料や導電型等
は必要に応じて変更可能である。例えば、上記実施の形
態においてはＮチャネル型ＭＯＳトランジスタを集積す
る場合を示したが、Ｐチャネル型ＭＯＳトランジスタに
も適用可能である。この場合には、シリコン基体１０１
およびＰ^- 型エピタキシャル層１０７，１０８の導電型
をＮ型にすると共に、Ｎ型エピタキシャル層１１９〜１
２２および電極接続部１２３，１２４，１２５，１２６
の導電型をＰ型にすればよい。

【００３３】また、フィールドシールド構造のフィール
ドシールド電極１０３の下に形成する絶縁膜は、二酸化
シリコン膜の単層構造やＯＮＯ膜の３層構造には限られ
ず、他の組成および構造であってもよい。

【００３４】

【発明の効果】以上説明したように、請求項１ないし請
求項４のいずれか１に記載の半導体装置によれば、単結
晶基体の表面の絶縁分離領域をフィールドシールド構造
とすると共に、このフィールドシールド構造に囲まれた
複数のエピキシャル層にそれぞれＭＯＳトランジスタを
形成するようにしたので、フィールドシールド構造は、
活性領域であるエピキシャル層に埋め込まれてエピタキ
シャル層を完全に分断し、単結晶基体に接触する形とな
る。このため、エピタキシャル層間のフィールドシール
ド構造下に寄生チャネルによる漏洩路が形成されるのを
抑制することができる。したがって、フィールドシール
ド構造の絶縁分離幅を従来に比べて著しく狭めても十分
な素子間絶縁分離が可能となり、半導体集積回路の高密
度化を図ることができる。また、ＭＯＳトランジスタの
ゲート構造下のチャネル領域を構成するエピタキシャル
層は、ゲート構造と高濃度の単結晶基体とによって挟ま
れる薄い層であるため、ドレイン・ソース間の空乏層拡
がりによる短チャネル効果を抑制できる。このため、ゲ
ート長を従来より一層短縮してもトランジスタ特性を維
持することができる。したがって、この点でも半導体集
積回路の高密度化を図ることができるという効果を奏す
る。

【００３５】特に、請求項４記載の半導体装置によれ
ば、フィールド・シールド構造におけるフィールドシー
ルド電極とシリコン単結晶基体との間の絶縁膜が、シリ
コン酸化膜、シリコン窒化膜およびシリコン酸化膜を順
次積層してなる３層構造を有するように構成したので、
フィールドシールド構造での電界効果が、フィールドシ
ールド構造の絶縁膜を単相の二酸化シリコン膜で構成し
た場合よりも増大し、絶縁分離特性が向上する。したが
って、同一分離特性を前提とすれば、より一層の高密度
化が可能となる。さらに、フィールドシールド構造を３
層構造とした場合の欠陥率は、単相の二酸化シリコン膜
で構成した場合よりも低いため、製品の歩留りを向上さ
せることができるという効果もある。

【００３６】請求項５記載の半導体装置の製造方法によ
れば、熱処理によって第２のエピタキシャル層中の不純
物がエピタキシャル層中に拡散する際に、その拡散をそ
の下層の高濃度の単結晶基体によって抑止し、フィール
ドシールド構造の下側に回り込むことがないようにした
ので、フィールドシールド構造によるＭＯＳトランジス
タ間の絶縁分離効果を高く維持することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体装置の構造
を表す素子断面図である。

【図２】本発明の一実施の形態に係る半導体装置の製造
方法の主要工程を表す素子断面図である。

【図３】図２に続く工程を表す素子断面図である。

【図４】図３に続く工程を表す素子断面図である。

【図５】図４に続く工程を表す素子断面図である。

【図６】本発明の他の実施の形態に係る半導体装置の要
部構造を表す素子断面図である。

【図７】図６におけるフィールドシールド構造における
フィールドシールド電極下に形成された絶縁膜の詳細構
造を表す拡大断面図である。

【符号の説明】

１０１ シリコン基体 １０２，２０１ 絶縁膜 １０３ フィールドシールド電極 １０４ 絶縁保護膜 １０５，１０６ サイドウォール １０７，１０８ Ｐ^- 型エピタキシャル層 １０９，１１０ ゲート絶縁膜 １１１，１１２ ゲート電極 １１３，１１４ 保護膜 １１９〜１２２ Ｎ型エピタキシャル層 １２３，１２４，１２５，１２６ 電極接続部 １２７ 層間絶縁膜 １２８，１２９，１３０，１３１ Ｎ型領域 ＦＳ，Ｄ１，Ｓ１，Ｄ２，Ｓ２ 配線電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】 単結晶基体の一主表面に形成されたフィ
   ールドシールド構造の絶縁分離領域と、 この絶縁分離領域によって囲まれた領域における前記単
   結晶基体上に形成された複数のエピキシャル層と、 これらのエピキシャル層にそれぞれ形成されたＭＯＳト
   ランジスタとを備えたことを特徴とする半導体装置。
2. 【請求項２】 さらに、前記各エピキシャル層上の前記
   ＭＯＳトランジスタを挟む両側領域にそれぞれ積層され
   た、前記エピタキシャル層とは逆導電型の第２のエピタ
   キシャル層を備え、 前記エピタキシャル層が前記ＭＯＳトランジスタのチャ
   ネル領域を構成し、 前記第２のエピタキシャル層が前記ＭＯＳトランジスタ
   のドレインおよびソース領域を構成することを特徴とす
   る請求項１記載の半導体装置。
3. 【請求項３】 前記単結晶基体は、第１導電型不純物を
   高濃度に含有するシリコン単結晶基体であり、 前記エピタキシャル層は、第１導電型不純物を低濃度に
   含有するシリコンエピタキシャル層である、ことを特徴
   とする請求項１または請求項２記載の半導体装置。
4. 【請求項４】 前記フィールド・シールド構造における
   フィールドシールド電極と前記シリコン単結晶基体との
   間の絶縁膜は、シリコン酸化膜、シリコン窒化膜および
   シリコン酸化膜を順次積層してなる３層構造を有するこ
   とを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 単結晶基体の一主表面にフィールドシー
   ルド構造の絶縁分離領域を形成する工程と、 この絶縁分離領域によって囲まれた領域における前記単
   結晶基体の上にエピキシャル層を形成する工程と、 このエピキシャル層にＭＯＳトランジスタを形成する工
   程と、 前記エピキシャル層上の前記ＭＯＳトランジスタを挟む
   両側領域に、前記エピタキシャル層とは逆導電型の第２
   のエピタキシャル層を積層形成する工程と、 第２のエピタキシャル層中の不純物を前記エピタキシャ
   ル層中に拡散させて、前記ＭＯＳトランジスタのドレイ
   ンおよびソース領域となる第２導電型の不純物領域を形
   成する熱処理工程とを含むことを特徴とする半導体装置
   の製造方法。