JP2013511850A - 歪み材料を有する半導体デバイス - Google Patents

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Abstract

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。

Description

本開示は概して、歪み材料（strain material）を有する半導体デバイスに関する。
読み出し専用メモリ（ROM）セルのアレイなどのメモリアレイは、高い密度および一般的な論理デバイスよりも小さいフットプリントを有するように作られる。このようなデバイスの高い密度および小さいフットプリントにより、且つ加工技術の進化が原因で、半導体ダイには一般的な論理ゲートおよび高密度メモリアレイを含むシステムオンチップ（SOC）デバイスを製造する間、デバイス寸法の光学近接効果補正（optical proximity correction；OPC）のための限定空間が存在する。SOCデバイスに組み込まれたROMデバイスのOPC補正に使用可能な限定空間は、低減されたデバイス性能をもたらすことがある。OPC補正を可能にする幅の広いデバイスの代替的な提供は、性能を改善することができるが、一般的により大きなメモリ面積を消費し、より大きいデバイスサイズが原因でより高い漏電電流を発生させることになる。
半導体デバイスは、半導体デバイスのセルに非対称の歪みをもたらす歪み材料を有することができる。例えば、ROMデバイスにおいて、メモリセルのトランジスタのドレイン領域よりもそのトランジスタのソース領域に、より多くの歪み材料が適用され得る。例えば、ドレインは第１隣接セルと共有された共通ドレインであり得、それは共通ドレイン上に歪み材料を堆積する領域をほとんど提供しない。対照的に、ソースは第２隣接セルのソースから離されるか、または分離され得、ソース上に歪み材料を堆積する大きな領域を提供する。ドレインと比較したソースにおける追加的な歪み材料は、セルの性能を改善するメモリセルのトランジスタのチャネルに沿った非対称の歪みを誘導することができる。
特定の実施形態では、多数のセルを含む半導体デバイスに歪み材料を適用する段階を含む方法が開示される。セルのうちの少なくとも２つは、互いに隣接している。少なくとも２つのセルの１番目は第１ソースを含み、少なくとも２つのセルの２番目は第２ソースを含む。第１ソースは第２ソースに隣接し、シャロートレンチ分離領域は第１ソースと第２ソースとの間にある。歪み材料の少なくとも一部は、第１ソースと第２ソースとの間のシャロートレンチ分離領域上に堆積される。
別の特定の実施形態では、その方法は、半導体デバイスに第１マスクを適用してパターン化されたデバイスを形成する段階を含む。第１マスクは、少なくとも１つのダミーゲートを特定する。その方法は、パターン化されたデバイスをエッチングして少なくとも１つのダミーゲートを除去し、パターン化されたデバイス内にエッチング領域を形成する段階を含む。その方法はさらに、パターン化されたデバイス内のエッチング領域に歪み材料を堆積する段階を含む。
別の特定の実施形態では、半導体デバイスを含む装置が開示される。半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接した第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
開示された実施形態のうちの少なくとも１つによって提供された１つの特別な利点は、非対称に誘導された歪みをセルにもたらし得る歪み材料の適用によってセルの性能が向上され得る、ということである。結果として、ROMなどのデバイスの性能は、セル密度を減少することなしに改善され得る。歪み材料により進展した性能は、セル密度の増加につれて減少されたOPC補正による性能の低減を少なくとも部分的に補うことができる。
歪み材料を含む半導体デバイスの特定の例示的な実施形態の略図である。 歪み材料を含む半導体デバイスの製造段階の第１の例示的な実施形態の概略図である。 歪み材料を含む半導体デバイスの製造段階の第２の例示的な実施形態の概略図である。 歪み材料を含む半導体デバイスの製造段階の第３の例示的な実施形態の概略図である。 歪み材料を含む半導体デバイスを形成する方法の第１の例示的な実施形態のフローチャートである。 歪み材料を含む半導体デバイスを形成する方法の第２の例示的な実施形態のフローチャートである。 ドレイン上よりもソース上により多くの歪み材料を有するセルを含む構成要素を含む無線通信デバイスの特定の実施形態のブロック図である。 ドレイン上よりもソース上により多くの材料を有するセルとともに使用するための製造プロセスを図示するデータフロー図である。
本開示の他の側面、利点および特徴は、セクション：図面の簡単な説明、詳細な説明、および特許請求の範囲を含む全体の出願書類を検討した後に、明らかになるだろう。
図１は、多数の代表的なセル110、112、114、および116上に堆積された歪み材料104を有する半導体デバイス100を示す。セル110は、ソース120と、ゲート122と、セル112と共有された共通ドレイン124とを有する。セル112は、ゲート126とソース128とを有する。ソース128はセル114のソース130に隣接している。シャロートレンチ分離領域140は、セル112のソース128とセル114のソース130との間にある。シャロートレンチ分離領域140は、半導体基板内に分離材料142を含み、ソース130からソース128を少なくとも部分的に電気的に絶縁する。セル114は、ゲート132と、セル116と共有されたドレイン134とを有する。セル116は、ゲート136とソース138とを含む。特定の実施形態では、半導体デバイス100は不揮発性メモリデバイスであり得る。例えば、半導体デバイス100は読み出し専用メモリ（ROM）であり得る。
特定の実施形態では、歪み材料量が増加するにつれて、歪み材料104によって誘導される歪み量が増加する。歪み材料104は、窒化ケイ素（SiN）、炭化ケイ素（SiC）、他の歪み材料、またはそれらの何れかの組み合わせを含むことができる。図に示すように、歪み材料104の第１量160はセル110および112の共通ドレイン124上にあり、ソース128、ソース130、およびシャロートレンチ分離領域140上の歪み材料104の第２量164より少ない。歪み材料104の第３量162はセル114および116の共通ドレイン134上にあり、第１量160と実質的に同一である。歪み量はそれ故に、共通ドレイン124および134よりもソース128、130により多くもたらされ得る。
共通ドレイン124を共有する隣接したセル110および112の間の第１ゲート間距離150は、共通ドレイン124上に堆積され得る歪み材料104の量に物理的な制限を与える。対照的に、シャロートレンチ分離領域140によって離される隣接したセル112および114の間の第２ゲート間距離152は、歪み材料104のより多くの量164がソース128および130上に堆積されることを可能にする。図に示すように、ソース128およびソース130上の歪み材料104は、シャロートレンチ分離領域140上に実質的に連続して広がる。結果として、歪み量は、ドレイン124およびドレイン134よりもソース128およびソース130にある歪み材料104によって、より多く誘導され得る。
セル110−116のそれぞれは、セルのソースとドレインと間の電気路の制御を可能にすることができる。例えば、セル110はゲート122に適用された信号に応答して、ソース120とドレイン124との間のチャネルに沿ったキャリア路（例えば、電子、正孔、またはそれらの組み合わせの進行路など）を制御する。ゲート122は、絶縁体140、ゲート金属142、キャッピング層144、および保護側壁材料146を含む。代表的なセル116などの１つまたは複数の代表的なセルは、Ｐ型電界効果トランジスタ（PFET）105であり得、その場合、歪み材料104はPFET105のチャネルに圧縮応力106を加えることができる。代わりに、代表的なセル116はＮ型FET（NFET）107であり得る。歪み材料106は、NFET107のチャネルに引張応力108を加えることができる。
共通ドレイン124、134上よりもシャロートレンチ分離領域140上に歪み材料104のより多くの量164が存在する結果、非対称の歪みが隣接するセルのチャネルに適用され得る。シャロートレンチ分離領域140上に置かれたダミーゲートを含むセル配置に比べて、非対称の歪みは隣接するセルのチャネル内のキャリア移動度を改善し、半導体デバイス100のセル密度を減少させることなくセル性能を向上することができる。例えば、増加されたセル密度は、ゲート122および126の間などの隣接するゲート間の空間量を低減することができる。ゲートピッチ（つまり、隣接するゲート間の距離）は比例的にゲートの高さよりも小さくなり、ゲート間への歪み材料の効果的な堆積はより複雑になる。例えば、堆積された材料はゲート間をピンチオフし、効果的な量の材料が堆積されるのを制限することがある。しかしながら、シャロートレンチ分離領域140を横切るゲート間距離152が大きくなると、ゲートピッチが低減される（つまり、ゲート間距離150が減少する）にもかかわらず、歪み材料の効果的な堆積が可能になる。
図２は、デバイス製造段階の第１の例示的な実施形態200を示す。製造段階200は、半導体デバイス202に第１マスク270を適用し、ダミーゲート構造体を含むパターン化されたデバイスを形成する段階を含む。例示的な実施形態では、製造段階200は図１の半導体デバイス100を形成するために使用され得る。
第１マスク270は、代表的なフィーチャ271、272、および273などの多数のフィーチャを含む。例えば、第１マスク270はフォトリソグラフィマスクであり得、フィーチャ271、272、および273のそれぞれが、半導体デバイス202上に１つまたは複数のゲートフィーチャを規定する１つまたは複数のリソグラフィ加工領域に対応し得る。図に示すように、半導体デバイス202はシャロートレンチ分離領域240を含み、また隣接するセル上に第１の代表的なゲートフィーチャ232と第２の代表的なゲートフィーチャ236とを含む。ダミーゲートフィーチャ275がシャロートレンチ分離領域240上に形成される。フィーチャ271−273は実質的に均一であり得、加工変動量を低減し、且つ半導体デバイス202上に（ダミーゲートを含む）ゲートの実質的に均一なアレイをもたらすために、均一に間隔を空けることができる。
代表的なフォトリソグラフィプロセス274は、第１マスクのフィーチャ271がダミーゲート275に対応することを示す。同様に、マスクフィーチャ272はゲート232に対応し、マスクフィーチャ273はゲート236に対応する。単一のフォトリソグラフィプロセス274が説明の簡便性のために示されるが、ゲート232、236、および275は多数のフォトリソグラフィ応用を含むことがある多数の加工段階を用いて形成され得る。
第２マスク280は、第２リソグラフィプロセスなどの第２プロセスに適用され得る。第２マスク280は、半導体デバイス202のダミーゲートエッチング領域288に対応するフィーチャ282を含む。例えば、材料284はフォトレジストを含むことができ、半導体デバイス202に適用され得る。第２マスク280は、材料284の領域を選択的に露出するために使用され得、材料284はエッチング領域288から除かれ得る。
エッチング領域288において材料284を除く加工の間に第２マスク280を用いた後、エッチング段階290が実施され得る。エッチング段階290は、ゲート232および236を除去することなくダミーゲート275を除去する１つまたは複数のエッチング段階またはタイプ（例えば、１つまたは複数のウェットエッチング、ドライエッチング、またはそれらの何れかの組み合わせなど）を含むことができる。エッチング段階290の後、残留材料284は除去されることができ、歪み材料の堆積段階292が実施されて、半導体デバイス202に歪み材料204が適用され得る。例えば、歪み材料204は窒化ケイ素（SiN）、炭化ケイ素（SiC）、他の歪み材料、またはそれらの何れかの組み合わせを含むことができる。
図３は、デバイス製造段階の第２の例示的な実施形態300を示す。製造段階300は、半導体デバイス302のゲート332に対応する第１の代表的なフィーチャ372と、半導体デバイス302のゲート336に対応する第２の代表的なフィーチャ373とを有するマスク370を含む。マスク370は、半導体デバイス302の領域377に対応するマスク領域376を含む。マスク領域376は、フィーチャのない領域として図示され、半導体デバイス302の領域377にゲートが形成されないことを示す。領域377はシャロートレンチ分離領域340を含むが、シャロートレンチ分離領域340上に形成されるゲートは含まない。
歪み材料の堆積段階392は、半導体デバイス302上に歪み材料304を適用するために実施され得る。例えば、歪み材料の堆積段階392では、SiN、SiC、歪みを誘導できる１つまたは複数の他の材料、またはそれらの何れかの組み合わせを堆積することができる。結果として生じるパターン化されたデバイス302は、図２のパターン化されたデバイス202と実質的に同一であり得る。しかしながら、製造段階300は、ダミーゲート構造体を除去するためのリソグラフィ段階を含まないことによって、図２に比べて加工を簡略化する。
図４は、図２の製造段階200によって生成された半導体デバイス202または図３の製造段階300によって生成された半導体デバイス302に適用される加工などの、半導体デバイス402の製造段階400の特定の実施形態を示す。半導体デバイス402は、それぞれ第１隣接セルと共通ドレインを共有し、シャロートレンチ分離領域によって第２隣接セルから離される多数のセルを含む。歪み材料404は、図１の歪み材料104に関して説明されたのと実質的に同一の方法で、セル上に堆積される。中間層誘電体（interlayer dielectric；ILD）材料406は歪み材料404上にある。
コンタクト形成段階492は、半導体デバイス402に電気導電コンタクトの形成をもたらす。説明すると、コンタクト411は第１セルのソースに電気導電路を提供し、コンタクト412は第１セルのゲートに電気導電路を提供し、コンタクト413は第１セルおよび第１セルに隣接する第２セルによって共有される共通ドレインに電気導電路を提供する。コンタクト414は第２セルのゲートに電気導電路を提供し、コンタクト415は第２セルのソースに電気導電路を提供する。
例示的な実施形態では、コンタクト411−415はILD材料406および歪み材料404をエッチングすることによって形成され得、セルにビアまたはトレンチを形成する。金属の堆積段階が実施され得、ビアまたはトレンチ内に電気導電路を形成する。
図に示すように、コンタクト411−414はILD406の上部面まで延伸する。しかしながら、コンタクト415はILD406の上部面まで延伸しない。例示的な実施形態では、コンタクト415は読み出し専用メモリ（ROM）セルとしてのセルのプログラミングを表し、特定のデータ値を記憶する。例えば、各セルによって記憶されるデータ値は、ソース領域が金属層と接触するか金属層と接触しないかによって示され得る。コンタクト411を有する第１セルは、論理“0”値などの第１論理値を記憶することができ、一方、ソースコンタクト415を有する第２セルは、論理“1”値などの第２論理値を記憶することができる。
半導体デバイス402への金属層の追加段階が494で実施される。金属層は、１つまたは複数のワードライン497と、１つまたは複数のビットライン496と、１つまたは複数のドレインライン495とを含むことができる。図に示すように、コンタクト411はビットライン496まで延伸し、一方、コンタクト415はビットライン496まで延伸しない。結果として、適切な読み出しデータ電圧がドレインライン495（例えば地上信号など）およびワードライン497に印加される場合、ビットライン496における電圧が測定され、選択されたセルに記憶されるデータ値を決定するために論理値と比較され得る。例えば、ビットライン496は予め論理“1”レベルに帯電されることができ、選択されたセルがビットライン496に結合されている場合（例えば、コンタクト411を有するセルなど）には論理“0”レベルまで放電されることができるが、選択されたセルがビットラインに結合されていない場合（例えば、コンタクト415を有するセルなど）には論理“0”レベルまで放電されることはできない。
図５は、歪み材料を含む半導体デバイスを形成する方法の第１の例示的な実施形態のフローチャートである。多数のセルを含む半導体デバイスが、502で提供され得る。図１のセル112およびセル114などの少なくとも２つのセルは、互いに隣接している。少なくとも２つのセルのうちの１番目は第１ソースを含み、少なくとも２つのセルのうちの２番目は第２ソースを含む。第１ソースは第２ソースに隣接し、シャロートレンチ分離領域は第１ソースと第２ソースとの間にある。例えば、図１のシャロートレンチ分離領域140は、セル112のソース128と隣接セル114のソース130との間に位置している。
歪み材料は、504で半導体デバイスに適用される。例えば、歪み材料は図２の歪み材料の堆積段階292に関して説明したように堆積され得る。歪み材料の少なくとも一部は、506で、第１ソースと第２ソースとの間のシャロートレンチ分離領域上に堆積される。第１ソースに対応するドレイン上よりも第１ソース上に、より多くの歪み材料が堆積され得る。説明すると、セル110および112の間よりも大きなセル112および114の間のゲート構造体間の利用可能な領域により、図１のドレイン124上よりもソース128上により多くの歪み材料が堆積されることができる。
共通ドレインを有する第１セットの隣接セルの第１ゲート間距離は、別々のドレインを有する第２セットの隣接セルの第２ゲート間距離よりも小さいことがある。例えば、第１セットの隣接セル110、112の間の第１ゲート間距離150は、図１の第２セットの隣接セル112、114の間の第２ゲート間距離152よりも小さい。第１ゲート間距離を上回る第２ゲート間距離は、第１セットの隣接セルのセル間よりも第２セットの隣接セルのセル間により多くの歪み材料を適用することを可能にすることができる。図１の半導体デバイス100などの特定の実施形態では、シャロートレンチ分離領域は第２セットの隣接セルのソース間にあり、歪み材料の堆積段階は、第１セットの隣接セルの共通ドレイン上よりもシャロートレンチ分離領域上により多量の歪み材料をもたらす。
半導体デバイスは、説明のための非限定的な例として、読み出し専用メモリ（ROM）などのメモリデバイスであり得る。歪み材料の適用段階は、電子デバイスに統合されたプロセッサで開始され得る。例えば、図８に関して説明されるように、歪み材料の適用段階は、製造プロセス828でコンピュータまたは他の電子デバイスによって開始され得る。代わりに、または加えて、図５の方法500がフィールド・プログラマブル・ゲート・アレイ（FPGA）、特定用途向け集積回路（ASIC）、中央処理装置（CPU）、デジタル・シグナル・プロセッサ（DSP）、コントローラ、別のハードウェアデバイス、またはそれらの何れかの組み合わせによって実施されるか、または開始され得ることを、当業者は認識するだろう。
図６は、歪み材料を含む半導体デバイスを形成する方法の第２の例示的な実施形態のフローチャートである。例示的な実施形態では、半導体デバイスは図１の半導体デバイス100であり得る。
第１マスクは602で半導体デバイスに適用され、パターン化されたデバイスを形成する。第１マスクは少なくとも１つのダミーゲートを特定する。例えば、第１マスクは、フィーチャ271によってダミーゲート275を特定する図２の第１マスク270であり得る。特定の実施形態では、少なくとも１つのダミーゲートは半導体デバイス内で機能回路から電気的に絶縁される。少なくとも１つのダミーゲートは、非稼働であり得る。
パターン化されたデバイスは604で、エッチングされて少なくとも１つのダミーゲートを除去し、パターン化されたデバイス内にエッチング領域を形成する。例えば、図２の第２マスク280などの第２マスクは606で、パターン化されたデバイスをエッチングするために使用され得る。
歪み材料を含む半導体デバイスは、608で作られ得る。歪み材料は説明のための非限定的な例として、炭化ケイ素または窒化ケイ素を含むことができる。特定の実施形態では、歪み材料は強い引張応力を有し、エッチング領域に隣接するＮ型電界効果トランジスタ（NFET）デバイスのソース上に堆積される。別の特定の実施形態では、歪み材料は圧縮応力を有し、エッチング領域に隣接するＰ型電界効果トランジスタ（PFET）デバイスのソース上に堆積される。
例えば、半導体デバイスの製造段階は610で、例えば図２の歪み材料の堆積段階292などによって、パターン化されたデバイス内のエッチング領域に歪み材料を堆積する段階を含むことができる。例えば図４のILD406などの中間層誘電体（ILD）材料は、612で歪み材料上に堆積され得る。
コンタクトは614で、ILD材料の少なくとも一部を通って堆積され得る。説明すると、コンタクトは図４の１つまたは複数のコンタクト411−415に関して説明されたように堆積され得る。少なくとも１つの金属層は616でコンタクト上に堆積され得、機能デバイスを形成する。例として、１つまたは複数のドレインライン495、ビットライン496、およびワードライン497を形成するための図４の金属層の追加段階494が実施され得、機能ROMデバイスを形成する。
第１マスクの適用段階、パターン化されたデバイスのエッチング段階、歪み材料の堆積段階、またはそれらの何れかの組み合わせは、電子デバイスに統合されたプロセッサで開始され得る。例えば、図８に関して説明されるように、第１マスクの適用段階、パターン化されたデバイスのエッチング段階、歪み材料の堆積段階、またはそれらの何れかの組み合わせは、製造プロセス828で、コンピュータまたは他の電子デバイスによって開始され得る。代わりに、または追加で、図６の方法600がフィールド・プログラマブル・ゲート・アレイ（FPGA）、特定用途向け集積回路（ASIC）、中央処理装置（CPU）、デジタル・シグナル・プロセッサ（DSP）、コントローラ、別のハードウェアデバイス、またはそれらの何れかの組み合わせによって実施されるか、または開始され得ることを、当業者は認識するだろう。
半導体デバイスが図1−4で示され、図5−6の方法が分離領域によって離されたソースおよび共通ドレインを有するセル配置に関して説明されたが、他の実施形態では、１つまたは複数のセットの隣接セルは、分離領域によって離されたドレインおよび隣接セルによって共有された共通ソースを代わりに有することができる。このような実施形態では、ソース領域上よりもドレイン領域上により多くの歪み材料が堆積され得、ドレイン上のより多量の歪み材料により、ソース領域上よりもドレイン領域上により多くの歪みを誘導することができる。ソース付近よりもドレイン付近のデバイスのチャネルにより多くの歪みを誘導することはまた、ダミーゲート構造体を有し、且つダミーゲート構造体の存在によりソースとドレインとの間により少量の歪み材料が実質的に対称に適用されたデバイスと比べて、キャリア移動度またはデバイス性能を向上させることができる。
図７は、ドレイン764、770よりもソース上により多くの歪み材料を有するセルを含む構成要素を含むシステム700の特定の実施形態のブロック図である。システム700は電子デバイスに実装されることができ、ソフトウェア766などのコンピュータ可読命令を記憶する不揮発性メモリ732（例えば、読み出し専用メモリ（ROM）など）などのコンピュータ可読媒体に結合されたデジタル信号プロセッサ（DSP）などのプロセッサ710を含む。システム700は、セル764を含む不揮発性メモリ732およびセル770を含むメモリ768などの、ドレインよりもソース上により多くの歪み材料を有するセルを含む構成要素を含む。
説明のための例では、ドレインよりもソース上により多くの歪み材料を有するセル764、770は、図1−6の何れかの実施形態に従って形成され得る。不揮発性メモリ732におけるセル764およびメモリ768におけるセル770に加えて、ドレインよりもソース上により多くの歪み材料を有する他のセルは、プロセッサ710内に存在することができるか、または別のデバイスまたは電気回路（図示せず）に存在することができる。
カメラインターフェース772はプロセッサ710に結合され、またビデオカメラ774などのカメラに結合される。ディスプレイコントローラ726はプロセッサ710およびディスプレイデバイス728に結合される。符号器/復号器（CODEC）734はまた、プロセッサ710に結合され得る。スピーカー736およびマイクロフォン738はCODEC734に結合され得る。ワイヤレスインターフェース740はプロセッサ710およびワイヤレスアンテナ742に結合され得る。
特定の実施形態では、プロセッサ710、ディスプレイコントローラ726、不揮発性メモリ732、メモリ768、CODEC734、ワイヤレスインターフェース740、およびカメラインターフェース772は、システムインパッケージまたはシステムオンチップデバイス722に含まれる。特定の実施形態では、入力デバイス730およびパワーサプライ744がシステムオンチップデバイス722に結合される。さらに、特定の実施形態では、図７に示すように、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、ビデオカメラ774、およびパワーサプライ744はシステムオンチップデバイス722の外側にある。しかしながら、ディスプレイデバイス728、入力デバイス730、スピーカー736、マイクロフォン738、ワイヤレスアンテナ742、ビデオカメラ774、およびパワーサプライ744のそれぞれは、インターフェースまたはコントローラなどのシステムオンチップデバイス722の構成要素に結合され得る。
上記で開示されたデバイスおよび機能性（図1のデバイス、図2−6の製造プロセスおよび方法、またはそれらの何れかの組み合わせなど）は設計され、コンピュータ可読媒体に記憶されたコンピュータファイル（例えば、RTL、GDSII、GERBERなど）内に構成され得る。このようなファイルの幾つかまたは全ては、このようなファイルに基づいてデバイスを製造する製造業者に提供され得る。結果として生じる製品は、次いで半導体ダイに切断され、半導体チップ内にパッケージされる半導体ウエハを含む。半導体チップはそして、電子デバイスに用いられる。図８は、電子デバイス製造プロセス800の特定の例示的な実施形態を示す。
物理的デバイス情報802が、製造プロセス800において、研究コンピュータ806などで受け取られる。物理的デバイス情報802は、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。例えば、物理的デバイス情報802は、物理パラメータ、材料特性、および研究コンピュータ806に結合されたユーザーインタフェース804によって入力される構造情報を含むことができる。研究コンピュータ806は、メモリ810などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどのプロセッサ808を含む。メモリ810は、プロセッサ808により、物理的デバイス情報802があるファイル形式に従うように変換され、且つライブラリファイル812が生成されるように実行可能なコンピュータ可読命令を記憶することができる。
特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。例えば、ライブラリファイル812は、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを含む半導体デバイスのライブラリを含むことができ、このライブラリは、電子設計自動化(EDA)ツール820で使用するために用意される。
ライブラリファイル812は、メモリ818に結合された1つまたは複数の処理コアなどのプロセッサ816を含む設計コンピュータ814において、EDAツール820と一緒に使用することができる。EDAツール820は、プロセッサ実行可能命令としてメモリ818に記憶され、設計コンピュータ814のユーザーが、ライブラリファイル812の図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを設計できるようにすることができる。例えば、設計コンピュータ814のユーザーは、設計コンピュータ814に結合されたユーザーインタフェース824によって、回路設計情報822を入力することができる。回路設計情報822は、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスなどの半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含むことができる。説明すると、回路設計情報には、回路設計における特定の回路の識別および他の要素との関係、配置決め情報、フィーチャサイズ情報、内部接続情報、または半導体デバイスの物理的特性を表す他の情報が含まれ得る。
設計コンピュータ814は、回路設計情報822を含む設計情報を、あるファイル形式に従うように変換する構成とすることができる。説明すると、このファイル形成では、平面幾何形状、テキストラベル、および回路配置に関する他の情報を表すデータベースバイナリファイル形式を、グラフィックデータシステム（GDSII）ファイル形式などの階層形式で含むことができる。設計コンピュータ814は、GDSIIファイル826などの変換された設計情報を含むデータファイルを生成するように構成することができ、GDSIIファイル826は、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを記述する情報を、他の回路または情報に加えて含む。説明すると、データファイルは、システムオンチップ（SOC）に対応する情報を含むことができ、このSOCは、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを含み、また追加の電子回路および構成要素もSOCの中に含む。
GDSIIファイル826は製造プロセス828で受け取られて、GDSIIファイル826内の変換された情報に従って、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを製造することができる。例えば、デバイス製造プロセスは、GDSIIファイル826をマスク製造者830に提供して、代表的マスク832として示された、フォトリソグラフィ加工で使用されるべきマスクなどの1つまたは複数のマスクを作り出すことを含むことができる。例えば、マスク832は説明のための非限定的な例として、図２の第１マスク270、図２の第２マスク280、図３のマスク370、またはそれらの何れかの組み合わせであり得る。マスク832は、製造プロセス中で使用して1つまたは複数のウエハ834を生成することができ、ウエハ834は、試験し、代表的ダイ836などのダイに分離することができる。ダイ836は、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを含むデバイスを含む。
ダイ836は、パッケージングプロセス838に提供することができ、そこでダイ836は代表的パッケージ840に組み込まれる。例えば、パッケージ840は、システムインパッケージ（SiP）構成などの単一ダイ836または多数のダイを含むことができる。パッケージ840は、電子デバイス技術合同協議会（JEDEC）標準規格などの1つまたは複数の標準規格または仕様に準拠するように構成することができる。
パッケージ840に関する情報は、コンピュータ846に記憶された構成要素ライブラリなどによって、様々な製品設計者に配信することができる。コンピュータ846は、メモリ850に結合された、1つまたは複数の処理コアなどのプロセッサ848を含むことができる。プリント回路基板（PCB）ツールは、プロセッサ実行可能命令としてメモリ850に記憶され、コンピュータ846のユーザーからユーザーインタフェース844を介して受け取られるPCB設計情報842を処理することができる。PCB設計情報842は、パッケージされた半導体デバイスの回路基板上の物理的配置情報を含むことができ、このパッケージされた半導体デバイスは、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを含むパッケージ840に相当する。
コンピュータ846は、PCB設計情報842を変換して、GERBERファイル852などのデータファイルを、パッケージされた半導体デバイスの回路基板上の物理的配置情報、並びにトレースおよびビアなどの電気接続部の配置を含むデータと共に生成するように構成することができ、このパッケージされた半導体デバイスは、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスを含むパッケージ840に相当する。他の実施形態では、変換されたPCB設計情報によって生成されるデータファイルは、GERBER形式以外の形式を有することができる。
GERBERファイル852は、基板アセンブリプロセス854で受け取られ、GERBERファイル852内に記憶された設計情報に従って製造された、代表的PCB856などのPCBを作り出すために使用することができる。例えば、GERBERファイル852は、PCB生産プロセスの様々なステップを実施するために、1つまたは複数の機械にアップロードすることができる。PCB856には、パッケージ840を含む電子構成要素を実装して(populated)、代表的プリント回路アセンブリ（PCA）858を形成することができる。
PCA858は、製品製造プロセス860で受け取られ、第１の代表的電子デバイス862および第２の代表的電子デバイス864などの、1つまたは複数の電子デバイスに統合することができる。説明のための非限定的な一例として、第１の代表的電子デバイス862、第２の代表的電子デバイス864、または両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択することができる。説明のための非限定的な別の例として、電子デバイス862および864のうちの1つ以上を、携帯電話、手持ち式パーソナル通信システム（PCS）ユニットなどの遠隔ユニット、携帯情報端末などの携帯型データユニット、全地球測位システム（GPS）使用可能デバイス、ナビゲーションデバイス、計器読取り機器などの固定位置データユニット、若しくはデータまたはコンピュータ命令を記憶若しくは取り出す他の任意のデバイス、或いはそれらの何れかの組み合わせとすることができる。図８は本開示の教示に従った遠隔ユニットを例示しているが、本開示はこれら例示的に図示されたユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ電気回路を含む能動集積回路を含む任意のデバイスで適切に用いることができる。
従って、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスは、例示的なプロセス800で述べたように、電子デバイスの中で製造し、加工し、且つ組み込むことができる。図1−7に関して開示された実施形態の1つまたは複数の態様は、様々な加工段階で、ライブラリファイル812、GDSIIファイル826、およびGERBERファイル852などの中に含めることができ、さらには、研究コンピュータ806のメモリ810、設計コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板アセンブリプロセス854など様々な段階で使用される１つまたは複数の他のコンピュータまたはプロセッサのメモリ（図示せず）に記憶することができ、また、マスク832、ダイ836、パッケージ840、PCA858、試作品の回路またはデバイスなど他の製品（図示せず）などの１つまたは複数の他の物理的な実施形態、またはそれらの何れかの組み合わせに組み込むこともできる。
例えば、GDSIIファイル826または製造プロセス828は、コンピュータによって実行可能な命令を記憶するコンピュータ可読有形媒体、材料堆積システムのコントローラ、または他の電子デバイスを含むことができ、その命令はコンピュータまたはコントローラのプロセッサによって実行可能な、図1に示したようなドレインよりもソース上により多くの歪み材料を有するセルまたは図2−6の何れかに従って形成されたセルを伴うデバイスの形成を開始するための命令を含む。例えば、その命令は、コンピュータによって実行可能な、少なくとも２つのセルが互いに隣接する多数のセルを含む半導体デバイスに歪み材料を適用する段階を開始するための命令を含み、そこで少なくとも２つのセルの１番目は第１ソースを含み、少なくとも２つのセルの２番目は第２ソースを含み、第１ソースは第２ソースに隣接し、シャロートレンチ分離領域は第１ソースと第２ソースとの間にある。歪み材料の少なくとも一部は、第１ソースと第２ソースとの間にあるシャロートレンチ分離領域上に堆積され得る。
物理的なデバイス設計から最終製品に至る生産の様々な代表的段階が描写されているが、他の実施形態では、用いられる段階がより少ないことがあり、或いは付加的な段階が含まれることもある。同様に、プロセス800は、単一のエンティティによって、或いはプロセス800の様々な段階を実施する１つまたは複数のエンティティによって実施することができる。
当業者であれば、本明細書で開示された実施形態と関連して記述された、説明のための様々な論理ブロック、構成、モジュール、回路、および方法段階は、電子的ハードウェア、処理ユニットによって実行可能なコンピュータソフトウェア、または両者の組み合わせとして実施できることをさらに理解されよう。説明のための様々な構成要素、ブロック、構成、モジュール、回路、および段階を上記で、これらの機能に関して一般的に説明した。このような機能がハードウェアとして実施されるか実行可能処理命令として実施されるかは、特定の用途、およびシステム全体に課せられる設計制約条件によって決まる。当業者は、記述された機能を、それぞれの特定の用途に対し様々な方法で実施することができるが、このような実施の決定により本開示の範囲からの逸脱が生じると解釈されるべきではない。
本明細書に開示された実施形態と関連して説明された方法またはアルゴリズムの段階は、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはこれら２つの組み合わせで具現化することができる。ソフトウェアモジュールは、ランダムアクセスメモリ（RAM）、磁気抵抗ランダムアクセスメモリ（MRAM）、スピントルクトランスファー磁気抵抗ランダムアクセスメモリ（STT−MRAM）、フラッシュメモリ、読出し専用メモリ（ROM）、プログラム可能読出し専用メモリ（PROM）、消去可能プログラム可能読出し専用メモリ（EPROM）、電気的消去可能プログラム可能読出し専用メモリ（EEPROM）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読出し専用メモリ（CD-ROM）、または当技術分野で知られている他の任意の形態の記憶媒体に存在することができる。例示的な記憶媒体はプロセッサに結合され、その結果プロセッサは、記憶媒体との間で情報の読出しおよび情報の書込みができるようになる。代替実施形態では、記憶媒体はプロセッサと統合され得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ASIC）内にあってもよい。ASICは、コンピューティングデバイスまたはユーザー端末内にあってもよい。代替実施形態では、プロセッサおよび記憶媒体は、個別構成要素としてコンピューティングデバイスまたはユーザー端末内にあることもある。
開示された実施形態についての前述の説明は、如何なる当業者も開示された実施形態を製作または使用できるように提示されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかになるであろうし、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の実施形態にも適用することができる。従って本開示は、本明細書に示された実施形態に限定されるものではなく、添付の特許請求の範囲によって定義された原理および新規の特徴と一致する、実現可能な最も広い範囲が与えられるべきものである。
１００ 半導体デバイス
１０４ 歪み材料
１１０、１１２、１１４、１１６ セル
１２０、１２８、１３０、１３８ ソース
１２２、１２６、１３２、１３６ ゲート
１２４、１３４ 共通ドレイン
１４０ シャロートレンチ分離領域
１４２ 分離材料

Claims (41)

  1. 少なくとも２つのセルが互いに隣接する多数のセルを含む半導体デバイスに歪み材料を適用する段階であって、
    前記少なくとも２つのセルの１番目は第１ソースを含み、前記少なくとも２つのセルの２番目は第２ソースを含み、
    前記第１ソースは前記第２ソースに隣接し、シャロートレンチ分離領域は前記第１ソースと前記第２ソースとの間にあり、
    前記歪み材料の少なくとも一部が、前記第１ソースと前記第２ソースとの間の前記シャロートレンチ分離領域上に堆積される、段階を含む方法。
  2. 前記第１ソースに対応するドレイン上よりも前記第１ソース上に、より多くの前記歪み材料が堆積される、請求項１に記載の方法。
  3. 前記半導体デバイスはメモリデバイスである、請求項１に記載の方法。
  4. 前記メモリデバイスは読み出し専用メモリである、請求項３に記載の方法。
  5. 共通ドレインを有する第１セットの隣接セルの第１ゲート間距離は、別々のソースを有する第２セットの隣接セルの第２ゲート間距離よりも小さい、請求項１に記載の方法。
  6. 前記第１ゲート間距離を上回る前記第２ゲート間距離は、前記第１セットの隣接セルのセル間よりも前記第２セットの隣接セルのセル間により多くの歪み材料を適用することを可能にする、請求項５に記載の方法。
  7. 前記シャロートレンチ分離領域は前記第２セットの隣接セルのソース間にあり、前記歪み材料の堆積段階は、前記第１セットの隣接セルの共通ドレイン上よりも前記シャロートレンチ分離領域上により多量の前記歪み材料をもたらす、請求項５に記載の方法。
  8. 前記歪み材料の適用段階は、電子デバイスに統合されたプロセッサで開始される、請求項１に記載の方法。
  9. 半導体デバイスに第１マスクを適用してパターン化されたデバイスを形成する段階であって、前記第１マスクが少なくとも１つのダミーゲートを特定する、段階と、
    前記パターン化されたデバイスをエッチングして前記少なくとも１つのダミーゲートを除去し、前記パターン化されたデバイス内にエッチング領域を形成する段階と、
    前記パターン化されたデバイス内の前記エッチング領域に歪み材料を堆積する段階と、
    を含む方法。
  10. 前記歪み材料上に中間層誘電体（ILD）材料を堆積する段階をさらに含む、請求項９に記載の方法。
  11. 前記ILD材料の少なくとも一部を通ってコンタクトを堆積する段階をさらに含む、請求項１０に記載の方法。
  12. 少なくとも１つの金属層を前記コンタクト上に堆積して機能デバイスを形成する段階をさらに含む、請求項１１に記載の方法。
  13. 前記歪み材料を含む半導体デバイスを製造する段階をさらに含む、請求項９に記載の方法。
  14. 前記少なくとも１つのダミーゲートは、前記半導体デバイス内の機能回路から電気的に絶縁される、請求項１３に記載の方法。
  15. 第２マスクを用いて前記パターン化されたデバイスをエッチングする段階をさらに含む、請求項９に記載の方法。
  16. 前記少なくとも１つのダミーゲートは非稼働である、請求項９に記載の方法。
  17. 前記歪み材料は窒化ケイ素を含む、請求項９に記載の方法。
  18. 前記歪み材料は強い引張応力を有し、前記エッチング領域に隣接するＮ型電界効果トランジスタ（NFET）デバイスのソース上に堆積される、請求項１７に記載の方法。
  19. 前記歪み材料は圧縮応力を有し、前記エッチング領域に隣接するＰ型電界効果トランジスタ（PFET）デバイスのソース上に堆積される、請求項１７に記載の方法。
  20. 前記歪み材料は炭化ケイ素を含む、請求項９に記載の方法。
  21. 前記歪み材料の堆積段階は、電子デバイスに統合されたプロセッサで開始される、請求項９に記載の方法。
  22. 第１ドレインと第１ソースとの間に第１ゲートを含む第１セルと、
    前記第１セルに隣接し、第２ドレインと第２ソースとの間に第２ゲートを含む第２セルと、
    前記第１ソースと前記第２ソースとの間のシャロートレンチ分離領域と、
    を含む半導体デバイスであって、
    前記第１ソースおよび前記第２ソース上の第１量の歪み材料は、前記第１ドレインおよび前記第２ドレイン上の第２量の歪み材料より多い、半導体デバイスを含む装置。
  23. 前記シャロートレンチ分離領域は前記半導体デバイスの基板内に分離材料を含み、前記第１ソースおよび前記第２ソース上の歪み材料は、前記シャロートレンチ分離領域上に実質的に連続して広がる、請求項２２に記載の装置。
  24. 前記半導体デバイスは、前記第１ソースと前記第２ソースとの間にダミーゲートエッチング領域をさらに含む、請求項２２に記載の装置。
  25. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択され、前記半導体デバイスが内部に統合されるデバイスをさらに含む、請求項２２に記載の装置。
  26. 第１ソースと第１ドレインとの間の第１電気路を制御するための第１手段と、
    第２ソースと第２ドレインとの間の第２電気路を制御するための第２手段と
    前記第２ソースから前記第１ソースを少なくとも部分的に電気的に絶縁するための手段と、
    前記第１ソースと前記第２ソースとの間、および前記第１ドレインと前記第２ドレインとの間に歪みを誘導するための手段であって、前記歪みを誘導するための手段が、前記第１ドレインと前記第２ドレインとの間よりも前記第１ソースと前記第２ソースとの間により多量の歪みを誘導する、手段と、
    を含む装置。
  27. 少なくとも１つの半導体ダイに統合される、請求項２６に記載の装置。
  28. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択され、前記半導体デバイスが内部に統合されるデバイスをさらに含む、請求項２６に記載の装置。
  29. 半導体デバイスに第１マスクを適用してパターン化されたデバイスを形成するための第１段階であって、前記第１マスクが少なくとも１つのダミーゲートを特定する、段階と、
    前記パターン化されたデバイスをエッチングして前記少なくとも１つのダミーゲートを除去し、前記パターン化されたデバイス内にエッチング領域を形成するための第２段階と、
    前記パターン化されたデバイス内の前記エッチング領域に歪み材料を堆積するための第３段階と、
    を含む方法。
  30. 前記第１段階、前記第２段階、および前記第３段階は、電子デバイスに統合されたプロセッサで開始される、請求項２９に記載の方法。
  31. コンピュータによって実行可能な命令を記憶するコンピュータ可読有形媒体であって、前記命令が、コンピュータによって実行可能な、少なくとも２つのセルが互いに隣接する多数のセルを含む半導体デバイスに歪み材料を適用する段階を開始するための命令を含み、
    前記少なくとも２つのセルの１番目は第１ソースを含み、前記少なくとも２つのセルの２番目は第２ソースを含み、
    前記第１ソースは前記第２ソースに隣接し、シャロートレンチ分離領域は前記第１ソースと前記第２ソースとの間にあり、
    前記歪み材料の少なくとも一部が、前記第１ソースと前記第２ソースとの間の前記シャロートレンチ分離領域上に堆積される、コンピュータ可読有形媒体。
  32. 前記コンピュータが通信デバイスおよび固定位置データユニットの１つに統合される、請求項３１に記載のコンピュータ可読有形媒体。
  33. 半導体デバイスの少なくとも１つの物理的特性を表す設計情報を受け取る段階であって、前記半導体デバイスが、
    第１ドレインと第１ソースとの間に第１ゲートを含む第１セルと、
    前記第１セルに隣接し、第２ドレインと第２ソースとの間に第２ゲートを含む第２セルと、
    前記第１ソースと前記第２ソースとの間のシャロートレンチ分離領域と、を含み、
    前記第１ソースおよび前記第２ソース上の第１量の歪み材料は、前記第１ドレインおよび前記第２ドレイン上の第２量の歪み材料より多い、段階と、
    前記設計情報をあるファイル形式に従うように変換する段階と、
    前記変換された設計情報を含むデータファイルを生成する段階と、
    を含む方法。
  34. 前記データファイルがGDSII形式を含む、請求項３３に記載の方法。
  35. 半導体デバイスに対応する設計情報を含むデータファイルを受け取る段階と、
    前記設計情報に従って前記半導体デバイスを製造する段階であって、前記半導体デバイスが、
    第１ドレインと第１ソースとの間に第１ゲートを含む第１セルと、
    前記第１セルに隣接し、第２ドレインと第２ソースとの間に第２ゲートを含む第２セルと、
    前記第１ソースと前記第２ソースとの間のシャロートレンチ分離領域と、を含み、
    前記第１ソースおよび前記第２ソース上の第１量の歪み材料は、前記第１ドレインおよび前記第２ドレイン上の第２量の歪み材料より多い、段階と、
    を含む方法。
  36. 前記データファイルがGDSII形式を有する、請求項３５に記載の方法。
  37. パッケージされた半導体デバイスの回路基板上の物理的配置情報を含む設計情報を受け取る段階であって、前記パッケージされた半導体デバイスが、
    第１ドレインと第１ソースとの間に第１ゲートを含む第１セルと、
    前記第１セルに隣接し、第２ドレインと第２ソースとの間に第２ゲートを含む第２セルと、
    前記第１ソースと前記第２ソースとの間のシャロートレンチ分離領域と、を含み、
    前記第１ソースおよび前記第２ソース上の第１量の歪み材料は、前記第１ドレインおよび前記第２ドレイン上の第２量の歪み材料より多い、段階と、
    データファイルを生成するように前記設計情報を変換する段階と、
    を含む方法。
  38. 前記データファイルがGERBER形式を有する、請求項３７に記載の方法。
  39. パッケージされた半導体デバイスの回路基板上の物理的配置情報を含む設計情報を含むデータファイルを受け取る段階と、
    前記設計情報に従って前記パッケージされた半導体デバイスを受け取るように構成された前記回路基板を製造する段階であって、前記パッケージされた半導体デバイスが、
    第１ドレインと第１ソースとの間に第１ゲートを含む第１セルと、
    前記第１セルに隣接し、第２ドレインと第２ソースとの間に第２ゲートを含む第２セルと、
    前記第１ソースと前記第２ソースとの間のシャロートレンチ分離領域と、を含み、
    前記第１ソースおよび前記第２ソース上の第１量の歪み材料は、前記第１ドレインおよび前記第２ドレイン上の第２量の歪み材料より多い、段階と、
    を含む方法。
  40. 前記データファイルがGERBER形式を有する、請求項３９に記載の方法。
  41. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスの内部に前記回路基板を統合する段階をさらに含む、請求項３９に記載の方法。
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