CN102714183B - 具有应变材料的半导体装置 - Google Patents

具有应变材料的半导体装置 Download PDF

Info

Publication number
CN102714183B
CN102714183B CN201080061272.2A CN201080061272A CN102714183B CN 102714183 B CN102714183 B CN 102714183B CN 201080061272 A CN201080061272 A CN 201080061272A CN 102714183 B CN102714183 B CN 102714183B
Authority
CN
China
Prior art keywords
unit
source electrode
strain gauge
grid
gauge material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080061272.2A
Other languages
English (en)
Other versions
CN102714183A (zh
Inventor
海宁·杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102714183A publication Critical patent/CN102714183A/zh
Application granted granted Critical
Publication of CN102714183B publication Critical patent/CN102714183B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

本发明揭示具有应变材料的半导体装置。在特定实施例中，所述半导体装置包含第一单元，所述第一单元包含位于第一漏极与第一源极之间的第一栅极。所述半导体装置还包含邻近所述第一单元的第二单元。所述第二单元包含位于第二漏极与第二源极之间的第二栅极。所述半导体装置进一步包含浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间。所述第一源极上以及所述第二源极上的应变材料的第一量大于所述第一漏极上以及所述第二漏极上的应变材料的第二量。

Description

具有应变材料的半导体装置
技术领域
本发明大体上涉及具有应变材料的半导体装置。
背景技术
将例如只读存储器(ROM)单元阵列等存储器阵列制造为具有高密度和比一般逻辑装置小的占用面积。归因于此类装置的高密度和小占用面积，且随着工艺技术的演进，半导体裸片上存在有限的空间用于芯片上系统(SOC)装置的制造期间对装置尺寸的光学接近性校正(OPC)，所述SOC装置包含通用逻辑门和高密度存储器阵列。可用于对嵌入SOC装置中的ROM装置的OPC校正的有限空间可导致装置性能降低。提供较宽装置以准许OPC校正的替代方案可改进性能，但通常将消耗较大的存储器面积，且将因较大装置尺寸而产生较高的电流泄漏。
发明内容
半导体装置可具有应变材料，其导致对半导体装置的单元的非对称应变。举例来说，在ROM装置中，可在存储器单元的晶体管的源极的区中施加比所述晶体管的漏极的区中多的应变材料。举例来说，所述漏极可为与第一邻近单元共享且提供很少面积供将应变材料沉积在共用漏极上的共用漏极。相反，源极可与第二邻近单元的源极分开或隔离，从而提供较大面积供将所述应变材料沉积在源极上。与漏极相比，源极处的额外应变材料可引起沿存储器单元的晶体管的沟道的非对称应变，其改进单元的性能。
在特定实施例中，揭示一种方法，其包含将应变材料施加到包括多个单元的半导体装置。所述单元中的至少两者彼此邻近。所述至少两个单元中的第一者包括第一源极，且所述至少两个单元中的第二者包括第二源极。所述第一源极接近所述第二源极，且浅沟槽隔离区域位于所述第一源极与所述第二源极之间。所述应变材料的至少一部分沉积在所述第一源极与所述第二源极之间的所述浅沟槽隔离区域上。
在另一特定实施例中，所述方法包含将第一掩模施加到半导体装置以形成经图案化装置。所述第一掩模识别至少一个虚拟栅极。所述方法包含蚀刻所述经图案化装置以移除所述至少一个虚拟栅极以在所述经图案化装置内形成经蚀刻区。所述方法进一步包含将应变材料沉积到所述经图案化装置内的所述经蚀刻区。
在另一特定实施例中，揭示一种设备，其包含半导体装置。所述半导体装置包含第一单元，其包括第一漏极与第一源极之间的第一栅极。所述半导体装置还包含第二单元，其邻近所述第一单元。所述第二单元包括第二漏极与第二源极之间的第二栅极。所述半导体装置进一步包含浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间。所述第一源极上以及所述第二源极上的应变材料的第一量大于所述第一漏极上以及所述第二漏极上的应变材料的第二量。
所揭示实施例中的至少一者所提供的一个特定优点在于可通过施加可导致对单元的非对称所引起应力的应变材料来增强单元的性能。因此，可在不减小单元密度的情况下改进例如ROM等装置的性能。因应变材料而增加的性能可至少部分地补偿因随着单元密度增加而减小的OPC校正而引起的性能降低。
在检视整个申请案后，将明白本发明的其它方面、优点和特征，申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1是包含应变材料的半导体装置的特定说明性实施例的图；
图2是包含应变材料的半导体装置的制造的第一说明性实施例的总图；
图3是包含应变材料的半导体装置的制造的第二说明性实施例的总图；
图4是包含应变材料的半导体装置的制造的第三说明性实施例的总图；
图5是形成包含应变材料的半导体装置的方法的第一说明性实施例的流程图；
图6是形成包含应变材料的半导体装置的方法的第二说明性实施例的流程图；
图7是包含组件的无线通信装置的特定实施例的框图，所述组件包含在源极上具有比漏极上多的应变材料的单元；以及
图8是说明用于结合在源极上具有比漏极上多的材料的单元使用的制造工艺的数据流程图。
具体实施方式
图1描绘具有沉积在多个代表性单元110、112、114和116上的应变材料104的半导体装置100。单元110具有源极120、栅极122和与单元112共享的共用漏极124。单元112具有栅极126和源极128。源极128接近单元114的源极130。浅沟槽隔离区域140位于单元112的源极128与单元114的源极130之间。浅沟槽隔离区域140包含半导体衬底内的隔离材料142，且至少部分地使源极128与源极130电隔离。单元114具有栅极132和与单元116共享的漏极134。单元116包含栅极136和源极138。在特定实施例中，半导体装置100可为非易失性存储器装置。举例来说，半导体装置100可为只读存储器(ROM)。
在特定实施例中，应变材料104所引起的应变的量随着应变材料的量增加而增加。应变材料104可包含氮化硅(SiN)、碳化硅(SiC)、其它应变材料或其任何组合。如所说明，第一量160的应变材料104在单元110和112的共用漏极124上，且所述第一量160小于源极128、源极130和浅沟槽隔离区域140上的应变材料104的第二量164。第三量162的应变材料104在单元114和116的共用漏极134上，且大体上类似于第一量160。因此可在源极128、130处提供比在共用漏极124和134处提供的应变量大的应变量。
共享共用漏极124的邻近单元110与112之间的第一栅极到栅极(gate-to-gate)距离150提供对可沉积在共用漏极124上的应变材料104的量的物理限制。相反，由浅沟槽隔离区域140隔开的邻近单元112与114之间的第二栅极到栅极距离152使较大量164的应变材料104能够沉积在源极128和130上。如所说明，源极128和源极130上的应变材料104在浅沟槽隔离区域140上大体上连续地延伸。因此，源极128和源极130处的应变材料104可引起比漏极124和漏极134处的应变材料104大的量的应变。
单元110到116中的每一者可使得能够控制单元的源极与漏极之间的电路径。举例来说，单元110响应于施加到栅极122的信号而控制沿源极120与漏极124之间的沟道的载流子路径(例如，电子、空穴或其组合的行进路径)。栅极122包含绝缘体140、栅极金属142、加盖层144以及保护性侧壁材料146。代表性单元中的一者或一者以上(例如代表性单元116)可为P型场效晶体管(PFET)105，在此情况下，应变材料104可将压缩应力106施加到PFET 105的沟道。或者，代表性单元116可为N型FET(NFET)107。应变材料106可将张应力108施加到NFET 107的沟道。
因为浅沟槽隔离区域140上有比共用漏极124、134上多的量164的应变材料104，所以可将不对称应变施加到邻近单元的沟道。与包含定位于浅沟槽隔离区域140上的虚拟栅极的单元布局相比，不对称应变可改进邻近单元的沟道内的载流子移动性，且增强单元性能，而不减小半导体装置100的单元密度。举例来说，增加的单元密度可减小邻近栅极之间(例如栅极122与126之间)的空间量。随着栅极间距(即，邻近栅极之间的距离)按比例变得小于栅极的高度，应变材料在栅极之间的有效沉积变得较困难。举例来说，所沉积的材料可填堵在栅极之间，且限制沉积的材料的有效量。然而，浅沟槽隔离区域140上较大的栅极到栅极距离152实现应变材料的有效沉积，即使具有减小的栅极间距(即，具有栅极到栅极距离150的减小)也是如此。
图2描绘装置制造200的第一说明性实施例。制造200包含将第一掩模270施加到半导体装置202以形成包含虚拟栅极结构的经图案化装置。在说明性实施例中，制造200可用以形成图1的半导体装置100。
第一掩模270包含多个特征，例如代表性特征271、272和273。举例来说，第一掩模270可为光刻掩模，且特征271、272和273中的每一者可对应于一个或一个以上平版印刷处理区，以界定半导体装置202上的一个或一个以上栅极特征。如所说明，半导体装置202包含浅沟槽隔离区域240，且还包含邻近单元上的第一代表性栅极特征232和第二代表性栅极特征236。虚拟栅极特征275形成于浅沟槽隔离区域240上。特征271到273可大体上为均匀的，且均匀间隔以减少处理变化量，且产生半导体装置202上大体上均匀的栅极阵列(包含虚拟栅极)。
代表性光刻工艺274说明第一掩模的特征271对应于虚拟栅极275。同样，掩模特征272对应于栅极232，且掩模特征273对应于栅极236。尽管为了便于阐释而展示单个光刻工艺274，但可使用可包含多个光刻应用的多个处理级来形成栅极232、236和275。
可在第二工艺(例如第二平版印刷工艺)中应用第二掩模280。第二掩模280包含特征282，其对应于半导体装置202的虚拟栅极蚀刻区288。举例来说，材料284可包含光致抗蚀剂，且可施加到半导体装置202。第二掩模280可用以选择性地暴露材料284的区，且可将材料284从蚀刻区288移除。
在处理期间使用第二掩模280来移除蚀刻区288处的材料284之后，可执行蚀刻290。蚀刻290可包含一个或一个以上蚀刻级或类型(例如，一个或一个以上湿式蚀刻、干式蚀刻或其任何组合)，其移除虚拟栅极275，而不移除栅极232和236。在蚀刻290之后，可移除剩余材料284，且可执行应变材料沉积292，以将应变材料204施加到半导体装置202。举例来说，应变材料204可包含氮化硅(SiN)、碳化硅(SiC)、其它应变材料或其任何组合。
图3描绘装置制造300的第二说明性实施例。制造300包含掩模370，其具有对应于半导体装置302的栅极332的第一代表性特征372以及对应于半导体装置302的栅极336的第二代表性特征373。掩模370包含对应于半导体装置302的区377的掩模区域376。将掩模区域376说明为无特征区域，以指示在半导体装置302的区377处未形成任何栅极。区377包含浅沟槽隔离区域340，但不包含形成于浅沟槽隔离区域340上的栅极。
可执行应变材料沉积392以将应变材料304施加在半导体装置302上。举例来说，应变材料沉积392可沉积SiN、SiC、一种或一种以上能够引起应变的其它材料，或其任何组合。所得的经图案化装置302可大体上类似于图2的经图案化装置202。然而，制造300与图2相比简化了处理，因为不包含用以移除虚拟栅极结构的平版印刷级。
图4描绘半导体装置402的制造400的特定实施例，例如应用于由图2的制造200所产生的半导体装置202或应用于由图3的制造300产生的半导体装置302的处理。半导体装置402包含多个单元，其各自与第一邻近单元共享共用漏极，且经由浅沟槽隔离区域与第二邻近单元分离。以大体上类似于相对于图1的应变材料104而描述的方式将应变材料404沉积在单元上。层间电介质(ILD)材料406在应变材料404上方。
触点形成492导致形成到半导体装置402的导电触点。为了说明，触点411提供到第一单元的源极的导电路径，触点412提供到第一单元的栅极的导电路径，且触点413提供到由第一单元和邻近第一单元的第二单元共享的共用漏极的导电路径。触点414提供到第二单元的栅极的导电路径，且触点415提供到第二单元的源极的导电路径。
在说明性实施例中，可通过蚀刻ILD材料406和应变材料404以形成到单元的通孔或沟槽来形成触点411到415。可执行金属沉积以在通孔或沟槽内形成导电路径。
如所说明，触点411到414延伸到ILD 406的顶部表面。然而，触点415不延伸到ILD 406的顶部表面。在说明性实施例中，触点415表示将单元编程为只读存储器(ROM)单元以存储特定数据值。举例来说，由每一单元存储的数据值可由源极区是与金属层接触还是未与金属层接触来指示。具有触点411的第一单元可存储第一逻辑值，例如逻辑“0”值，而具有源极触点415的第二单元可存储第二逻辑值，例如逻辑“1”值。
在494处，执行将金属层添加到半导体装置402。金属层可包含一个或一个以上字线497、一个或一个以上位线496以及一个或一个以上漏极线495。如所说明，触点411延伸到位线496，而触点415不延伸到位线496。因此，当将适当的读取数据电压施加到漏极线495(例如，接地信号)且施加到字线497时，可测量位线496处的电压，并将其与逻辑值进行比较，以确定存储在选定单元处的数据值。举例来说，可将位线496预充电到逻辑“1”电平，且可在选定单元耦合到位线496(例如，具有触点411的单元)时放电到逻辑“0”电平，但在选定单元不耦合到位线(例如，具有触点415的单元)时可不放电到逻辑“0”电平。
图5是形成包含应变材料的半导体装置的方法的第一说明性实施例的流程图。在502处，可提供包括多个单元的半导体装置。所述单元中的至少两者彼此邻近，例如图1的单元112和单元114。所述至少两个单元中的第一者包括第一源极，且所述至少两个单元中的第二者包括第二源极。第一源极接近第二源极，且浅沟槽隔离区域在第一源极与第二源极之间。举例来说，图1的浅沟槽隔离区域140位于单元112的源极128与邻近单元114的源极130之间。
在504处，将应变材料施加到半导体装置。举例来说，可如相对于图2的应变材料沉积292所述而沉积应变材料。在506处，将应变材料的至少一部分沉积在第一源极与第二源极之间的浅沟槽隔离区域上。可在第一源极上沉积比对应于第一源极的漏极上多的应变材料。为了说明，可在源极128沉积比图1的漏极124上多的应变材料，因为单元112与114之间的栅极结构之间的可用面积比单元110与112之间的大。
具有共用漏极的第一组邻近单元的第一栅极到栅极距离可小于具有单独漏极的第二组邻近单元的第二栅极到栅极距离。举例来说，第一组邻近单元110、112之间的第一栅极到栅极距离150小于图1的第二组邻近单元112、114之间的第二栅极到栅极距离152。超过第一栅极到栅极距离的第二栅极到栅极距离可实现与第一组邻近单元的单元之间相比，将较多应变材料施加在第二组邻近单元的单元之间。在特定实施例中，例如在图1的半导体装置100中，浅沟槽隔离区域位于第二组邻近单元的源极之间，且应变材料的沉积导致浅沟槽隔离区域上的应变材料的量比第一组邻近单元的共用漏极上的应变材料的量大。
作为说明性非限制实例，半导体装置可为存储器装置，例如只读存储器(ROM)。可在集成到电子装置中的处理器处起始施加应变材料。举例来说，如将相对于图8描述，可通过计算机或其它电子装置在制造工艺828处起始施加应变材料。或者或另外，所属领域的技术人员将认识到图5的方法500可由以下各项实施或起始：现场可编程门阵列(FPGA)、专用集成电路(ASIC)、中央处理单元(CPU)、数字信号处理器(DSP)、控制器、另一硬件装置或其任何组合。
图6是形成包含应变材料的半导体装置的方法的第二说明性实施例的流程图。在说明性实施例中，半导体装置可为图1的半导体装置100。
在602处，将第一掩模施加到半导体装置以形成经图案化装置。第一掩模识别至少一个虚拟栅极。举例来说，第一掩模可为图2的第一掩模270，其经由特征271识别虚拟栅极275。在特定实施例中，所述至少一个虚拟栅极与半导体装置内的功能电路电隔离。所述至少一个虚拟栅极可为非操作的。
在604处，蚀刻经图案化装置以移除所述至少一个虚拟栅极以在经图案化装置内形成经蚀刻区。举例来说，在606处，可使用第二掩模(例如，图2的第二掩模280)来蚀刻经图案化装置。
在608处，可制造包括应变材料的半导体装置。作为说明性非限制实例，应变材料可包含碳化硅或氮化硅。在特定实施例中，应变材料具有较强的张应力，且沉积在邻近经蚀刻区的n型场效晶体管(NFET)装置的源极上。在另一特定实施例中，应变材料具有压缩应力，且沉积在邻近经蚀刻区的p型场效晶体管(PFET)装置的源极上。
举例来说，制造半导体装置可包含在610处将应变材料沉积到经图案化装置内的经蚀刻区，例如经由图2的应变材料沉积292。在612处，可将层间电介质(ILD)材料(例如图4的ILD 406)沉积在应变材料上。
在614处，可穿过ILD材料的至少一部分沉积触点。为了说明，可如关于图4的触点411到415中的一者或一者以上所描述而沉积触点。在616处，可将至少一个金属层沉积在触点上以形成功能装置。举例来说，可执行添加图4的金属层494以形成一个或一个以上漏极线495、位线496和字线497，以形成功能ROM装置。
可在集成到电子装置中的处理器处起始施加第一掩模、蚀刻经图案化装置、沉积应变材料或其任何组合。举例来说，如将关于图8描述，可通过计算机或其它电子装置在制造工艺828处起始施加第一掩模、蚀刻经图案化装置、沉积应变材料或其任何组合。或者或另外，所属领域的技术人员将认识到图6的方法600可由以下各项实施或起始：现场可编程门阵列(FPGA)、专用集成电路(ASIC)、中央处理单元(CPU)、数字信号处理器(DSP)、控制器、另一硬件装置或其任何组合。
尽管依据具有由隔离区域分离的源极且具有共用漏极的单元布局来描述图1到4中描绘的半导体装置以及图5到6的方法，但在其它实施例中，一组或一组以上邻近单元可改为具有由隔离区域分开的漏极以及由邻近单元共享的共用源极。在此些实施例中，可在漏极区上沉积比源极区上多的应变材料，且可在漏极区处比源极区引起较多应变，因为漏极上的应变材料的量较大。与具有虚拟栅极结构以及因虚拟栅极结构的存在而大体上对称地施加在源极与漏极之间的较少应变材料的装置相比，将较大的所引起应力施加到装置的比接近源极更接近漏极的沟道还可提供增强的载流子移动性或装置性能。
图7是包含组件的系统700的特定实施例的框图，所述组件包含在源极上具有比漏极764、770上多的应变材料的单元。系统700可在电子装置中实施，且包含处理器710，例如数字信号处理器(DSP)，其耦合到计算机可读媒体，例如非易失性存储器732(例如，只读存储器(ROM))，其存储计算机可读指令，例如软件766。系统700包含组件，所述组件包含在源极上具有比漏极上多的应变材料的单元，例如包含单元764的非易失性存储器732以及包含单元770的存储器768。
在说明性实施例中，可根据图1到6的实施例中的任一者形成在源极上具有比漏极上多的应变材料的单元764、770。除非易失性存储器732中的单元764和存储器768中的单元770之外，在源极上具有比漏极上多的应变材料的其它单元可在处理器710中，或可在单独的装置或电路(未图示)中。
相机接口772耦合到处理器710，且还耦合到相机，例如摄像机774。显示器控制器726耦合到处理器710，且耦合到显示装置728。编码器/解码器(CODEC)734也可耦合到处理器710。扬声器736和麦克风738可耦合到CODEC 734。无线接口740可耦合到处理器710且耦合到无线天线742。
在特定实施例中，处理器710、显示器控制器726、非易失性存储器732、存储器768、CODEC 734、无线接口740以及相机接口772包含于系统级封装或芯片上系统装置722中。在特定实施例中，输入装置730和电源744耦合到芯片上系统装置722。此外，在特定实施例中，如图7中所说明，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742、摄像机774和电源744处于芯片上系统装置722外部。然而，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742、摄像机774和电源744中的每一者可耦合到芯片上系统装置722的组件(例如，接口或控制器)。
前面揭示的装置和功能性(例如图1的装置，图2到6的制造工艺和方法，或其任何组合)可设计且配置为存储在计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)。一些或所有这些文件可被提供给基于这些文件制造装置的制造处理者。所得产品包括半导体晶片，其随后被切成半导体裸片且封装到半导体芯片中。所述半导体芯片接着在电子装置中使用。图8描绘电子装置制造工艺800的特定说明性实施例。
在制造工艺800中例如在搜索计算机806处接收物理装置信息802。物理装置信息802可包含表示半导体装置(例如如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置)的至少一个物理性质的设计信息。举例来说，物理装置信息802可包含物理参数、材料特性和经由耦合到搜索计算机806的用户接口804输入的结构信息。搜索计算机806包含耦合到例如存储器810等计算机可读媒体的处理器808，例如一个或一个以上处理核心。存储器810可存储计算机可读指令，所述指令可执行以致使处理器808变换物理装置信息802，以使其符合文件格式且产生库文件812。
在特定实施例中，库文件812包含包括经变换设计信息的至少一个数据文件。举例来说，库文件812可包含半导体装置库，包含具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置，其经提供以结合电子设计自动化(EDA)工具820一起使用。
库文件812可结合包含耦合到存储器818的处理器816(例如一个或一个以上处理核心)的设计计算机814处的EDA工具820使用。EDA工具820可作为处理器可执行指令存储在存储器818处，以使设计计算机814的用户能够设计库文件812的具有如图1中所说明或根据图2到6中的任一者形成的在源极上具有比漏极上多的应变材料的单元的装置。举例来说，设计计算机814的用户可经由耦合到设计计算机814的用户接口824输入电路设计信息822。电路设计信息822可包含表示半导体装置(例如具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置)的至少一个物理性质的设计信息。为了说明，电路设计信息可包含特定电路的识别以及与电路设计中的其它元件的关系、定位信息、特征大小信息、互连信息，或其它表示半导体装置的物理性质的信息。
设计计算机814可经配置以变换包含电路设计信息822的设计信息，以符合文件格式。为了说明，文件形成可包含以层级格式(例如图形数据系统(GDSII)文件格式)表示平面几何形状、文本标签及关于电路布局的其它信息的数据库二进制文件格式。设计计算机814可经配置以产生包含经变换设计信息的数据文件，例如包含描述具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置的信息以及其它电路或信息的GDSII文件826。为了说明，数据文件可包含对应于芯片上系统(SOC)的信息，所述SOC包含具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置，且还包含SOC内的额外电子电路和组件。
可在制造工艺828处接收GDSII文件826，以根据GDSII文件826中的经变换信息制造具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置。举例来说，装置制造工艺可包括将GDSII文件826提供给掩模制造商830以产生一个或一个以上掩模，例如待用于光刻处理的掩模，其被说明为代表性掩模832。举例来说，作为说明性非限制实例，掩模832可为图2的第一掩模270、图2的第二掩模280、图3的掩模370或其任何组合。掩模832可在制造工艺期间用于产生一个或一个以上晶片834，其可经测试且分成裸片，例如代表性裸片836。裸片836包含具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置。
可将裸片836提供到封装工艺838，其中将裸片836并入代表性封装840中。举例来说，封装840可包含单一裸片836或多个裸片，例如系统级封装(SiP)布置。封装840可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程协会(JEDEC)标准。
可例如经由存储在计算机846处的组件库将关于封装840的信息分配给各种产品设计者。计算机846可包括耦合到存储器850的处理器848(例如一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器850处以处理经由用户接口844从计算机846的用户接收的PCB设计信息842。PCB设计信息842可包含电路板上的经封装半导体装置的物理定位信息，所述经封装半导体装置对应于包含具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置的封装840。
计算机846可经配置以变换PCB设计信息842以产生数据文件，例如具有包含电路板上的经封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据的GERBER文件852，其中所述经封装半导体装置对应于包含具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置的封装840。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
GERBER文件852可在板组装工艺854处接收，且用以产生PCB，例如代表性PCB856，其是根据存储在GERBER文件852内的设计信息而制造。举例来说，GERBER文件852可被上载到一个或一个以上机器以执行PCB生产工艺的各个步骤。PCB 856可填充有包含封装840的电子组件，以形成代表性印刷电路组合件(PCA)858。
PCA 858可在产品制造工艺860处接收，且集成到一个或一个以上电子装置(例如第一代表性电子装置862和第二代表性电子装置864)中。作为说明性非限制性实例，第一代表性电子装置862、第二代表性电子装置864或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机的群组。作为另一说明性非限制实例，电子装置862和864中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具全球定位系统(GPS)功能的装置、导航装置、例如仪表读取设备等固定位置数据单元，或任何其它存储或检索数据或计算机指令的装置，或其任一组合。尽管图8说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可合适地用于包含包括存储器和芯片上电路的有源集成电路的任何装置中。
因此，如说明性工艺800中所描述，可制造、处理具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置，并将其并入电子装置中。相对于图1到7所揭示的实施例的一个或一个以上方面可包含在各个处理级处，例如在库文件812、GDSII文件826和GERBER文件852内，以及存储在搜索计算机806的存储器810、设计计算机814的存储器818、计算机846的存储器850、各个级处(例如板组装工艺854处)所使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到一个或一个以上其它物理实施例中，例如掩模832、裸片836、封装840、PCA 858，例如原型电路或装置(未图示)等其它产品，或其任何组合。
举例来说，GDSII文件826或制造工艺828可包含：计算机可读有形媒体，其存储可由计算机执行的指令；材料沉积系统的控制器；或其它电子装置，所述指令包含可由计算机或控制器的处理器执行以起始具有如图1中所说明或根据图2到6中任一者形成的在源极上具有比漏极上多的应变材料的单元的装置的形成的指令。举例来说，所述指令可包含可由计算机执行以起始将应变材料施加到包括多个单元的半导体装置的指令，所述单元中的至少两者彼此邻近，其中所述至少两个单元中的第一者包括第一源极，且所述至少两个单元中的第二者包括第二源极，其中第一源极接近第二源极，且其中浅沟槽隔离区域位于第一源极与第二源极之间。应变材料的至少一部分可沉积在第一源极与第二源极之间的浅沟槽隔离区域上。
尽管描绘从物理装置设计到最终产品的各种代表性生产阶段，但在其它实施例中，可使用较少阶段，或可包含额外阶段。类似地，工艺800可由单一实体执行，或由执行工艺800的各个阶段的一个或一个以上实体执行。
所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及方法步骤可实施为电子硬件、由处理单元执行的计算机软件或两者的组合。上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。将所述功能性实施为硬件还是可执行的处理指令取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但所述实施决策不应被解释为导致偏离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或所述两者的组合中。软件模块可驻存在随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、自旋扭矩转移磁阻随机存取存储器(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的存储媒体。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息，且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻存在专用集成电路(ASIC)中。ASIC可驻存在计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件驻存在计算装置或用户终端中。
提供对所揭示实施例的先前描述是为了使所属领域的技术人员能够制作或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将赋予本发明与如由所附权利要求书界定的原理和新颖特征一致的可能的最广范围。

Claims (25)

1.一种用于形成半导体装置的方法，其包括：
将应变材料施加到包括多个单元的所述半导体装置，所述单元中的至少两者彼此邻近，
其中所述至少两个单元中的第一者包括第一源极，且所述至少两个单元中的第二者包括第二源极，
其中所述第一源极接近所述第二源极，且其中浅沟槽隔离区域位于所述第一源极与所述第二源极之间，
其中所述应变材料的至少一部分沉积在所述第一源极与所述第二源极之间的所述浅沟槽隔离区域上；
其中具有共用漏极的第一组邻近单元的第一栅极到栅极距离小于具有单独源极的第二组邻近单元的第二栅极到栅极距离；且
其中所述浅沟槽隔离区域位于所述第二组邻近单元的源极之间，且其中所述应变材料的沉积导致所述浅沟槽隔离区域上的所述应变材料的量比所述第一组邻近单元的所述共用漏极上的所述应变材料的量大。
2.根据权利要求1所述的方法，其中在所述第一源极上沉积比对应于所述第一源极的漏极上多的应变材料。
3.根据权利要求1所述的方法，其中所述半导体装置为存储器装置。
4.根据权利要求3所述的方法，其中所述存储器装置为只读存储器。
5.根据权利要求1所述的方法，其中超过所述第一栅极到栅极距离的所述第二栅极到栅极距离使得能够在所述第二组邻近单元的单元之间施加比所述第一组邻近单元的单元之间多的应变材料。
6.根据权利要求1所述的方法，其中通过集成到电子装置中的处理器来起始施加所述应变材料。
7.一种用于形成半导体装置的方法，其包括：
将第一掩模施加到所述半导体装置以形成经图案化装置，所述第一掩模识别至少一个虚拟栅极；
蚀刻所述经图案化装置以移除所述至少一个虚拟栅极以在所述经图案化装置内形成经蚀刻区；以及
将应变材料沉积到所述经图案化装置内的所述经蚀刻区；
所述半导体装置包括多个单元，所述多个单元中的至少两个单元彼此邻近；
其中所述经图案化装置包括：
所述至少两个单元中的第一单元包括第一漏极与第一源极之间的第一栅极；
所述至少两个单元中的第二单元邻近所述第一单元，所述第二单元包括第二漏极与第二源极之间的第二栅极；以及
浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间；
其中具有共用漏极的所述半导体装置的第一组邻近单元的第一栅极到栅极距离小于具有单独源极的所述半导体装置的第二组邻近单元的第二栅极到栅极距离；且
其中所述浅沟槽隔离区域位于所述第二组邻近单元的源极之间，且其中所述应变材料的沉积导致所述浅沟槽隔离区域上的所述应变材料的量比所述第一组邻近单元的所述共用漏极上的所述应变材料的量大。
8.根据权利要求7所述的方法，其进一步包括制造包括所述应变材料的所述半导体装置。
9.根据权利要求8所述的方法，其中使所述至少一个虚拟栅极与所述半导体装置内的功能电路电隔离。
10.根据权利要求7所述的方法，其进一步包括使用第二掩模来蚀刻所述经图案化装置。
11.根据权利要求7所述的方法，其中所述至少一个虚拟栅极为非操作的。
12.根据权利要求7所述的方法，其中所述应变材料包括氮化硅。
13.根据权利要求12所述的方法，其中所述应变材料具有张应力，且沉积在邻近所述经蚀刻区的n型场效晶体管NFET装置的源极上。
14.根据权利要求7所述的方法，其中所述应变材料包括碳化硅。
15.根据权利要求14所述的方法，其中所述应变材料具有压缩应力，且沉积在邻近所述经蚀刻区的p型场效晶体管PFET装置的源极上。
16.根据权利要求7所述的方法，其中通过集成到电子装置中的处理器来起始沉积所述应变材料。
17.一种用于形成半导体装置的方法，其包括：
接收表示所述半导体装置的至少一个物理性质的设计信息，所述半导体装置包括多个单元，所述单元中的至少两个单元彼此邻近：
其中所述至少两个单元中的第一单元包括第一漏极与第一源极之间的第一栅极；
所述至少两个单元中的第二单元邻近所述第一单元，所述第二单元包括第二漏极与第二源极之间的第二栅极；以及
浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间，
其中具有共用漏极的第一组邻近单元的第一栅极到栅极距离小于具有单独源极的第二组邻近单元的第二栅极到栅极距离；且
其中所述第一源极上以及所述第二源极上的应变材料的第二量大于所述第一漏极上以及所述第二漏极上的应变材料的第一量；
变换所述设计信息以使其符合文件格式；以及
产生包含经变换的设计信息的数据文件。
18.根据权利要求17所述的方法，其中所述数据文件包含GDSII格式。
19.一种用于形成半导体装置的方法，其包括：
接收包括对应于所述半导体装置的设计信息的数据文件；以及
根据所述设计信息制造所述半导体装置，其中所述半导体装置包括多个单元，所述单元中的至少两个单元彼此邻近：
其中所述至少两个单元中的第一单元包括第一漏极与第一源极之间的第一栅极；
所述至少两个单元中的第二单元邻近所述第一单元，所述第二单元包括第二漏极与第二源极之间的第二栅极；以及
浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间，
其中具有共用漏极的第一组邻近单元的第一栅极到栅极距离小于具有单独源极的第二组邻近单元的第二栅极到栅极距离；且
其中所述第一源极上以及所述第二源极上的应变材料的第二量大于所述第一漏极上以及所述第二漏极上的应变材料的第一量。
20.根据权利要求19所述的方法，其中所述数据文件具有GDSII格式。
21.一种用于形成半导体装置的方法，其包括：
接收设计信息，所述设计信息包括电路板上的经封装半导体装置的物理定位信息，所述经封装半导体装置包括多个单元，所述单元中的至少两个单元彼此邻近：
其中所述至少两个单元中的第一单元包括第一漏极与第一源极之间的第一栅极；
所述至少两个单元中的第二单元邻近所述第一单元，所述第二单元包括第二漏极与第二源极之间的第二栅极；以及
浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间，
其中具有共用漏极的第一组邻近单元的第一栅极到栅极距离小于具有单独源极的第二组邻近单元的第二栅极到栅极距离；且
其中所述第一源极上以及所述第二源极上的应变材料的第二量大于所述第一漏极上以及所述第二漏极上的应变材料的第一量；以及
变换所述设计信息以产生数据文件。
22.根据权利要求21所述的方法，其中所述数据文件具有GERBER格式。
23.一种用于形成半导体装置的方法，其包括：
接收包括设计信息的数据文件，所述设计信息包括电路板上的经封装半导体装置的物理定位信息；以及
根据所述设计信息制造经配置以接纳所述经封装半导体装置的所述电路板，其中所述经封装半导体装置包括多个单元，所述单元中的至少两个单元彼此邻近：
其中所述至少两个单元中的第一单元包括第一漏极与第一源极之间的第一栅极；
所述至少两个单元中的第二单元邻近所述第一单元，所述第二单元包括第二漏极与第二源极之间的第二栅极；以及
浅沟槽隔离区域，其位于所述第一源极与所述第二源极之间，
其中具有共用漏极的第一组邻近单元的第一栅极到栅极距离小于具有单独源极的第二组邻近单元的第二栅极到栅极距离；且
其中所述第一源极上以及所述第二源极上的应变材料的第二量大于所述第一漏极上以及所述第二漏极上的应变材料的第一量。
24.根据权利要求23所述的方法，其中所述数据文件具有GERBER格式。
25.根据权利要求23所述的方法，其进一步包括将所述电路板集成到选自由以下各项组成的群组的装置中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机。
CN201080061272.2A 2009-11-19 2010-11-19 具有应变材料的半导体装置 Active CN102714183B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/621,736 2009-11-19
US12/621,736 US8159009B2 (en) 2009-11-19 2009-11-19 Semiconductor device having strain material
PCT/US2010/057514 WO2011063292A2 (en) 2009-11-19 2010-11-19 Semiconductor device having strain material

Publications (2)

Publication Number Publication Date
CN102714183A CN102714183A (zh) 2012-10-03
CN102714183B true CN102714183B (zh) 2015-05-13

Family

ID=43502595

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080061272.2A Active CN102714183B (zh) 2009-11-19 2010-11-19 具有应变材料的半导体装置

Country Status (6)

Country Link
US (2) US8159009B2 (zh)
EP (1) EP2502267A2 (zh)
JP (1) JP5684280B2 (zh)
KR (1) KR101350846B1 (zh)
CN (1) CN102714183B (zh)
WO (1) WO2011063292A2 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts
US8765491B2 (en) * 2010-10-28 2014-07-01 International Business Machines Corporation Shallow trench isolation recess repair using spacer formation process
US9564361B2 (en) * 2013-09-13 2017-02-07 Qualcomm Incorporated Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device
US9196613B2 (en) * 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
KR102219096B1 (ko) * 2014-08-06 2021-02-24 삼성전자주식회사 성능 개선을 위한 패턴 구조가 적용된 반도체 장치
KR102181686B1 (ko) 2014-12-04 2020-11-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9362275B1 (en) * 2015-02-13 2016-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with dummy gate structures
US9818873B2 (en) * 2015-10-09 2017-11-14 Globalfoundries Inc. Forming stressed epitaxial layers between gates separated by different pitches
US9991167B2 (en) * 2016-03-30 2018-06-05 Globalfoundries Inc. Method and IC structure for increasing pitch between gates
US9946674B2 (en) 2016-04-28 2018-04-17 Infineon Technologies Ag Scalable multi-core system-on-chip architecture on multiple dice for high end microcontroller
KR102629347B1 (ko) 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11170877B2 (en) * 2016-12-14 2021-11-09 Reliant Immune Diagnostics, LLC System and method for correlating retail testing product to medical diagnostic code
US11594337B2 (en) 2016-12-14 2023-02-28 Reliant Immune Diagnostics, Inc. System and method for advertising in response to diagnostic test results
US10331924B2 (en) 2016-12-14 2019-06-25 Reliant Immune Diagnostics, Inc. System and method for audiovisual response to retail diagnostic product
US10527555B2 (en) 2016-12-14 2020-01-07 Reliant Immune Disgnostics, Inc. System and method for visual trigger to perform diagnostic test
US11599908B2 (en) 2016-12-14 2023-03-07 Reliant Immune Diagnostics, Inc. System and method for advertising in response to diagnostic test
CN108574013B (zh) * 2017-03-13 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其操作方法
DE102019112410A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US10861553B2 (en) 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
CN112151379B (zh) * 2019-06-28 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581508A (zh) * 2003-08-12 2005-02-16 台湾积体电路制造股份有限公司 半导体元件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP3855793B2 (ja) * 2002-02-18 2006-12-13 松下電器産業株式会社 半導体装置の製造方法
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3897730B2 (ja) * 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路
US7484198B2 (en) * 2006-02-27 2009-01-27 Synopsys, Inc. Managing integrated circuit stress using dummy diffusion regions
JP2008091536A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置及びその製造方法
JP5310543B2 (ja) * 2007-03-27 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102007025342B4 (de) 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
DE102007030058B3 (de) * 2007-06-29 2008-12-24 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist
US8039203B2 (en) * 2007-09-25 2011-10-18 Infineon Technologies Ag Integrated circuits and methods of design and manufacture thereof
US7923365B2 (en) * 2007-10-17 2011-04-12 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having stress-inducing sidewall insulating spacers thereon
DE102007052051B4 (de) * 2007-10-31 2012-09-20 Advanced Micro Devices, Inc. Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
JP5268385B2 (ja) 2008-02-13 2013-08-21 パナソニック株式会社 半導体装置
US7902878B2 (en) * 2008-04-29 2011-03-08 Qualcomm Incorporated Clock gating system and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581508A (zh) * 2003-08-12 2005-02-16 台湾积体电路制造股份有限公司 半导体元件及其制造方法

Also Published As

Publication number Publication date
WO2011063292A2 (en) 2011-05-26
CN102714183A (zh) 2012-10-03
US20110115000A1 (en) 2011-05-19
JP5684280B2 (ja) 2015-03-11
WO2011063292A3 (en) 2012-07-05
KR101350846B1 (ko) 2014-01-13
US8159009B2 (en) 2012-04-17
KR20120095433A (ko) 2012-08-28
JP2013511850A (ja) 2013-04-04
EP2502267A2 (en) 2012-09-26
US20130099851A1 (en) 2013-04-25

Similar Documents

Publication Publication Date Title
CN102714183B (zh) 具有应变材料的半导体装置
US10079293B2 (en) Semiconductor device having a gap defined therein
CN102422421B (zh) 磁性隧道结装置及制造
CN102741934B (zh) 磁性隧道结装置及制造方法
US10439039B2 (en) Integrated circuits including a FinFET and a nanostructure FET
US9425296B2 (en) Vertical tunnel field effect transistor
CN105814680B (zh) 制造具有多个鳍高度的鳍式场效应晶体管的系统和方法
CN107004680B (zh) 具有捆扎式触点的FinFET SRAM
CN107851613A (zh) 用于连接使用栅极切割分开的栅极区的器件和方法
JP6084308B2 (ja) メモリセルをプログラミングするシステムおよび方法
WO2015017158A1 (en) Flash memory cell with capacitive coupling between a metal floating gate and a metal control gate
CN107210297A (zh) 中心偏离栅极切割
US20160172456A1 (en) High resistance metal etch-stop plate for metal flyover layer
US20170338215A1 (en) Heterogeneous cell array

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant