TWI565018B - 具有功能單元的緊湊陣列之積體電路與其形成方法 - Google Patents

具有功能單元的緊湊陣列之積體電路與其形成方法 Download PDF

Info

Publication number
TWI565018B
TWI565018B TW104115775A TW104115775A TWI565018B TW I565018 B TWI565018 B TW I565018B TW 104115775 A TW104115775 A TW 104115775A TW 104115775 A TW104115775 A TW 104115775A TW I565018 B TWI565018 B TW I565018B
Authority
TW
Taiwan
Prior art keywords
integrated circuit
lithography
array
photoresist
lines
Prior art date
Application number
TW104115775A
Other languages
English (en)
Other versions
TW201611223A (zh
Inventor
拉尼 艾爾沙
尼堤 高爾
席維歐 鮑格薩
藍迪 亞克沙米
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201611223A publication Critical patent/TW201611223A/zh
Application granted granted Critical
Publication of TWI565018B publication Critical patent/TWI565018B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G06F30/347—Physical level, e.g. placement or routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0277—Electrolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11851—Technology used, i.e. design rules
    • H01L2027/11853—Sub-micron technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11866—Gate electrode terminals or contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Semiconductor Memories (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

具有功能單元的緊湊陣列之積體電路與其形成方法
本發明關於積體電路結構及其形成方法。
正規的積體電路結構，譬如現場可程式化閘陣列(FPGAs)、靜態隨機存取記憶體(SRAM)、以及其他記憶體與邏輯裝置，其基本上包括邏輯單元或方塊隨後可自其形成之擴散線與閘極線的連續格柵，以考慮譬如所伴隨光學微影設計規則以及因而所加諸之空間限制的因素。在此些積體電路結構中之邏輯單元的數目則已經增加，以例如符合所增加的性能需求。邏輯單元數目的增加導致必要面積的增加，其係可轉換成更大晶片尺寸的必要條件與增加的成本。
100‧‧‧積體電路結構
110‧‧‧基板
122‧‧‧擴散線
124‧‧‧閘極線
130‧‧‧邏輯單元
132‧‧‧邏輯單元
134‧‧‧邏輯單元
136‧‧‧邏輯單元
138‧‧‧邏輯單元
140‧‧‧切割
150‧‧‧可程式化互連
160‧‧‧輸入輸出方塊
200‧‧‧積體電路結構
300‧‧‧積體電路結構
400‧‧‧積體電路結構
500‧‧‧現場可程式化閘陣列結構
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
S1‧‧‧間隔
S2‧‧‧間隔
S3‧‧‧空間
S4‧‧‧空間
圖1顯示積體電路(IC)結構，其包括形成在擴散線與閘極線之格柵上的三個邏輯單元，邏輯單元的邊界使用193nm光微影來形成。
圖2顯示IC結構，其包括形成在擴散線與閘極線之格柵上的一組邏輯單元，邏輯單元的邊界使用193nm光微影來形成。
圖3A顯示根據本揭露之實施例的實例IC結構，其包括形成在擴散線與閘極線之格柵上的三個功能單元。
圖3B顯示被製造以形成圖3A之三個功能單元之擴散線與閘極線之格柵中的切割。
圖4顯示根據本揭露之實施例的實例IC結構，其包括形成在擴散線與閘極線之格柵上之功能單元的陣列。
圖5顯示實例現場可程式化閘陣列(FPGA)結構，其包括根據實施例所組態的功能單元陣列。
圖6顯示根據實例實施例之以使用本文中的揭示技術來形成積體電路結構或裝置而實施的計算系統。
【發明內容及實施方式】
用於形成功能單元之緊湊陣列的技術係被揭露，其使用下一代微影(NGL)製程，諸如電子束直接寫入(EBDW)以及極紫外光微影(EUVL)，用以在陣列中形成該等單元的邊界。該單元的緊湊陣列可被使用於以邏輯單元來組態的現場可程式化閘陣列(FPGA)結構、以位元單元來組態的靜態隨機存取記憶體(SRAM)結構、或具有以單元為主之結構的其他記憶體或邏輯裝置。因為相較於習知193nm光微影，NGL製程容許該等單元邊界更高的準確度與更靠近的切割，所以該等技術可使用來得 到例如該功能單元陣列之10至50個百分點的面積縮減。此外，使用NGL製程來形成該等單元的邊界亦可減少微影所導致的變異，該等變異則存在於習知193nm光微影。許多組態與變異將按照本揭露而令人明瞭。
總體概述
如先前所說明地，積體電路(IC)結構(譬如現場可程式化閘陣列(FPGAs)、靜態隨機存取記憶體(SRAM)、以及其他邏輯與記憶體裝置)之邏輯單元數目的增加會導致必要面積的增加，其係可轉換成更大晶片尺寸的需求與增加的成本。習知地，193nm光微影已經被使用來蝕刻/切割擴散線與閘極線，以形成邏輯單元邊界於此些IC結構上。不過，193nm光微影具有特定的限制，特別是用於次100nm解析度應用。此些限制包括需要多重微影製程、需要多重光罩、需要額外材料、缺乏準確度、缺乏形成濃密組件的性能、缺乏形成銳角與邊緣的性能、以及缺乏遍及所形成結構的一致性等等，僅舉數例。例如，圖1顯示IC結構100，其包括形成在擴散線122與閘極線124之格柵上的基板110與三個邏輯單元132、134、136。在另一項實例中，圖2顯示IC結構200，其包括基板110以及形成在十四條擴散線122與十四條閘極線124之格柵上的二十五個邏輯單元130。邏輯單元130、132、134、136的邊界(以虛線顯示)使用習知193nm光微影來形成。正如圖1與圖2所看見的，在 相鄰邏輯單元之邊界之間的間隔(例如，在邏輯單元132與134的邊界之間的間隔S1以及在邏輯單元132與136的邊界之間的間隔S2)包括擴散線或閘極線，且那間隔係由習知193nm光微影所限制，特別是用於次100nm解析度應用。更具體地，習知光學微影設計規則加諸限制於閘極線(或者譬如多晶矽的犧牲閘極材料，依情況而定)可被切割以形成裝置單元之處，其中S1與S2代表在該等單元之間必須維持的最小距離。
因此，且根據本揭露的一項或多項實施例，用於形成功能單元之緊湊陣列的技術係被揭露，其使用下一代微影(NGL)製程，諸如電子束直接寫入(EBDW)以及極紫外光微影(EUVL)，用以在陣列中形成該等單元的邊界。正如按照本揭露而令人明瞭的，其他NGL製程可被使用來形成在本文中所說明之單元的緊湊陣列，譬如奈米壓模微影以及其他無光罩與減少光罩的製程。該等技術可被使用來形成邏輯單元及/或位元單元的各種緊湊陣列，譬如用於FPGAs、SRAM、以及其他記憶體或邏輯或以單元為主之裝置的陣列。在一些實施例中，在本文中所說明的技術可被使用來縮小在諸單元或任何單元次方塊階層之間的空間(例如，相較於使用193nm光微影)，且因而縮小單元之整個陣列所需要的面積，尤其用於譬如FPGAs的裝置，其中，邏輯單元陣列涵蓋大於晶片面積的50、65、80、或90個百分點。
在一些實施例中，使用在本文中所說明的技術(例 如，使用EBDW或EUVL)來形成功能單元的緊湊陣列會造成功能單元邊界具有改善的線邊緣粗糙程度(LER)，譬如，例如在4nm以下或在2nm以下的LER。更者，在本文中所說明的技術容許相當準確的光阻被形成，甚至當形成具有臨界尺寸30nm或更小(或甚至10nm或更小)的光阻特徵時。此增加的準確度容許功能單元以更高的密度形成，因為功能單元的邊界可以更大的準確度形成且因而避免或者另外減少微影所導致的變異。在本文中所說明的技術亦可容許功能單元之邊界之準確性及/或臨界尺寸均勻性(CDU)的增加。不規則形狀的單元邊界亦可使用在本文中所說明的技術被更有效地形成(例如，相較於使用193nm光微影來實現者)。此外，這些改善的結果係以一個微影製程以及使用一個光罩或沒使用光罩來實現(依據所使用的特定NGL製程)，其係為超越193nm光微影的另一項優點，因為193nm光微影需要多重微影製程及多重光罩，以例如達到次100nm解析度。
在分析時(例如，使用掃瞄式/穿透式電子顯微鏡(SEM/TEM)及/或合成映射)，相較於使用習知193nm光微影而形成的結構，根據一項或多項實施例所組態的結構或裝置將有效地顯示具有功能單元之緊湊陣列的積體電路(IC)結構。例如，使用在本文中多方面說明之技術而形成的結構可包括功能單元陣列，其中在兩相鄰單元的邊界之間的距離小於100nm、50nm、30nm、或10nm、或一些其他適合的間隙，正如按照本揭露而令人明瞭的。同樣 地，可形成功能單元邊界，以使得沒有擴散線或閘極線能夠存在於相鄰單元的邊界之間，甚至以次100nm解析度。再者，此些緊湊結構可使用一個微影製程以及一個光罩或不使用光罩來形成。此外，本文中所說明的技術可被使用來得到面積之10、25、40或50個百分點減少的最小值或者一些其他適合的最小面積減少，當形成功能單元陣列時(例如，相較於使用習知193nm光微影來形成單元的邊界)。面積的減少可使用例如總陣列面積、端對端擴散距離、或端對端閘極距離來測量。許多組態與變異將按照本揭露而令人明瞭。
架構與方法
圖3A顯示根據本揭露之實施例的實例IC結構300，其包括形成在擴散線122與閘極線124之格柵上的三個功能單元132、134、136。功能單元132、134、136例如是FPGA或其它邏輯裝置的邏輯單元、或SRAM或其它記憶體裝置的位元單元。可使用擴散與閘極金屬之格柵或其他適合格柵材料來供應的其他功能單元，將按照本揭露而令人明瞭。正如可看見的，擴散線122與閘極線124形成在基板110上。基板110可以是任何適合的基板，譬如半導體基板或絕緣體基板。例如，基板300可包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、一個或多個Ⅲ-V材料、玻璃、氧化物材料(例如，二氧化矽)、氮化物材料(例如，氮化矽)、及/或任何其他適合的半導體或絕緣體材 料。在一些實施例中，基板110係以本體基板、絕緣體上覆半導體(XOI，其中X係為半導體材料，譬如Si、Ge、或SiGe)、多層結構來組態。其他適合的基板材料及/或組態將依據已知的目標應用或終端用途，且將按照本揭露而令人明瞭。
在圖3A所示的實例IC結構300中，擴散線122水平地運行且為了簡易繪示而以淡灰色顯示。擴散線122可使用任何適合的技術形成，包括各種圖案化、蝕刻、以及沈積製程。例如，擴散線122材料可使用物理氣相沈積(PVD)製程(譬如濺射沈積)、化學氣相沈積(CVD)製程、原子層沈積(ALD)製程、分子束磊晶(MBE)製程、及/或任何其他適合的生長或沈積製程而沈積在基板110中及/或上。擴散線122材料可包含Si、Ge、SiGe、及/或一種或多種Ⅲ-V材料、或依據目標應用或終端用途的任何其他適合材料或材料組合。此外，在一些實施例中，擴散線122係為n-型及/或p-型摻雜。注意，擴散線122從一條擴散線至下一條可能不具有一致的材料。例如，擴散線122在摻雜類型上交替(例如，一條線具有n-型摻雜且相鄰的線則具有p-型摻雜)。亦要注意，為了簡易繪示，擴散線122以一致的寬度與空間來顯示；不過，本揭露卻不打算如此被限制。進一步要注意的是，擴散線122與基板110的頂部表面齊平(例如，以用於將被建立於其上的平面裝置，譬如平面電晶體)，或者擴散線122可自基板110的頂部表面突出(例如，以用於將被建立於 其上的鰭式裝置，譬如鰭式電晶體)，或一些其組合。
以實例IC結構300來持續，閘極線124顯示形成在擴散線122上，且閘極線124垂直地運行，且為了簡易繪示而以暗灰色顯示。閘極線124可使用任何適合的技術被形成，包括多種圖案化、蝕刻、以及沈積製程。例如，閘極線124材料可使用任何適合的製程沈積，包括但不限於先前所說明的沈積技術(例如，PVD、CVD、ALD、MBE)。閘極線124材料可包含一種或多種金屬或金屬合金、多晶矽、及/或依據該目標應用或終端用途的任何其他適合材料。注意，閘極線124從一條閘極線至下一條可能不具有一致的材料。亦注意，為了簡易繪示，閘極線124係以一致的寬度與間隔來顯示；不過，本揭露不打算如此被限制。進一步注意，為了簡易繪示，閘極線124係以格柵狀的方式形成在擴散線122上；不過，本揭露不打算如此被限制。擴散線122與閘極線124的許多變異與組態將按照本揭露而令人明瞭。
在圖3A所示的實例實施例中，功能單元132、134、136的邊界係以虛線顯示。功能單元可包括任何適合的結構，譬如各種邏輯元件或方塊、隨機存取記憶體(RAM)方塊等等，且本揭露不打算受限於用於功能單元的任何特定結構(除非另外被指示)。在本實例實施例中，功能單元的邊界使用下一代微影(NGL)製程來形成，譬如例如電子束微影或電子束直接寫入(EBDW)、極紫外光微影(EUVL)、或奈米壓模微影。一般而言，用於形成單元 邊界的技術可包括形成光阻、使用NGL製程將該光阻圖案化、以及隨後蝕刻以將在功能單元之間的擴散線122及/或閘極線124分開。以此方式，因為NGL製程容許功能單元的邊界更準確地形成且亦容許相鄰單元的邊界彼此更靠近地形成(例如，相較於193nm光微影)，所以可實現功能單元的緊湊陣列，正如在本文中更詳細的討論。
使用以協助形成功能單元邊界的光阻(沒顯示)可包含任何適合材料，包括但不限於有機光阻材料(例如，聚(甲基丙烯酸甲酯)、聚(二甲戊二醯亞胺)、酚醛樹脂、SU-8、或其它聚合物)、無機光阻材料(例如，硫族化物)、分子光阻材料(例如，參茚并苯)、高解析度光阻(例如，矽倍半烷氧化氫(HSQ))、前述之混合物、及/或適合使用當作在導電材料層上之光阻的任何其他材料。光阻材料可使用任何適合的製程來沈積，包括但不限於旋轉塗佈。在功能單元(例如，單元132、134、以及136)形成以前，在它們的形成已經開始以後，或在它們的形成已經完成以後，光阻可被沈積在擴散線122與閘極線124的格柵上，正如按照本揭露而令人明瞭的。在一些情形中，以使用來圖案化光阻的微影製程為基礎，可選定光阻材料與厚度。例如，當使用電子束微影或EBDW時，光阻可以是能夠使其溶解度藉由電子束而改變的電子敏感膜。不過，在一些情形中，適合的光阻可使用於電子束暴露。其他適合的光阻材料及/或組態則將依據已知的目標應用或終端用途，且將按照本揭露而令人明瞭。
在光阻被沈積以後，它可使用一個或多個微影製程被圖案化。在一些實施例中，光阻使用電子束微影或電子束直接寫入(EBDW)、極紫外光微影(EUVL)、奈米壓模微影、或一些其他適合的NGL製程被圖案化。在一些實施例中，微影製程需要一個光罩或不需要任何光罩，且亦僅僅需要一個微影製程。例如，EBDW係為無光罩微影製程，其中一個或多個聚焦的電子光束可被使用來在單一個微影製程中將光阻圖案化。在另一項實施例中，EUVL使用極紫外光波長(例如，13.5nm)以及單一個光罩，以在單一個微影製程中將光阻圖案化。在一些此些實施例中，微影製程甚至能夠使用一個光罩或不使用任何光罩來實現高準確度的光阻特徵，包括例如能夠實現次100nm、次50nm、次30nm、或次10nm解析度。換言之，使用以形成IC結構300的微影製程能夠實現具有次100nm、次50nm、次30nm、或次10nm臨界尺寸的光阻特徵，正如在本文中更詳細的討論。
在已經施行微影製程以後，後續的光阻處理是必要的，以適度將光阻圖案化。例如，此類處理可包括使用適當的溶劑來將在微影處理或其它適合處理期間內被暴露的面積移除。在已經適度將光阻圖案化之後，下層的擴散線122、閘極線124、及/或基板110可被蝕刻以將圖案轉移且形成功能單元的邊界。正如按照本揭露而令人明瞭的，邊界可僅僅藉由將擴散線122及/或閘極線124斷裂/切割等等而形成，以視需求將功能單元分開。可使用任何適合 的濕式或乾式蝕刻，而且在一些實施例中，蝕刻劑及/或蝕刻製程可由光阻特性(例如，光阻的材料及/或厚度)及/或導電層的特性(例如，層的材料及/或厚度)所指定。一旦光阻圖案被轉移，光阻則可使用任何適合的製程被移除，譬如光阻剝離或平面化製程。
正如在圖3A中可看見的，在功能單元132與134的邊界之間的距離係為空間S3，且在功能單元136的邊界與單元132與134的邊界之間的距離係為空間S4。將空間S3與S4分別地比較空間S1與S2，如在圖1的IC結構100上所顯示。記得在IC結構100上之單元132、134、136的邊界係使用習知193nm光微影來形成，且因此，在相鄰單元(例如，S1與S2)的邊界之間的最小可實現距離則以習知微影製程為基礎被限制。使用NGL製程，譬如EBDW與EUVL，可使相同單元132、134、136更靠近地移動在一起。例如，S3與S4小於100nm、50nm、30nm、或10nm、或一些其它適合的間隙，正如按照本揭露而令人明瞭的。在本實例實施例中，空間S3與S4相等；不過，實際情況則不一定如此。例如，相鄰單元之間的水平間隔不一定等於相鄰單元之間的垂直間隔(雖然它們可以相等，如同在圖3A中的這種情況)。更者，注意，在圖1中所示的習知IC結構100中，在相鄰單元的邊界之間會有擴散線或閘極線。例如，閘極線位於在空間S1中之單元132與134的邊界之間，且擴散線位於在空間S2中之單元132與136的邊界之間。不過，使 用NGL製程來形成單元邊界容許在單元的邊界之間沒有擴散線或閘極線，甚至在次100nm應用中，正如在圖3A中可看見的。更者，此種準確度與緊湊陣列可使用一個微影製程以及一個光罩或不使用任何光罩來形成，正如先前的說明。
圖3A顯示邏輯單元132、134、136的邊界，但是為了簡易繪示，卻沒有顯示在擴散線122與閘極線124中的真實切割。圖3B顯示繪示在擴散線122與閘極線124的格柵中之切割140之圖3A的IC結構300。正如可看見的，切割140分開或者另外區分擴散線122與閘極線124，使得它們不再呈物理及/或電性接觸。因此，切割140容許功能單元(例如，單元132、134、136)彼此電性絕緣。切割140可使用本文中所說明的技術來製造，譬如使用NGL製程(例如，EBDW、EUVL等等)來圖案化光阻且容許切割140被蝕刻至擴散線122與閘極線124的格柵內，因而形成在圖3A所示的功能單元邊界。
圖4繪示根據本揭露實施例的實例IC結構400，其包括形成在擴散線122與閘極線124之格柵上的功能單元130陣列。正如可看見的，IC結構400係為包括形成在基板110上之十四條擴散線122與十四條閘極線124的方形，其與在圖2中所示的結構類似。在本實例實施例中，與基板110、擴散線122、以及閘極線124相關的先前討論可被相等地應用。記得在圖2中所示的IC結構200包括二十五個單元的陣列，其具有使用習知193nm光微影 而形成的邊界。在圖4所示的IC結構400包括功能單元130，其具有使用NGL製程(譬如EBDW或EUVL)而形成的邊界。比較IC結構200與在圖4所示的IC結構，可看見在圖4所示之IC結構400中之功能單元的陣列係更密集或緊湊。正如亦可看見的，二十五個功能單元130(其係為在圖2之習知IC結構200上之陣列中的單元總數)剛好放入在圖4中之由IC結構400右下角的括弧線所指示的方形面積內。此面積代表圖4所示之IC結構400總面積的大約51個百分點。因此，本文中所說明的技術可被使用，以使包含相同數目之功能單元(例如，在本實例情形中，二十五個)的陣列剛好放入僅為原先面積大小之51個百分點的面積內，因而得到49個百分點的面積縮減。在一些實施例中，本文中多方面說明的技術可被使用來得到功能單元陣列之面積的10、25、40、或50個百分點縮減的最小值，或一些其它適合的最小面積縮減，正如按照本揭露而令人明瞭的。
圖5繪示實例現場可程式化閘陣列(FPGA)結構500，其包括根據實施例被組態之邏輯單元138的陣列。正如可看見的，FPGA結構500包括使用本文中所說明之技術(例如，使用NGL製程來切割邏輯單元的邊界)而形成的九個邏輯單元138之陣列。邏輯單元138可稱為邏輯元件(LEs)或組合邏輯方塊(CLBs)，且邏輯單元138可形成數個邏輯閘的功能。正如所理解的，邏輯單元138係為FPGA結構500的功能單元。互連係在使用可程 式化互連150的邏輯單元138之間進行。例如，互連150可被邏輯性地組織成通道或其它單元。輸入輸出(I/O)接腳可被稱為輸入輸出(I/O)方塊160且它們一般可被程式化為輸入或輸出。例如，I/O方塊160亦可提供其他的特徵，譬如低功率或高速度連接。依據目標應用或終端用途，記憶體(未顯示)亦可被包括在FPGA結構500中以及其他典型或適合的元件。許多不同的變異與組態將按照本揭露而令人明瞭。
實例系統
圖6繪示根據實例實施例、以使用在本文中所揭示之技術而形成之積體電路(IC)結構或裝置所實施的計算系統1000。正如可看見的，計算系統1000罩住主機板1002。主機板1002包括許多組件，其包括但不限於處理器1004以及至少一個通訊晶片1006，其中各個可物理性且電性耦合到主機板1002，或另外被整合在那裡。正如將理解地，主機板1002可例如為任何印刷電路板，不管主板、安裝在主板上的子板、或系統1000的惟一板等等。
依據其應用，計算系統1000可包括一個或多個可或不可物理性與電性耦合到主機板1002的其他組件。這些其他組件可包括但不限於揮發性記憶體(例如，動態隨機存取記憶體)、非揮發性記憶體(例如唯讀記憶體、自旋轉移力矩記憶體等等)、圖形處理器、數位訊號處理器、 加密處理器、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊解碼器、視訊解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、加速計、迴轉儀、揚聲器、照相機、以及大量儲存裝置(譬如硬碟驅動器、光碟(CD)、數位影音光碟(DVD)等等)。被包括在計算系統1000中之組件的任一個可包括使用根據實例實施例所揭示之技術而形成的一個或多個積體電路結構或裝置。在一些實施例中，可將多重功能整合至一個或多個晶片(例如，舉例來說，注意，通訊晶片1006可以是處理器1004的一部份或者另外被整合至處理器1004內)。
通訊晶片1006促使用於傳送資料至計算系統1000以及從計算系統1000傳送資料的無線通訊。術語「無線」以及它的衍生物可被使用來說明經由使用經過非固態媒介之調變電磁輻射而來通訊資料的電路、裝置、系統、方法、技術、通訊通道等等。該術語沒有意指該等相關裝置不包含任何線，雖然在一些實施例中，它們可能不會。通訊晶片1006可實施許多無線標準或協定的任一個，包括但不限於無線保真網路(Wi-Fi)(IEEE 802.11家族)、全球互通微波存取(WiMAX)(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、演進資料最佳化(Ev-DO)、增強版高速封包存取(HSPA+)、增強版高速下鏈封包存取(HSDPA+)、增強版高速上鏈封包存取(HSUPA+)、增強資料全球行動通訊系統演進 (EDGE)、全球行動通訊系統(GSM)、一般封包式無線電服務(GPRS)、分碼多工存取(CDMA)、分時多工存取(TDMA)、數位歐洲無線電信(DECT)、藍芽、其衍生物、以及以3G、4G、5G及以上來表示的任何其他無線協定。計算系統1000可包括複數個通訊晶片1006。舉例來說，第一通訊晶片1006專用於較短範圍的無線通信，譬如Wi-Fi與藍芽，且第二通訊晶片1006專用於較長範圍的無線通信，譬如全球定位系統(GPS)、增強資料全球行動通訊系統演進(EDGE)、一般封包式無線電服務(GPRS)、分碼多工存取(CDMA)、全球互通微波存取(WiMAX)、長期演進(LTE)、演進資料最佳化(Ev-DO)以及其它。
計算系統1000的處理器1004包括被封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包括以使用本文中多方面說明之揭示技術而來形成的一個或多個積體電路結構或裝置所實施的板上電路。術語「處理器」可意指處理例如來自暫存器及/或記憶體之電子資料以將那電子資料轉換成可被儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置的一部份。
通訊晶片1006亦可包括被封裝在通訊晶片1006內的積體電路晶粒。根據一些此些實例實施例，通訊晶片的積體電路晶粒包括使用本文中多方面說明之揭示技術而來形成的一個或多個積體電路結構或裝置。正如按照本揭露而 令人理解的，注意，多重標準的無線特性可被直接整合至處理器1004內(例如，其中任何晶片1006的功能被整合至處理器1004內，而非具有分開的通訊晶片)。進一步注意，處理器1004係為具有此種無線能力的晶片組。簡而言之，可使用任何數目的處理器1004及/或通訊晶片1006。同樣地，任一個晶片或晶片組可具有被整合在那裡的多重功能。
在一些實施例中，計算系統1000可包括現場可程式化閘陣列(FPGAs)、靜態隨機存取記憶體(SRAM)、及/或其它邏輯或記憶體裝置，其包括使用本文中所說明之技術而形成之功能單元的緊湊陣列。功能單元係為邏輯單元(例如，在FPGAs的情形中)及/或位元單元(例如，在SRAM的情形中)或者以目標應用或終端使用為基礎的任何其它適合的功能單元。
在各項實施過程中，計算裝置1000係為膝上型電腦、小筆電、筆電、智慧型手機、平板、個人數位助理(PDA)、超級移動電腦、行動電話、桌上型電腦、伺服器、印表機、掃瞄器、監視器、機上盒、娛樂控制單元、數位照相機、可攜式音樂播放器、數位錄影機、或處理資料或利用使用本文中多方面說明之揭示技術而形成之一個或多個積體電路結構或裝置的任何其他電子裝置。
進一步實例實施例
以下實例屬於進一步的實施例，從該等實施例，許多 排列與組態將令人明瞭。
實例1係為一種積體電路，其包括：基板；以及形成在該基板上的功能單元陣列，各單元具有邊界；其中在該陣列中之兩相鄰單元的該等邊界之間的距離小於50nm。
實例2包括實例1之標的，其中該基板包含矽(Si)及/或鍺(Ge)。
實例3包括實例1至實例2任一項之標的，其中在該陣列中之兩相鄰單元的該等邊界之間的該距離小於20nm。
實例4包括實例1至實例3任一項之標的，其中該等單元包括閘陣列邏輯單元及/或記憶體位元單元。
實例5包括實例1至實例4任一項之標的，其中該等單元係形成在擴散線與閘極線的格柵上。
實例6包括實例1至實例5任一項之標的，其中在兩相鄰單元的該等邊界之間，沒有閘極或擴散線。
實例7包括實例1至實例6任一項之標的，其中該單元陣列比使用193nm光微影所能夠形成的最密集有效結構更密集10與50個百分點之間，以形成該等單元的該等邊界。
實例8係為一種現場可程式化閘陣列(FPGA)裝置，其包括實例1至實例7任一項之標的。
實例9係為一種靜態隨機存取記憶體(SRAM)裝置，其包括實例1至實例7任一項之標的。
實例10係為一種計算系統，其包括實例1至實例7 任一項之標的。
實例11係為一種形成積體電路的方法，該方法包括：提供基板；形成複數條擴散線；形成複數條閘極線，其中該等擴散線與該等閘極線以格柵狀的結構來形成；形成光阻於該格柵狀結構上；將該光阻圖案化，以使用微影製程來形成功能單元邊界，該微影製程需要一個或不需要任何光罩且能夠實現具有次100nm臨界尺寸的光阻特徵，其中該等單元排列在陣列中；以及將該圖案蝕刻成該格柵狀結構。
實例12包括實例11之標的，其中該等單元包括閘陣列邏輯單元及/或記憶體位元單元。
實例13包括實例11至實例12任一項之標的，其中該微影製程係為電子束微影。
實例14包括實例13之標的，其中該電子束微影包括多重束。
實例15包括實例11至實例14任一項之標的，其中該微影製程係為無光罩。
實例16包括實例11至實例12任一項之標的，其中該微影製程係為極紫外光微影(EUVL)。
實例17包括實例11至實例12任一項之標的，其中該微影製程係為奈米壓模微影。
實例18包括實例11至實例17任一項之標的，其中該微影製程能夠實現具有次30nm臨界尺寸的光阻特徵。
實例19包括實例11至實例18任一項之標的，其中 該微影製程能夠實現具有次10nm臨界尺寸的光阻特徵。
實例20包括實例11至實例19任一項之標的，進一步包括形成包括單元陣列的現場可程式化閘陣列(FPGA)裝置。
實例21包括實例11至實例19任一項之標的，進一步包括形成包括單元陣列的靜態隨機存取記憶體(SRAM)裝置。
實例22係為一種形成功能單元之陣列的方法，該方法包括：提供基板；形成光阻於該基板上；將該光阻圖案化以形成功能單元邊界，其中在兩相鄰單元的該等邊界之間的該距離小於50nm；以及將該圖案蝕刻到該基板內。
實例23包括實例22之標的，其中該等單元包括閘陣列邏輯單元及/或記憶體位元單元。
實例24包括實例22至實例23任一項之標的，其中該微影製程係為電子束微影。
實例25包括實例24之標的，其中該電子束微影包括多重束。
實例26包括實例22至實例25任一項之標的，其中該微影製程係為無光罩。
實例27包括實例22至實例23任一項之標的，其中該微影製程係為極紫外光微影(EUVL)。
實例28包括實例22至實例23任一項之標的，其中該微影製程係為奈米壓模微影。
實例29包括實例22至實例28任一項之標的，其中該微影製程能夠實現具有次30nm臨界尺寸的光阻特徵。
實例30包括實例22至實例29任一項之標的，其中該微影製程能夠實現具有次10nm臨界尺寸的光阻特徵。
實例31包括實例22至實例30任一項之標的，進一步包括形成包括單元陣列的現場可程式化閘陣列(FPGA)裝置。
實例32包括實例22至實例30任一項之標的，進一步包括形成包括單元陣列的靜態隨機存取記憶體(SRAM)裝置。
為了繪示與說明之目的，先前實例實施例的說明已經被呈現。它的用意不是為了徹底詳盡或將本揭露限制於所揭示的準確形式。按照本揭露，許多修改與變異是可能的。本揭露的範圍打算不受限於本詳細說明，反而受限於在此附加的申請專利範圍。對本申請案主張優先權的未來申請的申請案可以不同的方式對所揭示的主題提出申請，且通常可包括多方面揭示或在本文中另外展示之一種或多種限制的任何組合。
110‧‧‧基板
122‧‧‧擴散線
124‧‧‧閘極線
132‧‧‧邏輯單元
134‧‧‧邏輯單元
136‧‧‧邏輯單元
300‧‧‧積體電路結構
S3‧‧‧空間
S4‧‧‧空間

Claims (25)

  1. 一種積體電路，其包含：基板；以及從該基板延伸的擴散線之格柵，包括在格柵中的該等擴散線中的至少三條具有一致的間距於其間；至少部分地形成在包括在格柵中的具有一致的間距於其間的該等三條擴散線上的包括兩相鄰單元之功能單元陣列，各單元具有邊界，沒有擴散線介於該等兩相鄰單元的該等邊界之間，以使該等相鄰單元中的一個包括該等至少三條擴散線中的兩條，並且該等相鄰單元中的另一個包括該等至少三條擴散線中的一或多條；其中在該陣列中之該等兩相鄰單元的該等邊界之間的距離小於50nm。
  2. 如申請專利範圍第1項之積體電路，其中該基板包含矽(Si)及/或鍺(Ge)。
  3. 如申請專利範圍第1項之積體電路，其中在該陣列中之該等兩相鄰單元的該等邊界之間的該距離小於20nm。
  4. 如申請專利範圍第1項之積體電路，其中該等單元包括閘陣列邏輯單元及/或記憶體位元單元。
  5. 如申請專利範圍第1項之積體電路，其中該等兩相鄰單元係形成在包括具有一致的間距於其間的該等擴散線中的至少三條的擴散線與閘極線的格柵上。
  6. 如申請專利範圍第5項之積體電路，其中包括在 該等兩相鄰單元中的該等閘極線也具有一致的間距於其間，並且在該等兩相鄰單元的該等邊界之間，沒有閘極線。
  7. 如申請專利範圍第1項之積體電路，其中該單元陣列比使用193nm光微影所能夠形成的最密集有效結構更密集10與50個百分點之間，以形成該等單元的該等邊界。
  8. 一種現場可程式化閘陣列(FPGA)裝置，其包含如申請專利範圍第1項至第7項任一項之積體電路。
  9. 一種靜態隨機存取記憶體(SRAM)裝置，其包含如申請專利範圍第1項至第7項任一項之積體電路。
  10. 一種計算系統，其包含如申請專利範圍第1項至第7項任一項之積體電路。
  11. 一種形成積體電路的方法，該方法包含：提供基板；形成複數條擴散線；形成複數條閘極線，其中該等擴散線與該等閘極線以格柵狀結構來形成；形成光阻於該格柵狀結構上；將該光阻圖案化，以使用微影製程來形成功能單元邊界，該微影製程需要一個或不需要任何光罩且能夠實現具有次100nm臨界尺寸的光阻特徵，其中該等單元排列在陣列中；以及將該圖案蝕刻成該格柵狀結構。
  12. 如申請專利範圍第11項之方法，其中該等單元包括閘陣列邏輯單元及/或記憶體位元單元。
  13. 如申請專利範圍第11項之方法，其中該微影製程係為電子束微影。
  14. 如申請專利範圍第13項之方法，其中該電子束微影包括多重束。
  15. 如申請專利範圍第11項之方法，其中該微影製程係為無光罩。
  16. 如申請專利範圍第11項之方法，其中該微影製程係為極紫外光微影(EUVL)。
  17. 如申請專利範圍第11項之方法，其中該微影製程係為奈米壓模微影。
  18. 如申請專利範圍第11項至第17項任一項之方法，其中該微影製程能夠實現具有次30nm臨界尺寸的光阻特徵。
  19. 如申請專利範圍第11項至第17項任一項之方法，其中該微影製程能夠實現具有次10nm臨界尺寸的光阻特徵。
  20. 一種形成功能單元之陣列的方法，該方法包含：提供基板；形成光阻於該基板上；將該光阻圖案化以形成功能單元邊界，其中在兩相鄰單元的該等邊界之間的該距離小於50nm；以及將該圖案蝕刻到該基板內。
  21. 如申請專利範圍第20項之方法，其中該等單元包括閘陣列邏輯單元及/或記憶體位元單元。
  22. 如申請專利範圍第20項之方法，其中該微影製程係為電子束微影。
  23. 如申請專利範圍第22項之方法，其中該電子束微影包括多重束。
  24. 如申請專利範圍第20項至第23項任一項之方法，其中該微影製程係為無光罩。
  25. 如申請專利範圍第20項之方法，其中該微影製程係為極紫外光微影(EUVL)。
TW104115775A 2014-06-25 2015-05-18 具有功能單元的緊湊陣列之積體電路與其形成方法 TWI565018B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/044105 WO2015199682A1 (en) 2014-06-25 2014-06-25 Techniques for forming a compacted array of functional cells

Publications (2)

Publication Number Publication Date
TW201611223A TW201611223A (zh) 2016-03-16
TWI565018B true TWI565018B (zh) 2017-01-01

Family

ID=54938598

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104115775A TWI565018B (zh) 2014-06-25 2015-05-18 具有功能單元的緊湊陣列之積體電路與其形成方法

Country Status (7)

Country Link
US (1) US10217732B2 (zh)
EP (1) EP3161854A4 (zh)
JP (1) JP6415602B2 (zh)
KR (1) KR20170026336A (zh)
CN (1) CN106463354B (zh)
TW (1) TWI565018B (zh)
WO (1) WO2015199682A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6415602B2 (ja) 2014-06-25 2018-10-31 インテル・コーポレーション 機能セルのコンパクトアレイを形成するための技術
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9577639B1 (en) * 2015-09-24 2017-02-21 Qualcomm Incorporated Source separated cell
US10109582B2 (en) * 2016-04-19 2018-10-23 Taiwan Semiconductor Manufacturing Company Limited Advanced metal connection with metal cut
KR101958518B1 (ko) * 2016-08-09 2019-03-15 매그나칩 반도체 유한회사 프로그래밍의 신뢰성이 개선된 otp 셀
CN107480359B (zh) * 2017-08-02 2021-04-30 复旦大学 先进纳米工艺下fpga面积建模方法
US10790395B2 (en) 2018-06-12 2020-09-29 International Business Machines Corporation finFET with improved nitride to fin spacing
CN110267186A (zh) * 2019-05-27 2019-09-20 深圳市中德听力技术有限公司 一种具有内置纯音信号发生器的自我验配助听器
CN110299356A (zh) * 2019-07-26 2019-10-01 宁波芯浪电子科技有限公司 一种用于mos管的静电保护方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140131813A1 (en) * 2012-11-14 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cell Layout for SRAM FinFET Transistors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05298394A (ja) 1992-04-23 1993-11-12 Hitachi Ltd 自動配置方法
US6911730B1 (en) 2003-03-03 2005-06-28 Xilinx, Inc. Multi-chip module including embedded transistors within the substrate
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US20090255801A1 (en) * 2008-04-11 2009-10-15 Haas Alfred M Programmable Electrode Arrays and Methods for Manipulating and Sensing Cells and Substances Using Same
JP5167050B2 (ja) 2008-09-30 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法およびマスクの製造方法
US8631374B2 (en) * 2011-03-30 2014-01-14 Synopsys, Inc. Cell architecture for increasing transistor size
JP2013149928A (ja) 2012-01-23 2013-08-01 Canon Inc リソグラフィー装置および物品を製造する方法
JP6087506B2 (ja) * 2012-01-31 2017-03-01 キヤノン株式会社 描画方法及び物品の製造方法
US8839168B2 (en) * 2013-01-22 2014-09-16 Globalfoundries Inc. Self-aligned double patterning via enclosure design
JP6415602B2 (ja) 2014-06-25 2018-10-31 インテル・コーポレーション 機能セルのコンパクトアレイを形成するための技術

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140131813A1 (en) * 2012-11-14 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cell Layout for SRAM FinFET Transistors

Also Published As

Publication number Publication date
TW201611223A (zh) 2016-03-16
US10217732B2 (en) 2019-02-26
CN106463354A (zh) 2017-02-22
EP3161854A4 (en) 2018-05-30
JP2017520786A (ja) 2017-07-27
CN106463354B (zh) 2019-12-20
KR20170026336A (ko) 2017-03-08
US20170018543A1 (en) 2017-01-19
EP3161854A1 (en) 2017-05-03
WO2015199682A8 (en) 2016-03-17
JP6415602B2 (ja) 2018-10-31
WO2015199682A1 (en) 2015-12-30

Similar Documents

Publication Publication Date Title
TWI565018B (zh) 具有功能單元的緊湊陣列之積體電路與其形成方法
US11756829B2 (en) Gate aligned contact and method to fabricate same
KR102367996B1 (ko) Beol(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크
KR102280070B1 (ko) 백 엔드 오브 라인(ｂｅｏｌ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝
US11276581B2 (en) Textile patterning for subtractively-patterned self-aligned interconnects, plugs, and vias
JP6130610B2 (ja) 複数のフィン高を有するフィン電界効果トランジスタを製造するシステムおよび方法
US10490519B2 (en) Pattern decomposition lithography techniques
TWI593061B (zh) 半導體裝置、動態隨機存取記憶體單元及其製造方法
TWI827062B (zh) 半導體結構及系統晶片（ＳｏＣ）積體電路及其製造方法
US8860184B2 (en) Spacer assisted pitch division lithography
US10361090B2 (en) Vertical channel transistors fabrication process by selective subtraction of a regular grid
KR102385705B1 (ko) 전자빔 직접 기입(ebdw) 리소그래피를 위한 하부 흡수 층 또는 전도 층
KR20170063525A (ko) 하부에 놓인 격자 상의 비-반사 복사선 리소그래피를 이용한 멀티-패스 패터닝
US20210090997A1 (en) Self-aligned patterning with colored blocking and structures resulting therefrom
US11984506B2 (en) Field effect transistor having a gate dielectric with a dipole layer and having a gate stressor layer
TW202414827A (zh) 半導體結構及系統晶片（ＳｏＣ）積體電路及其製造方法