JP2017520786A - 機能セルのコンパクトアレイを形成するための技術 - Google Patents

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Abstract

電子ビーム直接描画（ＥＢＤＷ）及び極端紫外線リソグラフィ（ＥＵＶＬ）などの複数の次世代リソグラフィ（ＮＧＬ）プロセスを使用して複数の機能セルのコンパクトアレイを形成し、アレイ内の複数のセルの複数の境界を形成する複数の技術が開示される。複数のセルのコンパクトアレイは、複数の論理セルで構成されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）構造、複数のビットセルで構成された複数のスタティックランダムアクセスメモリ（ＳＲＡＭ）構造、又は、複数のセルベース構造を有する他の複数のメモリデバイス又は複数の論理デバイスに使用され得る。当該複数の技術は、例えば、複数の機能セルのアレイについては１０パーセントから５０パーセントの面積削減を達成すべく使用され得る。なぜなら、複数のＮＧＬプロセスは、従来の１９３ｎｍフォトリソグラフィと比較して、複数のセル境界のためのより高い精度のより接近した複数の切断を可能にするからである。加えて、複数のセルのための複数の境界を形成すべく複数のＮＧＬプロセスを使用すれば、それらを使用せず従来の１９３ｎｍフォトリソグラフィを使用した場合には存在するであろうリソグラフィ誘導変動を低減することもできる。

Description

フィールドプログラマブルゲートアレイ、（ＦＰＧＡ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、並びに他のメモリ及び論理デバイスなどの規則正しい集積回路構造は通常、連続格子状の拡散ライン及びゲートラインを含む。次に、付随する光リソグラフィ設計ルール及びそれにより課される間隔制限などの要素を考慮して、当該拡散ライン及びゲートラインから複数の論理セル又は複数のブロックが形成される。そのような集積回路構造内の論理セル数は、例えば増大する性能要求を満たすべく、増加してきている。論理セル数の増加は必要な領域の増加につながり、それは、より大きいチップサイズの要求及び費用増加と言い換えられ得る。
格子状の複数の拡散ライン及び複数のゲートライン上に形成された３つの論理セルであって、それらの論理セルの境界は１９３ｎｍフォトリソグラフィを使用して形成された、３つの論理セルを含む集積回路（ＩＣ）構造を示す。 格子状の複数の拡散ライン及び複数のゲートライン上に形成された論理セルのセットであって、それらの論理セルの境界は１９３ｎｍフォトリソグラフィを使用して形成された、論理セルのセットを含むＩＣ構造を示す。 本開示の一実施形態に係る、格子状の複数の拡散ライン及び複数のゲートライン上に形成された３つの機能セルを含む例示的なＩＣ構造を示す。 図３Ａの３つの機能セルを形成すべく作られた、格子状の複数の拡散ライン及び複数のゲートラインにおける複数の切断を示す。 本開示の一実施形態に係る、格子状の複数の拡散ライン及び複数のゲートライン上に形成された複数の機能セルのアレイを含む例示的なＩＣ構造を示す。 一実施形態に従って構成された複数の機能セルのアレイを含む例示的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）構造を示す。 一例示的実施形態に係る、本明細書において開示された複数の技術を使用して形成された集積回路の複数の構造又は複数のデバイスが実装されたコンピューティングシステムを示す。
電子ビーム直接描画（ＥＢＤＷ）及び極端紫外線リソグラフィ（ＥＵＶＬ）などの次世代リソグラフィ（ＮＧＬ）プロセスを使用して複数の機能セルのコンパクトアレイを形成し、当該アレイ内の複数のセルの複数の境界を形成するための複数の技術が開示される。複数のセルのコンパクトアレイは、複数の論理セルで構成されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）構造、複数のビットセルで構成されたスタティックランダムアクセスメモリ（ＳＲＡＭ）構造、又は複数のセルベース構造を有する他の複数のメモリデバイス又は複数の論理デバイスに使用されてよい。当該複数の技術は、例えば複数の機能セルのアレイについては、１０パーセントから５０パーセントの面積削減を達成すべく使用され得る。なぜなら、従来の１９３ｎｍフォトリソグラフィと比較して、複数のＮＧＬプロセスは、複数のセル境界のためのより高い精度のより接近した切断を可能にするからである。加えて、複数のセルの複数の境界を形成すべく複数のＮＧＬプロセスを使用することで、それらを使用せず従来の１９３ｎｍフォトリソグラフィを使用した場合には存在するであろうリソグラフィ誘導変動（ｌｉｔｈｏｇｒａｐｈｙ ｉｎｄｕｃｅｄ ｖａｒｉａｔｉｏｎ）を低減することもできる。当該開示に照らし、多数の構成及び変更が明らかであろう。
上記のように、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、及び他の論理デバイス及びメモリデバイスなどの集積回路（ＩＣ）構造での論理セル数の増加は必要な領域の増加につながり、それはより大きいチップサイズの要求及び費用増加と言い換えられ得る。従来、そのようなＩＣ構造上に複数の論理セル境界を形成すべく、拡散ライン及びゲートラインのエッチング／切断には１９３ｎｍフォトリソグラフィが使用されてきた。しかしながら、１９３ｎｍフォトリソグラフィは、特にサブ１００ｎｍ解像度用途に関して特定の制限を有する。そのような制限には、いくつか例を挙げると、複数のリソグラフィプロセスを必要とすること、複数のマスクを必要とすること、追加の複数の材料を必要とすること、精度に欠けること、高密度のコンポーネントを形成する能力に欠けること、鋭い複数の角及び複数のエッジを形成する能力に欠けること、形成された複数の構造の全体にわたる整合性に欠けること、などが含まれる。例えば、図１は、基板１１０と、格子状の複数の拡散ライン１２２及び複数のゲートライン１２４上に形成された３つの論理セル１３２、１３４、１３６とを含むＩＣ構造１００を示している。別の例では、図２は、基板１１０と、格子状の１４本の拡散ライン１２２及び１４本のゲートライン１２４上に形成された２５個の論理セル１３０とを含むＩＣ構造２００を示している。論理セル１３０、１３２、１３４、１３６の（破線で示された）境界は、従来の１９３ｎｍフォトリソグラフィを使用して形成されたものである。図１及び図２から分かるように、隣接する複数の論理セルの複数の境界の間の間隔（例えば、論理セル１３２及び１３４の境界の間の間隔Ｓ１、並びに、論理セル１３２及び１３６の境界の間の間隔Ｓ２）は拡散ライン又はゲートラインの何れかを含み、その間隔は、特にサブ１００ｎｍ解像度用途では、従来の１９３ｎｍフォトリソグラフィによって制限される。より具体的には、従来の光リソグラフィ設計ルールは、複数のデバイスセルを形成すべく複数のゲートライン（又は場合によりポリシリコンなどの犠牲ゲート材料）が切断され得る場所に対して複数の制限を課す。ここで、Ｓ１及びＳ２は、複数のセルの間で維持されなければならない最小距離を表わす。
従って、本開示の１又は複数の実施形態に従って、電子ビーム直接描画（ＥＢＤＷ）及び極端紫外線リソグラフィ（ＥＵＶＬ）などの複数の次世代リソグラフィ（ＮＧＬ）プロセスを使用して複数の機能セルのコンパクトアレイを形成し、当該アレイ内の複数のセルの複数の境界を形成するための複数の技術が開示される。本開示に照らし明らかであろうように、ナノインプリントリソグラフィ、並びに、他のマスクレスプロセス及び低減されたマスクでのプロセスなどの他の複数のＮＧＬプロセスが、本明細書において記載される複数のセルのコンパクトアレイを形成すべく使用されてよい。それらの技術は、複数のＦＰＧＡ、ＳＲＡＭ、及び、他のメモリ若しくは論理若しくはセルベースのデバイスのためのアレイなどの、複数の論理セル及び／又は複数のビットセルの様々なコンパクトアレイを形成すべく使用され得る。いくつかの実施形態において、本明細書において記載される複数の技術は、（例えば、１９３ｎｍフォトリソグラフィを使用する場合と比較して）複数のセルの間のスペース、又は任意のセルのサブブロックレベルを低減すべく使用され得る。それにより、特に、複数の論理セルのアレイがチップ面積の５０、６５、８０、又は９０パーセントより大きい面積を占めることがあるＦＰＧＡなどの複数のデバイスについて、複数のセルのアレイ全体に必要とされる面積を低減する。
いくつかの実施形態において、本明細書において記載される複数の技術を使用して（例えば、ＥＢＤＷ又はＥＵＶＬを使用して）複数の機能セルの複数のコンパクトアレイを形成すると、例えば、４ｎｍを下回る又は２ｎｍを下回るラインエッジラフネス（ＬＥＲ：ｌｉｎｅ ｅｄｇｅ ｒｏｕｇｈｎｅｓｓ）などの改良されたＬＥＲを有する複数の機能セル境界を得ることができる。更に、本明細書において記載される複数の技術は、３０ｎｍ若しくはそれより小さい（又は更には１０ｎｍ若しくはそれより小さい）クリティカルディメンジョンを有する複数のレジストフィーチャ（ｒｅｓｉｓｔ ｆｅａｔｕｒｅ）を形成する場合でさえも、比較的正確なレジストが形成されることを可能にする。この精度の向上により、複数の機能セルがより高い密度で形成されることが可能となる。なぜなら、それらの機能セルの複数の境界はより高い精度で形成され得、それにより、リソグラフィ誘導変動を回避するか、又はそうでなければ低減し得る。本明細書において記載される複数の技術はまた、複数の機能セルの複数の境界について、正確度及び／又はクリティカルディメンジョン均一性（ＣＤＵ）の向上を可能にし得る。本明細書において記載された複数の技術を使用して、不規則な形状の複数のセル境界が、（例えば、１９３ｎｍフォトリソグラフィを使用して実現され得るものと比較して）より効果的に形成されることもある。加えて、これらの改善された結果は、１つのリソグラフィプロセスと、（使用される特定のＮＧＬプロセスに応じて）１又は０個のマスクを使用することとで実現され得る。１９３ｎｍフォトリソグラフィであれば、例えばサブ１００ｎｍ解像度に至るのに複数のリソグラフィプロセスと複数のマスクとを必要とするので、このことは１９３ｎｍフォトリソグラフィよりも優れたもう１つの利点である。
（例えば、走査型／透過型電子顕微鏡（ＳＥＭ／ＴＥＭ）及び／又は組成マッピングを使用して）分析をすると、１又は複数の実施形態に従って構成された構造又はデバイスが、従来の１９３ｎｍフォトリソグラフィを使用して形成された構造と比較して、複数の機能セルのコンパクトアレイを有するＩＣ構造を効果的に示すであろう。例えば、本明細書において様々に記載されるような複数の技術を使用して形成された複数の構造は、２つの隣接セルの境界の間の距離が１００ｎｍ、５０ｎｍ、３０ｎｍ、若しくは１０ｎｍより小さい、又は何か他の適切な上限値である複数の機能セルのアレイを含んでよい。このことは当該開示に照らし明らかであろう。また、これらの機能セル境界は、たとえサブ１００ｎｍ解像度であっても、拡散ラインもゲートラインも隣接セルの境界間に存在しないように形成され得る。更に、そのようなコンパクトにされた構造は、１つのリソグラフィプロセス、及び１又は０個のマスクを使用して形成され得る。加えて、本明細書において記載される複数の技術は、複数の機能セルのアレイを形成する場合に、（例えば、従来の１９３ｎｍフォトリソグラフィを使用して複数のセルの複数の境界を形成する場合と比較して）、最低１０、２５、４０、若しくは５０パーセントの面積削減、又は、何か他の適切な最小面積削減を達成すべく使用され得る。面積の削減は、例えば、アレイ総面積、終端間の拡散距離、又は、終端間のゲート距離を使用して測定され得る。多数の構成及び変更が当該開示に照らし明らかであろう。
［構造及び方法］
図３Ａは、本開示の一実施形態に係る、格子状の複数の拡散ライン１２２及び複数のゲートライン１２４上に形成された３つの機能セル１３２、１３４、１３６を含む例示的なＩＣ構造３００を示す。機能セル１３２、１３４、１３６は、例えば、ＦＰＧＡ若しくは他の論理デバイスの複数の論理セル、又は、ＳＲＡＭ若しくは他のメモリデバイスの複数のビットセルであってよい。格子状の拡散金属及びゲート金属、又は他の適切な格子の材料を使用して供給され得る他の複数の機能セルが当該開示に照らし明らかであろう。図から分かるように、複数の拡散ライン１２２及び複数のゲートライン１２４は基板１１０上に形成される。基板１１０は、半導体基板、又は絶縁体基板などの任意の適切な基板であってよい。例えば、基板３００としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、１又は複数のＩＩＩ‐Ｖ材料、ガラス、酸化物材料（例えば二酸化シリコン）、窒化物材料（例えば、窒化シリコン）、及び／又は任意の他の適切な半導体若しくは絶縁体材料が挙げられてよい。いくつかの実施形態において、基板１１０は、バルク基板、セミコンダクタ・オン・インシュレータ（ＸＯＩ、ここで、Ｘは、Ｓｉ、Ｇｅ、若しくはＳｉＧｅなどの半導体材料）、又は多層構造として構成されてよい。他の適切な基板材料及び／又は構成が、所与の目的用途又は最終用途に依存し、当該開示に照らし明らかであろう。
図３Ａに示される例示的なＩＣ構造３００において、複数の拡散ライン１２２が、横方向に伸びており、説明の簡略化のために薄いグレーで示されている。複数の拡散ライン１２２は、様々なパターニングプロセス、エッチングプロセス、及び堆積プロセスを含む任意の適切な技術を使用して形成され得る。例えば、複数の拡散ライン１２２の材料は、（スパッタ堆積などの）物理気相成長法（ＰＶＤ）プロセス、化学気相成長法（ＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、分子線エピタキシ（ＭＢＥ）プロセス、及び／又は任意の他の適切な成長法又は堆積のプロセスを使用して基板１１０内及び／又は基板１１０上に堆積され得る。複数の拡散ライン１２２の材料としては、目的用途又は最終用途に応じて、Ｓｉ、Ｇｅ、ＳｉＧｅ、及び／若しくは１又は複数のＩＩＩ‐Ｖ材料、又は、任意の他の適切な材料若しくは複数の材料の組み合わせが挙げられてよい。加えて、いくつかの実施形態において、複数の拡散ライン１２２はｎ型ドープ及び／又はｐ型ドープされてよい。複数の拡散ライン１２２は、互いに一貫した材料を有さなくてもよいことに留意されたい。例えば、複数の拡散ライン１２２は、ドープ型が交互になっていてよい（例えば、あるラインがｎ型ドープを有し、隣接するラインがｐ型ドープを有する状態）。また、複数の拡散ライン１２２は、説明の簡略化のために一貫した幅及び間隔で示されているが、本開示はそのように制限されるよう意図されていないことにも留意されたい。更に、（例えば、プレーナトランジスタなどの、基板上に構築される複数のプレーナデバイスについては）複数の拡散ライン１２２は基板１１０の上面と面一であってよい、又は、（例えば、フィン付きトランジスタなどの、基板上に構築される複数のフィン付きデバイスについては）複数の拡散ライン１２２は基板１１０の上面から突き出ていてよい、又はそれらの何らかの組み合わせであってよいことにも留意されたい。
例示的なＩＣ構造３００について続けると、複数のゲートライン１２４が複数の拡散ライン１２２上に形成されるよう示されており、複数のゲートライン１２４は縦方向に伸び、説明の簡略化のために濃いグレーで示されている。複数のゲートライン１２４は、様々なパターニングプロセス、エッチングプロセス、及び堆積プロセスを含む任意の適切な技術を使用して形成され得る。例えば、複数のゲートライン１２４の材料は、限定はされないが、上記の堆積技術（例えば、ＰＶＤ、ＣＶＤ、ＡＬＤ、ＭＢＥ）を含む任意の適切なプロセスを使用して堆積され得る。複数のゲートライン１２４の材料としては、目的用途又は最終用途に応じて、１又は複数の金属若しくは金属合金、ポリシリコン、及び／又は任意の他の適切な材料が挙げられてよい。複数のゲートライン１２４は、互いに一貫した材料を有さなくてもよいことに留意されたい。また、複数のゲートライン１２４は、説明の簡略化のために一貫した幅及び間隔で示されているが、本開示はそのように制限されるよう意図されていないことにも留意されたい。更に、複数のゲートライン１２４は、説明の簡略化のために複数の拡散ライン１２２の上に格子状に形成されているが、本開示はまた、そのように制限されるよう意図されていないことに留意されたい。複数の拡散ライン１２２及び複数のゲートライン１２４について、多数の変更及び構成が当該開示に照らし明らかであろう。
図３Ａに示される例示的な実施形態において、機能セル１３２、１３４、１３６の境界は破線で示されている。それらの機能セルは、様々な論理要素若しくはブロック、ＲＡＭブロックなどの任意の適切な構造を含んでよく、本開示は、別段の指示のない限り、複数の機能セルに関して任意の特定の構造に制限されるよう意図されていない。この例示的な実施形態において、複数の機能セルの複数の境界は、例えば、電子ビームリソグラフィ若しくは電子ビーム直接描画（ＥＢＤＷ）、極端紫外線リソグラフィ（ＥＵＶＬ）、又はナノインプリントリソグラフィなどの次世代リソグラフィ（ＮＧＬプロセス）を使用して形成される。概して、複数のセル境界を形成するための複数の技術は、レジストの形成、ＮＧＬプロセスを使用したレジストのパターニング、及び、次に、複数の機能セルの間で複数の拡散ライン１２２及び／又は複数のゲートライン１２４を切り離すためのエッチングを含み得る。このようにして、複数の機能セルのコンパクトアレイは実現され得る。なぜなら、本明細書においてより詳細に説明されるように、ＮＧＬプロセスが、（例えば１９３ｎｍフォトリソグラフィと比較して、）複数の機能セルの複数の境界がより高い精度で形成されることを可能にし、更に、複数の隣接セルの複数の境界が互いにより近接して形成されることを可能にするからである。
複数の機能セル境界の形成を助けるべく使用されるレジスト（図示せず）は、限定はされないが、有機フォトレジスト材料（例えばポリ（メタクリル酸メチル）、ポリ（ジメチルグルタルイミド）、フェノールホルムアルデヒド樹脂、ＳＵ‐８、又は他のポリマー）、無機フォトレジスト材料（例えば、カルコゲニド）、分子フォトレジスト材料（例えば、トルキセン）、高解像度レジスト（例えば、水素シルセスキオキサン（ＨＳＱ））、前述のものの混合物、及び／又は、導電性材料層上のレジストとしての使用に適した任意の他の材料を含む任意の適切な材料を含んでよい。レジスト材料は、限定はされないが、スピンコーティングを含む任意の適切なプロセスを使用して堆積されてよい。レジストは、当該開示に照らし明らかなように、複数の機能セル（例えばセル１３２、１３４及び１３６）が形成される前、これらの形成が開始された後、又は、これらの形成が完了した後に、格子状の複数の拡散ライン１２２及び複数のゲートライン１２４上に堆積されてよい。いくつかの例では、レジストの材料及び厚さは、レジストをパターニングすべく使用されるリソグラフィプロセスに基づいて選択され得る。例えば、電子ビームリソグラフィ又はＥＢＤＷを使用する場合、レジストは、電子ビームでその溶解度を変更可能な電子感応性（ｅｌｅｃｔｒｏｎ ｓｅｎｓｉｔｉｖｅ）膜であってよい。しかしながら、いくつかの例において、適切なフォトレジストが電子ビーム露光に使用されてよい。他の適切なレジストの複数の材料及び／又は複数の構成は、所与の目的用途又は最終用途に依存し、当該開示に照らし明らかであろう。
レジストは堆積後、１又は複数のリソグラフィプロセスを使用してパターニングされ得る。いくつかの実施形態において、レジストは、電子ビームリソグラフィ若しくはＥＢＤＷ、ＥＵＶＬ、ナノインプリントリソグラフィ、又は何か他の適切なＮＧＬプロセスを使用してパターニングされる。いくつかの実施形態において、リソグラフィプロセスは、１又は０個のマスクを必要としてよく、更に、１つのリソグラフィプロセスしか必要としなくてもよい。例えば、ＥＢＤＷは、ただ１つのリソグラフィプロセスでレジストをパターニングするのに１又は複数の集束電子ビームが使用され得る、マスクレスのリソグラフィプロセスである。別の例では、ＥＵＶＬが、極端紫外波長（例えば１３．５ｎｍ）とただ１つのマスクとを使用して、ただ１つのリソグラフィプロセスでレジストをパターニングする。いくつかのそのような実施形態において、リソグラフィプロセスは、たとえ１又は０個のマスクしか使用しない場合であっても高精度の複数のレジストフィーチャを実現可能であると考えられ、それは、例えば、サブ１００ｎｍ、サブ５０ｎｍ、サブ３０ｎｍ、又はサブ１０ｎｍの解像度を実現可能であることを含む。換言すると、ＩＣ構造３００を形成すべく使用されるリソグラフィプロセスは、本明細書においてより詳細に説明されるように、サブ１００ｎｍ、サブ５０ｎｍ、サブ３０ｎｍ、又はサブ１０ｎｍのクリティカルディメンジョンを有する複数のレジストフィーチャを実現可能であると考えられる。
リソグラフィプロセスの実行後、レジストを適切にパターニングすべく、後のレジスト処理が必要であってよい。例えば、そのような処理は、リソグラフィ処理中に露光された複数の領域を除去するための適切な溶媒の使用、又は他の適切な処理を含んでよい。レジストを適切にパターニングした後、下層の複数の拡散ライン１２２、複数のゲートライン１２４、及び／又は基板１１０がエッチングされて、パターンが転写され、複数の機能セルの複数の境界が形成され得る。当該開示に照らし明らかなように、複数の境界は、単に複数の拡散ライン１２２及び／又は複数のゲートライン１２４の断線／切断／等を行い、複数の機能セルを望みどおりに切り離すことによって形成されてよい。任意の適切なウェットエッチング又はドライエッチングが使用されてよく、いくつかの実施形態において、エッチャント及び／又はエッチングプロセスは、レジストの特性（例えば、レジストの材料及び／又は厚さ）及び／又は導電性層の特性（例えば、層の材料及び／又は厚さ）によって決定付けられてよい。レジストパターンが転写され次第、レジストは、レジスト剥離プロセス又は平坦化プロセスなどの任意の適切なプロセスを使用して除去されてよい。
図３Ａから分かるように、機能セル１３２及び１３４の境界間の距離はスペースＳ３であり、機能セル１３６の境界とセル１３２及び１３４の境界との間の距離はスペースＳ４である。スペースＳ３、Ｓ４はそれぞれ、図１のＩＣ構造１００上に示されたスペースＳ１、Ｓ２と比較され得る。ＩＣ構造１００上のセル１３２、１３４、１３６の境界は従来の１９３ｎｍフォトリソグラフィを使用して形成されたものであり、従って、隣接セルの境界間の達成可能な最小距離（例えば、Ｓ１及びＳ２）は従来のリソグラフィプロセスに基づいて制限されることを思い出されたい。ＥＢＤＷ及びＥＵＶＬなどの複数のＮＧＬプロセスを使用して、同じセル１３２、１３４、１３６は互いにより近接するように移動され得る。例えば、Ｓ３及びＳ４は、１００ｎｍ、５０ｎｍ、３０ｎｍ、若しくは１０ｎｍより小さい、又は何か他の適切な上限値であってよい。このことは本開示に照らし明らかである。スペースＳ３及びＳ４はこの例示的な実施形態では等しいが、そうでなくてもよい。例えば、隣接セル間の横方向の間隔は、隣接セル間の縦方向の間隔に、（図３Ａの場合のように等しいこともあるが、）等しくなくてよい。更に、図１に示された従来のＩＣ構造１００では、隣接セルの境界間に拡散ライン又はゲートラインが存在していることに留意されたい。例えば、スペースＳ１においてセル１３２及び１３４の境界間にゲートラインが位置しており、スペースＳ２においてセル１３２及び１３６の境界間に拡散ラインが位置している。しかしながら、複数のセル境界を形成すべくＮＧＬプロセスを使用すると、図３Ａから分かるように、たとえサブ１００ｎｍの適用であっても、セル境界間には拡散ラインもゲートラインも存在しないようにできる。更に、そのような精密かつコンパクトなアレイは、上記のように、１つのリソグラフィプロセス、及び１又は０個のマスクを使用して形成され得る。
図３Ａは論理セル１３２、１３４、１３６の境界を示しているが、説明の簡略化のために、複数の拡散ライン１２２及び複数のゲートライン１２４における複数の実際の切断は示されていない。図３Ｂは、格子状の複数の拡散ライン１２２及び複数のゲートライン１２４内の複数の切断１４０を例示する、図３ＡのＩＣ構造３００を示している。図から分かるように、複数の切断１４０は、それらがもはや物理的及び／又は電気的に接触しないように、複数の拡散ライン１２２及び複数のゲートライン１２４を切り離す、又はそうでなければ分割する。従って、複数の切断１４０により、複数の機能セル（例えば、セル１３２、１３４、１３６）を互いに電気的に絶縁可能になる。レジストをパターニングし、複数の切断１４０が格子状の複数の拡散ライン１２２及び複数のゲートライン１２４の中にエッチングされることを可能にすべくＮＧＬプロセス（例えば、ＥＢＤＷ、ＥＵＶＬ等）を使用することなど、本明細書において記載された複数の技術を使用して複数の切断１４０は作られ得る。それにより、図３Ａに示された複数の機能セル境界を形成する。
図４は、本開示の一実施形態に係る、格子状の複数の拡散ライン１２２及び複数のゲートライン１２４上に形成された複数の機能セル１３０のアレイを含む例示的なＩＣ構造４００を示している。図から分かるように、ＩＣ構造４００は、図２に示された構造と同様、基板１１０上に形成された１４本の拡散ライン１２２及び１４本のゲートライン１２４を含む四角形である。基板１１０、複数の拡散ライン１２２、及び複数のゲートライン１２４に関する前述の説明は、この例示的な実施形態において等しく適用可能である。図２に示されたＩＣ構造２００が、従来の１９３ｎｍフォトリソグラフィを使用して形成された複数の境界を有する２５個のセルのアレイを含むことを思い出されたい。図４に示されたＩＣ構造４００は、ＥＢＤＷ又はＥＵＶＬなどのＮＧＬプロセスを使用して形成された複数の境界を有する複数の機能セル１３０を含む。ＩＣ構造２００を、図４に示されたＩＣ構造と比較すると、図４に示されたＩＣ構造４００内の複数の機能セルのアレイは、より高密度である、又はよりコンパクトであることが分かる。更に図から分かるように、（図２の従来のＩＣ構造２００上のアレイ内のセルの合計量である）２５個の機能セル１３０は、ＩＣ構造４００の右下隅において括弧付きの線で示される、図４の方形領域内に収まる。この領域は、図４に示されたＩＣ構造４００の総面積のおよそ５１パーセントに相当する。従って、本明細書において記載された複数の技術は、元の面積寸法のほんの５１パーセントにすぎない面積に同数の機能セル（例えば、この例の場合では２５個）を収容するアレイに収めるべく使用され得、それにより、４９パーセントの面積削減を達成する。いくつかの実施形態において、本明細書において様々に記載される複数の技術は、当該開示に照らし明らかなように、複数の機能セルのアレイについて、最低１０、２５、４０又は５０パーセントの面積削減、又は何か他の適切な最小面積削減を達成すべく使用され得る。
図５は、一実施形態に従って構成された、複数の論理セル１３８のアレイを含む、例示的なフィールドプログラマブルゲートアレイ（ＦＰＧＡ）構造５００を示している。図から分かるように、ＦＰＧＡ構造５００は、本明細書において記載された複数の技術（例えば、ＮＧＬプロセスを使用した、複数の論理セルの複数の境界の切断）を使用して形成された９個の論理セル１３８のアレイを含む。複数の論理セル１３８は、複数の論理要素（ＬＥ）、又は複数の組み合わせ論理ブロック（ＣＬＢ）として既知であってよく、複数の論理セル１３８はいくつかの論理ゲートの機能を形成してよい。理解され得るように、複数の論理セル１３８はＦＰＧＡ構造５００の複数の機能セルである。プログラム可能相互接続１５０を使用して論理セル１３８間に複数の相互接続が作られる。相互接続１５０は、例えば、複数のチャネル又は他の複数のユニットで論理的に構成されてよい。Ｉ／ＯピンはＩ／Ｏブロック１６０と称されてよく、それらは概して複数の入力又は複数の出力となるようプログラム可能である。Ｉ／Ｏブロック１６０はまた、例えば、低電力又は高速の接続などの他の複数の特徴を提供できる。目的用途又は最終用途に応じて、メモリ（図示せず）もまた、他の典型的な又は適切な構成部品と共にＦＰＧＡ構造５００に含まれてよい。多数の変更及び構成が当該開示に照らし明らかであろう。
［例示的システム］
図６は、一例示的実施形態に係る、本明細書において開示された複数の技術を使用して形成された集積回路（ＩＣ）の複数の構造又は複数のデバイスが実装されたコンピューティングシステム１０００を示している。図から分かるように、コンピューティングシステム１０００はマザーボード１００２を収容している。マザーボード１００２は、限定はされないが、プロセッサ１００４と少なくとも１つの通信チップ１００６とを含むいくつかのコンポーネントを含んでよい。それらの各々は、マザーボード１００２に物理的かつ電気的に接続される、又はそうでなければマザーボード１００２に統合され得る。理解されるように、それがメインボード、メインボードに搭載されたドーターボード、又はシステム１０００の唯一のボード等であるかないかに関わらず、マザーボード１００２は、例えば任意のプリント回路基板であってよい。
その用途に応じて、コンピューティングシステム１０００は、マザーボード１００２に物理的かつ電気的に接続されてもされなくてもよい１又は複数の他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定はされないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ、ＳＴＴＭ等）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル・バーサタイル・ディスク（ＤＶＤ）等といった）大容量記憶装置を含んでよい。コンピューティングシステム１０００に含まれる複数コンポーネントのうちの任意のものは、一例示的実施形態に係る複数の開示された技術を使用して形成された１又は複数の集積回路の構造又はデバイスを含んでよい。いくつかの実施形態において、複数の機能は１又は複数のチップの中に統合され得る（例えば、通信チップ１００６がプロセッサ１００４の一部であるか、又はそうでなければその中に統合され得ることに留意されたい）。
通信チップ１００６は、コンピューティングシステム１０００との間でのデータ転送のための無線通信を可能にする。「無線」という用語及びその派生語は、非固体媒体を通して変調電磁放射を使用することによりデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明すべく使用され得る。当該用語は、関連付けられたデバイスが有線を何も含まないことを暗示するものではないが、いくつかの実施形態においては有線を含まないこともある。通信チップ１００６は、限定はされないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、ＥＶ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生、並びに、３Ｇ、４Ｇ、５Ｇ、及びそれ以降として指定された任意の他の無線プロトコルを含むいくつかの無線規格又は無線プロトコルのうちの何れかを実装してよい。コンピューティングシステム１０００は、複数の通信チップ１００６を含んでよい。例えば、第１の通信チップ１００６はＷｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などの、短距離無線通信専用であってよく、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ‐ＤＯ、及びその他のものなどの長距離無線通信専用であってよい。
コンピューティングシステム１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージングされた集積回路ダイを含む。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書において様々に記載されたような、開示された技術を使用して形成された１又は複数の集積回路の構造又はデバイスが実装されたオンボードの回路を含む。「プロセッサ」という用語は、例えば、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリに格納され得る他の電子データに変換する任意のデバイス又はデバイスの一部を指し得る。
通信チップ１００６はまた、通信チップ１００６内にパッケージングされた集積回路ダイを含んでよい。そのようないくつかの例示的な実施形態に従って、通信チップの集積回路ダイは、本明細書において様々に記載されたような、開示された技術を使用して形成された１又は複数の集積回路の構造又はデバイスを含む。当該開示に照らし理解されるように、マルチスタンダードの無線機能が、（例えば、別個の複数の通信チップを有するのではなく、あらゆるチップ１００６の機能がプロセッサ１００４の中に統合されている）プロセッサ１００４の中に直接統合されてよいことに留意されたい。更に、プロセッサ１００４がそのような無線機能を有するチップセットであってよいことに留意されたい。要するに、任意の数のプロセッサ１００４及び／又は通信チップ１００６が使用され得る。同様に、任意の１つのチップ又はチップセットは、その中に統合された複数の機能を有し得る。
いくつかの実施形態において、コンピューティングシステム１０００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、及び／又は、本明細書において記載された技術を使用して形成された複数の機能セルのコンパクトアレイを含む他の論理デバイス若しくはメモリデバイスを含んでよい。それらの機能セルは、（例えば、ＦＰＧＡの場合の）論理セル及び／又は（例えば、ＳＲＡＭの場合の）ビットセル、又は、目的用途又は最終用途に基づいた任意の他の適切な機能セルであってよい。
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメント制御ユニット、デジタルカメラ、ポータブル音楽プレイヤ、デジタルビデオレコーダ、又は、データを処理する、若しくは本明細書において様々に記載されるような開示された技術を使用して形成された１又は複数の集積回路の構造又はデバイスを使用する任意の他の電子デバイスであってよい。
［更なる例示的な実施形態］
以下の例は更なる複数の実施形態に関連し、それらから多数の変形及び構成が明らかであろう。
例１は、基板と、当該基板上に形成された複数の機能セルのアレイとを含む集積回路である。当該複数の機能セルの各々は、境界を有し、アレイ内の２つの隣接セルの境界間の距離は５０ｎｍより小さい。
例２は例１の主題を含み、当該基板はシリコン（Ｓｉ）及び／又はゲルマニウム（Ｇｅ）を含む。
例３は例１−２の何れかの主題を含み、アレイ内の２つの隣接セルの境界間の距離は２０ｎｍより小さい。
例４は例１−３の何れかの主題を含み、当該複数のセルは、複数のゲートアレイ論理セル及び／又は複数のメモリビットセルを含む。
例５は例１−４の何れかの主題を含み、当該複数のセルは、格子状の複数の拡散ライン及び複数のゲートライン上に形成されている。
例６は例１−５の何れかの主題を含み、２つの隣接セルの境界間にはゲートラインも拡散ラインも存在しない。
例７は例１−６の何れかの主題を含み、複数のセルのアレイは、複数のセルの境界を形成すべく１９３ｎｍフォトリソグラフィを使用して形成され得る最も高い密度の実効構造より、１０パーセントから５０パーセント高密度である。
例８は、例１−７の何れかの主題を含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスである。
例９は、例１−７の何れかの主題を含むスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスである。
例１０は、例１−７の何れかの主題を含むコンピューティングシステムである。
例１１は、集積回路を形成する方法である。当該方法は、基板を設ける段階と、複数の拡散ラインを形成する段階と、複数のゲートラインを形成する段階であって、複数の拡散ライン及び複数のゲートラインは格子状構造で形成される、段階と、当該格子状構造上にレジストを形成する段階と、サブ１００ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現でき、１又は０個のマスクを必要とするリソグラフィプロセスを使用して複数の機能セル境界を形成すべくレジストをパターニングする段階であって、複数のセルはアレイ内に配置される、段階と、パターンを格子状構造にエッチングする段階とを備える。
例１２は例１１の主題を含み、複数のセルは、ゲートアレイ論理セル及び／又はメモリビットセルを含む。
例１３は例１１−１２の何れかの主題を含み、当該リソグラフィプロセスは電子ビームリソグラフィである。
例１４は例１３の主題を含み、電子ビームリソグラフィはマルチビームを含む。
例１５は例１１−１４の何れかの主題を含み、当該リソグラフィプロセスはマスクレスである。
例１６は例１１−１２の何れかの主題を含み、当該リソグラフィプロセスは極端紫外線リソグラフィ（ＥＵＶＬ）である。
例１７は例１１−１２の何れかの主題を含み、当該リソグラフィプロセスはナノインプリントリソグラフィである。
例１８は例１１−１７の何れかの主題を含み、当該リソグラフィプロセスは、サブ３０ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現できる。
例１９は例１１−１８の何れかの主題を含み、当該リソグラフィプロセスは、サブ１０ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現できる。
例２０は例１１−１９の何れかの主題を含み、複数のセルのアレイを含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを形成する段階を更に備える。
例２１は例１１−１９の何れかの主題を含み、複数のセルのアレイを含むスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスを形成する段階を更に備える。
例２２は、複数の機能セルのアレイを形成する方法である。当該方法は、基板を設ける段階と、当該基板上にレジストを形成する段階と、複数の機能セル境界を形成すべくレジストをパターニングする段階であって、２つの隣接セルの境界間の距離は５０ｎｍより小さい、段階と、パターンを基板の中にエッチングする段階とを備える。
例２３は例２２の主題を含み、複数のセルは複数のゲートアレイ論理セル及び／又は複数のメモリビットセルを含む。
例２４は例２２−２３の何れかの主題を含み、当該リソグラフィプロセスは電子ビームリソグラフィである。
例２５は例２４の主題を含み、当該電子ビームリソグラフィはマルチビームを含む。
例２６は例２２−２５の何れかの主題を含み、当該リソグラフィプロセスはマスクレスである。
例２７は例２２−２３の何れかの主題を含み、当該リソグラフィプロセスは極端紫外線リソグラフィ（ＥＵＶＬ）である。
例２８は例２２−２３の何れかの主題を含み、当該リソグラフィプロセスはナノインプリントリソグラフィである。
例２９は例２２−２８の何れかの主題を含み、当該リソグラフィプロセスは、サブ３０ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現できる。
例３０は例２２−２９の何れかの主題を含み、当該リソグラフィプロセスは、サブ１０ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現できる。
例３１は例２２−３０の何れかの主題を含み、複数のセルのアレイを含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイスを形成する段階を更に備える。
例３２は例２２−３０の何れかの主題を含み、複数のセルのアレイを含むスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスを形成する段階を更に備える。
例示的な実施形態の前述の説明は、例示及び説明を目的として示されてきた。当該説明は、包括的であること、又は、本開示を、開示された形態そのものに限定することは意図されていない。当該開示に照らし、多数の変形及び変更が可能である。本開示の範囲は、この詳細な説明によってではなく、むしろ、本明細書に添付された特許請求の範囲によって限定されることが意図されている。本出願に対する優先権を主張する今後なされる出願は、開示された主題を異なるやり方で特許請求してよく、概して、本明細書において様々に開示された、又はそうでなければ例示された１又は複数の限定の任意のセットを含んでよい。

Claims (25)

  1. 基板と、
    前記基板上に形成された、各々が境界を有する複数の機能セルのアレイと、
    を備え、
    前記アレイ内の２つの隣接セルの前記境界の間の距離は５０ｎｍより小さい、集積回路。
  2. 前記基板は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）のうちの少なくとも一方を含む、請求項１に記載の集積回路。
  3. 前記アレイ内の２つの隣接セルの前記境界の間の前記距離は２０ｎｍより小さい、請求項１に記載の集積回路。
  4. 前記複数の機能セルは、複数のゲートアレイ論理セル及び複数のメモリビットセルのうちの少なくとも一方を含む、請求項１に記載の集積回路。
  5. 前記複数の機能セルは、格子状の複数の拡散ライン及び複数のゲートライン上に形成されている、請求項１に記載の集積回路。
  6. ２つの隣接セルの前記境界の間にはゲートラインも拡散ラインも存在しない、請求項１に記載の集積回路。
  7. 複数の機能セルの前記アレイは、前記複数の機能セルの複数の前記境界を形成すべく１９３ｎｍフォトリソグラフィを使用して形成され得る最も高い密度の実効構造より１０パーセントから５０パーセント高密度である、請求項１に記載の集積回路。
  8. 請求項１から７の何れか一項に記載の集積回路を備える、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス。
  9. 請求項１から７の何れか一項に記載の集積回路を備える、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス。
  10. 請求項１から７の何れか一項に記載の集積回路を備える、コンピューティングシステム。
  11. 基板を設ける段階と、
    複数の拡散ラインを形成する段階と、
    複数のゲートラインを形成する段階であって、前記複数の拡散ラインと前記複数のゲートラインは格子状構造で形成される、段階と、
    前記格子状構造上にレジストを形成する段階と、
    サブ１００ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現でき、１又は０個のマスクを必要とするリソグラフィプロセスを使用して複数の機能セルの境界を形成すべく前記レジストをパターニングする段階であって、前記複数の機能セルはアレイ内に配置される、段階と、
    パターンを前記格子状構造の中にエッチングする段階と、
    を備える集積回路を形成する方法。
  12. 前記複数の機能セルは、複数のゲートアレイ論理セル及び複数のメモリビットセルのうちの少なくとも一方を含む、請求項１１に記載の方法。
  13. 前記リソグラフィプロセスは電子ビームリソグラフィである、請求項１１に記載の方法。
  14. 前記電子ビームリソグラフィはマルチビームを含む、請求項１３に記載の方法。
  15. 前記リソグラフィプロセスはマスクレスである、請求項１１に記載の方法。
  16. 前記リソグラフィプロセスは極端紫外線リソグラフィ（ＥＵＶＬ）である、請求項１１に記載の方法。
  17. 前記リソグラフィプロセスはナノインプリントリソグラフィである、請求項１１に記載の方法。
  18. 前記リソグラフィプロセスは、サブ３０ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現できる、請求項１１から１７の何れか一項に記載の方法。
  19. 前記リソグラフィプロセスは、サブ１０ｎｍクリティカルディメンジョンを有する複数のレジストフィーチャを実現できる、請求項１１から１７の何れか一項に記載の方法。
  20. 基板を設ける段階と、
    前記基板上にレジストを形成する段階と、
    複数の機能セルの境界を形成すべくリソグラフィプロセスを使用して前記レジストをパターニングする段階であって、２つの隣接セルの前記境界の間の距離は５０ｎｍより小さい、段階と、
    パターンを前記基板の中にエッチングする段階と、
    を備える、複数の機能セルのアレイを形成する方法。
  21. 前記複数の機能セルは、複数のゲートアレイ論理セル及び複数のメモリビットセルのうちの少なくとも一方を含む、請求項２０に記載の方法。
  22. 前記リソグラフィプロセスは電子ビームリソグラフィである、請求項２０に記載の方法。
  23. 前記電子ビームリソグラフィはマルチビームを含む、請求項２２に記載の方法。
  24. 前記リソグラフィプロセスはマスクレスである、請求項２０から２３の何れか一項に記載の方法。
  25. 前記リソグラフィプロセスは極端紫外線リソグラフィ（ＥＵＶＬ）である、請求項２０に記載の方法。
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