KR20160132011A - 내부에 정의된 갭을 갖는 반도체 디바이스 - Google Patents

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KR20160132011A
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Abstract

특정 구현에서, 방법은 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하는 단계 및 제 1 스페이서 구조 상에 희생 스페이서를 형성하는 단계를 포함한다. 방법은 또한 개구를 생성하기 위해 반도체 디바이스의 구조를 에칭하는 단계, 개구를 통해 희생 스페이서를 제거하는 단계, 및 갭을 정의하기 위해 개구를 폐쇄시키기 위한 재료를 증착하는 단계를 포함한다.

Description

내부에 정의된 갭을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING A GAP DEFINED THEREIN}
[0001]본 출원은, 공동 소유되는 2014년 3월 10일에 출원된 미국 가특허 출원 제61/950,681호 및 2014년 7월 25일에 출원된 미국 정규 특허 출원 제14/341,568호를 우선권으로 주장하며, 상기 출원의 내용들은 그 전체가 인용에 의해 명시적으로 포함된다.
[0002]본 개시물은 전반적으로, 내부에 정의되는 갭을 갖는 반도체 디바이스에 관한 것이다.
[0003]기술의 발전은 더 소형의 장치들과 더 강력한 컴퓨팅 디바이스들을 초래했다. 예를 들어, 현재 휴대용 무선 전화기, 개인 휴대용 정보 단말기(PDA들), 및 작고 경량이고 그리고 쉽게 사용자에 의해 운반되는 페이징 장치와 같은, 무선 컴퓨팅 장치를 포함하는 다양한 휴대용 퍼스널 컴퓨팅 디바이스가 존재한다. 보다 구체적으로, 셀룰러 전화기들 및 인터넷 프로토콜(IP) 전화기들과 같은 휴대용 무선 전화기들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 이러한 많은 무선 전화들은, 내부에 포함되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화기는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 리코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하기 위해 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 응용 프로그램들을 포함하는 실행가능 명령들을 프로세싱할 수 있다. 이와 같이, 이러한 무선 전화기들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
[0004]무선 컴퓨팅 디바이스들과 같은 휴대용 개인 컴퓨팅 디바이스들은 FinFET(fin field-effect transistor) 디바이스와 같은 반도체 디바이스를 포함할 수 있다. FinFET 디바이스는 하나 또는 그 보다 많은 핀들로 형성될 수 있다. FinFET 디바이스가 하나의 핀을 포함할 경우, 핀의 형상은 FinFET의 드라이브 세기(예를 들어, 교류 전류와 같은 전류)를 상대적으로 낮은 레벨로 제한할 수 있다.더 높은 드라이브 세기들을 가능하게 하기 위해서, FinFET 디바이스는 다수의 핀들로 형성될 수 있다. 그러나, 다수의 핀들은 FinFET 디바이스의 교류(alternating current) 성능을 제약(예를 들어, 제한)하는 기생 캐패시턴스들을 도입할 수 있다.
[0005]본 개시물은 내부에 정의된 갭(예를 들어, 에어 갭 및/또는 진공 갭)을 갖는 반도체 디바이스를 제공한다. 예를 들어, 반도체 디바이스의 소스/드레인 영역이 갭을 정의할 수 있다. 반도체 디바이스, 이를 테면, FinFET 디바이스를 형성하는 방법은 반도체 디바이스의 더미 게이트(예를 들어, 더미 게이트의 측벽) 상에 제 1 스페이서 재료를 증착하는 단계를 포함할 수 있다. 방법은 또한 제 1 스페이서 재료 상에 희생 스페이서를 증착하는 단계 및 희생 스페이서 상에 제 2 스페이서 재료를 증착하는 단계를 포함할 수 있다. 제 2 스페이서 재료는 제 1 스페이서 재료와 접촉할 수 있다. 방법은, 제 1 스페이서 재료와 제 2 스페이서 재료 사이에 (개구를 갖는) 캐비티를 생성하기 위해서 제 1 스페이서 재료와 제 2 스페이서 재료 사이에서 희생 스페이서를 제거하는 단계를 더 포함할 수 있다. 예를 들어, 희생 스페이서 재료는 개구를 통해 제거(예를 들어, 에칭)될 수 있다. 방법은 제 1 스페이서 재료의 일 부분에 의해 그리고 제 2 스페이서 재료의 일 부분에 의해 정의되는 갭을 확립하기 위해 개구를 충전하는 단계를 포함할 수 있다. 개구는 제 3 스페이서 재료(예를 들어, 스페이서 캡) 또는 소스/드레인 영역 재료로 충전(예를 들어, 폐쇄)될 수 있다. 갭은 반도체 디바이스의 소스/드레인 영역에 의해 정의될 수 있다. 추가적으로, 갭은, 예시적이고 비제한적인 예로서, 제 1 스페이서 재료, 제 2 스페이서 재료, 제 3 스페이서 재료, 반도체 디바이스의 기판(예를 들어, 핀), 또는 이들의 조합에 의해 정의될 수 있다. 갭의 높이는 반도체 디바이스의 게이트의 높이보다 작을 수 있다. 갭은 기생 캐패시턴스의 감소를 가능하게 하고, 갭을 포함하지 않는 반도체 디바이스에 비해 반도체 디바이스의 드라이브 강도를 증가시킬 수 있다.
[0006]특정 실시예에서, 방법은 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하는 단계 및 제 1 스페이서 구조 상에 희생 스페이서를 형성하는 단계를 포함한다. 방법은 또한, 개구를 생성하기 위해 반도체 디바이스의 구조를 에칭하는 단계, 개구를 통해 희생 스페이서를 제거하는 단계 및 갭을 정의하기 위해 개구를 폐쇄시키기 위한 재료를 증착시키는 단계를 포함한다.
[0007]다른 특정 실시예에서, 반도체 디바이스는 게이트, 컨택트, 및 소스/드레인 영역을 포함한다. 소스/드레인 영역은 컨택트에 전기적으로 결합되고 게이트와 컨택트 사이에 위치되는 갭을 정의한다. 갭의 높이는 게이트의 높이보다 더 낮다.
[0008]다른 특정 실시예에서, 비일시적 컴퓨터 판독가능 매체는, 프로세서에 의해 실행될 경우, 프로세서로 하여금 반도체 디바이스의 형성을 개시하게 하는 명령들을 포함한다. 반도체 디바이스는 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성함으로써 그리고 제 1 스페이서 구조 상에 희생 스페이서를 형성함으로써 형성된다. 반도체 디바이스는 추가로, 개구를 생성하기 위해 구조를 에칭함으로써 형성된다. 반도체 디바이스는 추가로, 개구를 통해 희생 스페이서를 제거함으로써 그리고 갭을 정의하기 위해서 개구를 폐쇄시키기 위한 재료를 증착함으로써 형성된다.
[0009]다른 특정 구현에서, 장치는 반도체 디바이스의 채널 영역을 활성화시키기 위한 수단을 포함한다. 채널 영역은 반도체 디바이스의 소스/드레인 영역에 전기적으로 결합될 수 있다. 장치는 전류를 전도하기 위한 수단을 더 포함하고, 전도하기 위한 수단은 소스/드레인 영역에 결합된다. 소스/드레인 영역은 활성화시키기 위한 수단과 전도하기 위한 수단 사이에 위치되는 갭을 정의한다. 갭의 높이는 채널 영역을 활성화시키기 위한 수단의 높이보다 더 낮다.
[0010]개시되는 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은, 정의되는 갭을 갖지 않는 디바이스들(예를 들어, FinFET들)에 비해 기생 캐패시턴스(예를 들어, 게이트 캐패시턴스)가 감소되고 AC 성능이 개선된다. 개시된 실시예들 중 적어도 하나에 의해 제공되는 다른 특정 이점은, 정의된 갭을 갖지 않는 FinFET 디바이스들에 비해 FinFET 트랜지스터 지연 시간이 감소될 수 있고 그리고/또는 스위치 에너지가 감소될 수 있다는 것이다.
[0011]본 개시물의 다른 양상들, 이점들, 및 특징들은 다음 섹션들: 도면의 간단한 설명, 상세한 설명, 및 청구범위를 포함하는 전체 출원의 검토 이후에 명확해질 것이다.
[0012]도 1a는 갭을 정의하는 소스/드레인 영역을 포함하는 제 1 반도체 디바이스의 부분도의 다이어그램이다.
[0013]도 1b는 갭을 정의하는 소스/드레인 영역을 포함하는 제 2 반도체 디바이스의 부분도의 다이어그램이다.
[0014]도 2는 갭을 정의하는 소스/드레인 영역을 포함하는 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 1 예시적 다이어그램이다.
[0015]도 3은, 더미 게이트 상에 하드 마스크를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 2 예시적 다이어그램이다.
[0016]도 4는, 제 1 스페이서 구조를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이다.
[0017]도 5는, 희생 스페이서를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 4 예시적 다이어그램이다.
[0018]도 6은, 제 2 스페이서 구조를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 5 예시적 다이어그램이다.
[0019]도 7은, 반도체 디바이스의 핀의 일 부분을 제거한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 6 예시적 다이어그램이다.
[0020]도 8은, 희생 스페이서를 제거한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 7 예시적 다이어그램이다.
[0021]도 9는, 소스/드레인 영역을 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 8 예시적 다이어그램이다.
[0022]도 10은, 유전체 재료가 증착된 후 그리고 평탄화가 수행된 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 9 예시적 다이어그램이다.
[0023]도 11은, 더미 게이트가 제거된 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 10 예시적 다이어그램이다.
[0024]도 12는, 게이트를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 11 예시적 다이어그램이다.
[0025]도 13은, 캐비티를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 12 예시적 다이어그램이다.
[0026]도 14는, 컨택트를 형성한 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 13 예시적 다이어그램이다.
[0027]도 15는, 반도체 디바이스의 핀의 일 부분을 제거한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 1 예시적 다이어그램이다.
[0028]도 16은, 소스/드레인 영역을 형성한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 2 예시적 다이어그램이다.
[0029]도 17은, 유전체 재료가 증착된 후 그리고 평탄화가 수행된 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이다.
[0030]도 18은, 희생 스페이서의 일 부분을 노출시킨 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 4 예시적 다이어그램이다.
[0031]도 19는, 희생 스페이서를 제거한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 5 예시적 다이어그램이다.
[0032]도 20은, 제 3 스페이서 재료를 형성한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 6 예시적 다이어그램이다.
[0033]도 21은, 평탄화가 수행된 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 7 예시적 다이어그램이다.
[0034]도 22는, 더미 게이트가 제거된 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 8 예시적 다이어그램이다.
[0035]도 23은, 게이트를 형성한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 9 예시적 다이어그램이다.
[0036]도 24는, 캐비티를 형성한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 10 예시적 다이어그램이다.
[0037]도 25는, 컨택트를 형성한 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 11 예시적 다이어그램이다.
[0038]도 26은 갭을 정의하는 소스/드레인 영역을 포함하는 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 1 예시적 다이어그램이다.
[0039]도 27은, 더미 게이트가 제거된 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 2 예시적 다이어그램이다.
[0040]도 28은, 게이트를 형성한 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이다.
[0041]도 29는, 캐비티를 형성한 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 4 예시적 다이어그램이다.
[0042]도 30은, 컨택트를 형성한 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 5 예시적 다이어그램이다.
[0043]도 31은, 희생 스페이서의 일 부분을 노출시킨 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 6 예시적 다이어그램이다.
[0044]도 32는, 희생 스페이서를 제거한 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 7 예시적 다이어그램이다.
[0045]도 33은, 제 3 스페이서 재료를 형성한 후 그리고 평탄화가 수행된 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 8 예시적 다이어그램이다.
[0046]도 34는 도 1a 및 도 1b의 반도체 디바이스를 형성하는 방법의 예시적인 실시예의 흐름도이다.
[0047]도 35는 도 1b의 반도체 디바이스를 형성하는 방법의 제 1 예시적인 실시예의 흐름도이다.
[0048]도 36은 도 1b의 반도체 디바이스를 형성하는 방법의 제 2 예시적인 실시예의 흐름도이다.
[0049]도 37은 도 1a의 반도체 디바이스를 형성하는 방법의 예시적인 실시예의 흐름도이다.
[0050]도 38은 도 1a 또는 도 1b의 반도체 디바이스를 포함하는 디바이스의 블록 다이어그램이다.
[0051]도 39는 도 1a 또는 도 1b의 반도체 디바이스를 포함하는 디바이스를 제조하기위한 제조 프로세스의 예시적인 실시예의 데이터 흐름도이다.
[0052]본 개시물의 특정 실시예는 도면들을 참고로 하여 아래에 설명된다. 설명에서, 공통 특징부들은 도면들 전체 걸쳐 공통 도면 부호들에 의해 지정된다.
[0053]도 1a를 참고하면, 내부에 정의된 갭을 갖는 반도체 디바이스(100)의 다이어그램이 도시된다. 반도체 디바이스(100)는, 예시적이고 비제한적인 예들로서, 하나 또는 그 초과의 핀들을 포함하는 FinFET 디바이스와 같은 FET(field-effect transistor) 디바이스, pMOS(p-type metal-oxide-semiconductor) 디바이스 또는 nMOS(n-type metal-oxide-semiconductor) 디바이스와 같은 MOS(metal-oxide semiconductor) 디바이스를 포함할 수 있거나 또는 이들에 대응할 수 있다.
[0054]반도체 디바이스(100)는 기판(106), 하나 또는 그 초과의 소스/드레인 영역들(140), 유전체 재료(180)(예를 들어, 유전체층), 하나 또는 그 초과의 컨택트들(184), 스페이서 (136), 및 게이트 (150)를 포함할 수 있다. 기판(106)은, 예시적이고 비제한적인 예로서, 실리콘 웨이퍼와 같은 웨이퍼와 연관되고/연관되거나 이러한 웨이퍼로부터 형성될 수 있다. 기판(106)은 실리콘(Si) 기판을 포함할 수 있다. 기판(106)은 반도체 디바이스(100)의 채널 영역과 연관되는 핀 부분을 포함 할 수 있다.
[0055]게이트(150)는, 기판(106)에 결합(예를 들어, 접촉)될 수 있으며, 예를 들어, 기판(106)의 핀 부분에 결합될 수 있다. 게이트(150)는 컨포멀 산화막(예를 들어, 하이 K(HiK) 재료), 게이트 재료(예를 들어, 금속), 또는 이들의 조합을 포함할 수 있다. 게이트(150)는 높이(hgate)를 가질 수 있다. 게이트(150)의 높이(hgate)는 기판(106)의 표면과 관련하여 결정될 수 있다. 예를 들어, 게이트(150)의 높이(hgate)는 게이트(150)의 상부 표면으로부터 게이트(150)의 하부 표면까지의 거리에 기초하여 결정될 수 있다. 게이트(150)의 바닥면은 기판(106)의 채널 영역의 표면과 같은, 기판(106)의 표면과 접촉할 수 있다.
[0056]반도체 디바이스(100)가 2개의 소스/드레인(S/D) 영역들(140)을 갖는 것으로 도시되었지만, 소스/드레인 영역들(140) 중 하나는 소스 영역로 지정될 수 있고 다른 소스/드레인 영역(140)은 드레인 영역으로 지정될 수 있다. 소스/드레인 영역들(140) 각각은 대응하는 컨택트(184)에 결합될 수 있다. 컨택트(184)는 금속을 포함할 수 있다. 각각의 컨택트(184)는 대응하는 소스/드레인 영역(140)과 접촉할 수 있다. 대안으로 또는 추가적으로, 각각의 컨택트(184)는 하나 또는 그 초과의 구조물들, 이를 테면, 실리사이드를 통해 대응하는 소스/드레인 영역(140)에 전기적으로 결합될 수 있다.
[0057]스페이서(136)는 게이트 (150)와 컨택트(184) 사이에 위치될 수 있다. 스페이서(136)는 하나의 스페이서 구조로 도시되어 있지만, 도 1b를 참조하여 본원에서 추가로 설명되는 바와 같이, 스페이서(136)는 하나 또는 그 초과의 하부-구조들을 포함할 수 있다. 스페이서(136)는, 예시적이고 비제한적인 예들로서, 산화물 또는 질화물(예를 들어, 실리콘(Si), 탄소(C), 붕소(B), 또는 이들의 조합을 포함하는 질화물)과 같은 하나 또는 그 초과의 재료들을 포함할 수 있다.
[0058]반도체 디바이스(100) 중 하나 또는 그 초과의 컴포넌트들(예를 들어, 하나 또는 그 초과의 구조들)은 갭(120)을 정의 할 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 스페이서(136) 및 하나 또는 그 초과의 소스/드레인 영역들(140)은 갭(120)을 정의한다. 추가적으로, 도 1b에 도시된 바와 같이, 기판(106)은 또한 갭(120)을 정의할 수 있다. 갭(120)은 높이(hgap)를 가질 수 있다. 갭(120)의 높이(hgap)는 갭(120)의 상부 경계부터 갭(120)의 하부 경계까지의 거리에 기초하여 결정될 수 있다. 갭(120)의 상부 경계는 스페이서(136)의 표면에 의해 확립될 수 있다. 갭(120)의 하부 경계는 소스/드레인 영역(140)의 표면에 의해 확립될 수 있다. 갭(120)의 높이(hgap)는 게이트(150)의 높이(hgate)보다 더 낮다.
[0059]반도체 디바이스(100)의 동작 동안, 반도체 디바이스(100)의 게이트 (150) 및 컨택트(184)(예를 들어, 소스 / 드레인 전극들)은 반도체 디바이스(100)의 동작에 따라 바이어싱될 수 있다. 반도체 디바이스(100)가 온 상태에 있을 때, 게이트(150)는, 제 1 소스/드레인 영역(140)(예를 들어, 소스 영역)부터 제 2 소스/드레인 영역(140)(예를 들어, 드레인 영역)까지의 캐리어 경로, 이를 테면, 기판(106)을 통과하는 (예를 들어, 반도체 디바이스(100)의 핀을 통과하는) 캐리어 경로를 가능하기 하기 위해서 채널 영역을 활성화시킬 수 있다. 반도체 디바이스(100)가 오프 상태인 경우, 게이트(150)는 채널 영역을 활성화시키지 않을 수 있고 캐리어 경로가 인에이블되지 않을 수 있다(예를 들면, 캐리어 경로는 동작의 임계치 미만의 레짐(regime)에서 디스에이블됨).
[0060]공기-충전 갭 또는 진공 갭과 같은 갭(120)을 구비함으로써, 반도체 디바이스(100)는 유익하게도, 다수의 핀들을 구비하고 정의된 갭을 구비하지 않는 FinFET 디바이스들에 비해 감소된 기생 캐패시턴스(예를 들어, 게이트 캐패시턴스)와 AC 성능 개선을 포함할 수 있다. 또한, 반도체 디바이스(100)와 연관되는 FinFET 트랜지스터 지연 시간 및/또는 스위치 에너지는 유익하게 감소될 수 있다.
[0061]도 1b를 참고하면, 내부에 정의된 갭을 갖는 반도체 디바이스(100)의 다이어그램이 도시된다. 반도체 디바이스(160)는 도 1a의 반도체 디바이스(100)를 포함하거나 또는 이에 대응할 수 있다. 예를 들어, 반도체 디바이스(100)는 FinFET 디바이스와 같은 FET(field-effect transistor) 디바이스를 포함하거나 또는 이에 대응할 수 있다.
[0062]스페이서(136)는 하나 또는 그 초과의 서브-구조들, 이를 테면, 제 1 스페이서 구조(136a), 제 2 스페이서 구조(136b), 및 제 3 스페이서 구조(136c)를 포함할 수 있다. 스페이서(136)는 3개의 하부 구조들을 포함하는 것으로 도시되었지만, 스페이서(136)는 3개 미만의 서브-구조들 또는 4개 이상의 서브-구조들을 포함할 수 있다.
[0063]예시적이고 비제한적인 예로서, 제 1 스페이서 구조(136a)는 산화물 또는 실리콘 질화물을 포함할 수 있고 제 2 스페이서 구조(136b)는 산화물 또는 실리콘 질화물을 포함할 수 있다. 제 1 스페이서 구조(136a)의 제 1 스페이서 재료 및 제 2 스페이서 구조(136b)의 제 2 스페이서 재료는 동일한 재료일 수도 또는 상위한 재료일 수도 있다. 제 3 스페이서 구조(136)는, 예시적이고 비제한적인 예들로서, 질화물(예를 들어, 실리콘(Si), 탄소(C), 붕소(B), 또는 이들의 조합을 포함하는 질화물)과 같은 제 3 스페이서 재료들을 포함할 수 있다.
[0064]갭(120)의 높이(hgap)는 갭(120)의 상부 경계부터 갭(120)의 하부 경계까지의 거리에 기초하여 결정될 수 있다. 갭(120)의 상부 경계는 제 3 스페이서 구조(136c)의 표면과 같은 스페이서(136)의 표면에 의해 확립될 수 있다. 갭(120)의 하부 경계는 소스/드레인 영역(140)의 표면 및/또는 기판(106)의 표면(예를 들어, 기판(106)의 채널 영역의 표면)에 의해 확립될 수 있다. 갭(120)의 높이(hgap)는 게이트(150)의 높이(hgate)보다 더 낮다.
[0065]반도체 디바이스(160)는 반도체 디바이스(100)와 유사한 방식으로 동작할 수 있다. 반도체 디바이스(160)는 유익하게도, 다수의 핀들을 구비하고 정의된 갭을 구비하지 않는 FinFET 디바이스들에 비해 감소된 기생 캐패시턴스(예를 들어, 게이트 캐패시턴스)와 AC 성능 개선을 포함할 수 있다. 또한, 반도체 디바이스(160)와 연관되는 FinFET 트랜지스터 지연 시간 및/또는 스위치 에너지는 유익하게 감소될 수 있다.
[0066]도 2를 참고하면, 갭을 정의하는 소스/드레인 영역을 포함하는 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 1 예시적 다이어그램이 도시되며 전체적으로 200으로 지정된다. FinFET 디바이스와 같은 반도체 디바이스는 도 1a의 반도체 디바이스(100)에 대응할 수 있다. 핀을 형성하기 위해 웨이퍼(202) 상에 STI(shallow trench isolation)를 수행한 후의 웨이퍼(202)가 도 2에 도시된 바와 같이 예시된다. 예를 들어, 웨이퍼(202)는 핀을 형성하는 STI 동안 에칭될 수 있다. 웨이퍼(202)는, 예시적이고 비제한적인 예로서, 실리콘(Si) 기판과 같은 기판(106)을 포함할 수 있다. 따라서, 핀은 실리콘(Si)를 포함할 수 있다. 하나의 핀이 도시되어 있지만, 기판(106)은 2개 이상의 핀을 포함할 수 있다.
[0067]도 3을 참고하면, 더미 게이트 상에 하드 마스크를 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 2 예시적 다이어그램이 도시되고 전체적으로 300으로 지정된다. 더미 게이트(304)는 웨이퍼(202) 위에 (예를 들어, 기판(106) 위에) 형성될 수 있다. 예를 들어, 더미 게이트(304)는 핀의 적어도 일 부분에 형성될 수 있다. 예시하자면, 더미 게이트(304)는 웨이퍼(202) 상에 그리고 기판(106) 상에 증착될 수 있다. 더미 게이트(304)는, 예시적이고 비제한적인 예로서, 비정질 실리콘(a-Si) 또는 폴리실리콘을 포함할 수 있다. 하드마스크(310)는 더미 게이트(304) 위에 형성될 수 있다. 예를 들어, 하드마스크(310)는 더미 게이트(304)의 표면(예를 들면, 상부)에 증착될 수 있다. 하드마스크(310)눈 산화물을 포함할 수 있다.
[0068]도 4를 참고하면, 제 1 스페이서 재료를 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이 도시되고 전체적으로 400으로 지정된다. 제 1 스페이서 구조(136a)가 더미 게이트(304) 상에 형성될 수 있다. 예를 들어, 제 1 스페이서 구조(136a)는 더미 게이트(304) 상에 제 1 스페이서 재료를 증착함으로써 형성될 수 있다. 제 1 스페이서 구조(136a)는, 제 1 스페이서 구조(136a)가 더미 게이트(304)와 접촉하도록 더미 게이트(304)의 측벽 상에 증착될 수 있다. 제 1 스페이서 구조(136a)는 웨이퍼(202) 위에 그리고 기판(106) 위에 형성될 수 있다. 제 1 스페이서 구조(136a)(예를 들어, 제 1 스페이서 재료)는 실리콘 질화물(SiN) 또는 산화물을 포함할 수 있다. 에칭이 제 1 스페이서 구조(136a)의 형성의 부분으로서 또는 부가하여 수행될 수 있다.
[0069]도 5를 참고하면, 희생 스페이서를 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이 도시되고 전체적으로 500으로 지정된다. 희생 스페이서(522)는 제 1 스페이서 구조(136a)의 적어도 일 부분 상에 컨포멀하게 형성될 수 있다. 희생 스페이서(522)는 웨이퍼(202) 위에 그리고 기판(106) 위에 형성될 수 있다. 희생 스페이서(522)는 탄소를 포함하는 재료를 포함할 수 있다. 희생 스페이서(522)의 단면 두께는 제 1 스페이서 구조(136a)의 단면 두께보다 더 두꺼울 수 있다.
[0070]에칭이 희생 스페이서(522)의 형성의 부분으로서 또는 부가하여 수행될 수 있다. 예를 들어, 희생 스페이서(522)는 제 1 스페이서 구조(136a)의 표면의 일 부분을 노출시키도록 에칭된다. 선택적으로, 희생 스페이서(522)를 에칭한 후, 희생 스페이서(522)가 제 1 스페이서 구조(136a)의 전체를 커버할 수 있다.
[0071]도 6을 참고하면, 제 2 스페이서 재료를 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 5 예시적 다이어그램이 도시되고 전체적으로 600으로 지정된다. 도 6은 또한 반도체 디바이스의 핀을 관통하는 단면(650)을 포함한다. 제 2 스페이서 구조(136b)가 제 1 스페이서 구조(136a) 및/또는 희생 스페이서(522) 상에 형성될 수 있다. 예를 들어, 제 2 스페이서 구조(136b)의 제 2 스페이서 재료는, 제 2 스페이서 구조(136b)가 제 1 스페이서 구조(136a)의 표면의 일 부분 및 희생 스페이서(522)의 표면의 적어도 일 부분과 접촉하도록, 제 1 희생 스페이서 구조(136a) 및 희생 스페이서(522) 상에 증착될 수 있다. 제 2 스페이서 구조 (136b) 및 제 1 스페이서 구조 (136a)가 접촉 상태에 있을 경우, 제 1 스페이서 구조(136a) 및 제 2 스페이서 구조(136b)는 총괄적으로 스페이서(136)로 지칭될 수 있다. 제 2 스페이서 구조(136b)는 웨이퍼(202) 위에 그리고 기판(106) 위에 형성될 수 있다. 따라서, 희생 스페이서(522)가 제 1 스페이서 구조(136a)와 제 2 스페이서 구조(136b) 사이에 위치될 수 있다.
[0072]제 2 스페이서 구조(136b)의 제 2 스페이서 재료는 제 1 스페이서 구조(136a)의 제 1 스페이서 재료와 동일한 재료를 포함할 수 있거나 또는 제 1 스페이서 재료와는 상이한 재료일 수 있다. 예를 들어, 제 2 스페이서 재료는 실리콘 질화물(SiN) 또는 산화물을 포함할 수 있다. 제 2 스페이서 구조(136b) 형성의 부분로서 또는 부가하여 에칭이 수행될 수 있다. 제 2 스페이서 구조(136b)의 단면 두께는 희생 스페이서(522)의 단면 두께보다 얇을 수 있다.
[0073]도 7을 참고하면, 반도체 디바이스의 핀의 일 부분을 제거한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 6 예시적 다이어그램이 도시되고 전반적으로 700으로 지정된다. 도 7은 또한 반도체 디바이스의 핀을 관통하는 단면(750)을 포함한다. 소스/드레인(S/D) 영역과 연관되는 핀의 일 부분과 같은 기판(106)의 일 부분이 제거될 수 있다. 예를 들어, 하나 또는 그 초과의 S/D 영역들과 연관되는 기판(106)의 부분(예를 들어, 핀)이 에칭(예를 들어, 리세스)될 수 있는 반면, 채널 영역과 연관되는 기판(106)의 다른 부분은 제거되지 않는다. 기판(106)의 부분이 에칭된 후, 기판(106)의 부분의 표면은 웨이퍼(202)의 표면보다 더 낮을 수 있다. 기판(106)의 부분의 제거는 제 2 스페이서 구조(136b)와 접촉하고 있는 핀의 특정 부분을 제거하는 단계를 포함할 수 있다. 제 2 스페이서 구조(136b)와 컨택트에 핀의 특정 부분의 제거는 희생 스페이서(522)의 일부를 노출시킬 수 있다. 또한, 희생 스페이서(522)와 접촉하고 있는 핀의 다른 특정 부분이 또한 에칭될 수 있다. 기판의 일부의 제거는 개구(712)를 확립하며, 이 개구를 통하여 희생 스페이서(522)가 제거될 수 있다.
[0074]도 8을 참고하면, 희생 스페이서를 제거한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 7 예시적 다이어그램이 도시되고 전체적으로 800으로 지정된다. 도 8은 또한 반도체 디바이스의 핀을 관통하는 단면(850)을 포함한다. 희생 스페이서(522)가 화학 또는 반응 가스 화학물질을 이용하여 제거될 수 있다. 예를 들어, 수소 반응 또는 표준 세정 1 타입은, 에칭 작업을 수행하지 않고 희생 스페이서(522)를 제거하는데 사용될 수 있다. 희생 스페이서(552)의 제거는 제 1 스페이서 구조(136a) 또는 제 2 스페이서 구조(136b)에 영향을 주지 않을 수 있다(예를 들어, 제거하지 않을 수 있다). 희생 스페이서(522)의 제거는 제 1 스페이서 구조(136a) 및 제 2 스페이서 구조(136b)에 의해 정의되는 캐비티(842)를 생성할 수 있다. 캐비티(842)는 또한 기판(106)(예를 들어, 핀) 및/또는 웨이퍼(202)에 의해 정의될 수 있다.
[0075]도 9를 참고하면, 소스/드레인 영역을 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 8 예시적 다이어그램이 도시되고 전체적으로 900으로 지정된다. 도 9는 또한 반도체 디바이스의 핀을 관통하는 단면(950)을 도시한다. 소스/드레인(SD) 영역(140)이 기판(106)(예를 들어, 핀)의 리세스 부분 위에 그리고/또는 웨이퍼(202) 위에 형성(예를 들어, 융기)될 수 있다. 예를 들어, 소스/드레인(SD) 영역(140)은 기판(106)(예를 들면, 핀)의 부분 상에 에피택셜 증착(예를 들어, 에피택셜 성장)될 수 있다. S/D 영역(140)은 도 8의 캐비티(842)로 적어도 부분적으로 확장될 수 있고 희생 스페이서(522)가 이를 통하여 제거되었던 개구(712)를 차단(예를 들어, 폐쇄)할 수 있다. 개구(712)를 통하여 희생 스페이서(522)가 제거되었던 그 개구를 폐쇄시킴으로써, 갭(120)(예를 들어, 에어-갭 또는 진공 갭)이 스페이서(136)의 적어도 일 부분(예를 들어, 제 1 스페이서 구조(136a) 및 제 2 스페이서 구조(136b))에 의해 정의될 수 있다. 갭(120)은 웨이퍼(202) 및/또는 S/D 영역(140)에 의해 추가로 정의될 수 있다. 추가적으로 또는 선택적으로, 갭(120)은 기판(106)(예를 들어, 핀)에 의해 추가로 정의될 수 있다.
[0076]도 10을 참고하면, 유전체 재료가 증착된 후 그리고 평탄화가 수행된 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 9 예시적 다이어그램이 도시되고 전반적으로 1000으로 지정된다. 도 10은 또한 반도체 디바이스의 핀을 관통하는 단면(1050)을 도시한다. 유전체 재료(180)는 웨이퍼(202) 위에 증착될 수 있다. 예를 들어, 유전체 재료(180)는 실리콘-함유 재료를 포함할 수 있다. 유전체 재료(180)가 증착된 후, 화학 기계적 평탄화(CMP)(예컨대, 화학 기계 연마)가 유전체 재료(180)의 일부 및 하드 마스크(310)를 제거하기 위해 수행될 수 있다. 하드 마스크(310)를 제거함으로써, CMP는 더미 게이트(304)의 상면과 같은 더미 게이트(304)를 노출시킬 수 있다.
[0077]도 11을 참고하면, 더미 게이트가 제거된 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 10 예시적 다이어그램이 도시되고 전반적으로 1100으로 지정된다. 도 11은 또한 반도체 디바이스의 핀을 관통하는 단면(1150)을 도시한다. 더미 게이트(304)가 캐비티(1144)를 확립(예를 들어, 형성)하기 위해 제거될 수 있다. 예를 들어, 더미 게이트(304)는 채널 영역과 연관되는 기판(106)(예를 들어, 핀)의 적어도 일부를 노출시키기 위해 에칭될 수 있다. 더미 게이트(304)는 건식 에칭, 습식 에칭, 또는 이들의 조합을 이용하여 제거될 수 있다.
[0078]도 12를 참고하면, 게이트의 형성 후, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 11 예시적 다이어그램이 도시되고 전체적으로 1200으로 지정된다. 도 12는 또한 반도체 디바이스의 핀을 관통하는 단면(1250)을 도시한다. 게이트(150)가 도 11의 캐비티(1144) 내에 형성(예를 들어, 증착)될 수 있다. 예를 들어, 게이트(150)는, 도 11의 캐비티(1144) 내의 노출되는 기판(106)(예를 들어, 핀)의 일 부분 상에(예를 들어, 위에) 형성될 수 있다. 게이트(150)는 하이-k 재료를 포함할 수 있다. 하나의 재료 층으로서 도시되었지만, 게이트(150)는, 예시적이며 비제한적인 실시예들로서, 산화물 층, 하이-k 게이트 유전체, 및/또는 금속 게이트 층(예를 들어, 금속 게이트 재료)과 같은 하나 또는 그 초과의 층들(예를 들어, 하나 또는 그 초과의 재료들)을 포함할 수 있다.
[0079]도 13을 참고하면, 캐비티를 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 12 예시적 다이어그램이 도시되고 전체적으로 1300으로 지정된다. 도 13는 또한 반도체 디바이스의 핀을 관통하는 단면(1350)을 도시한다. 컨택트 패터닝이 또한 캐비티(1346)를 생성하기 위해 수행될 수 있다. 예를 들어, 에칭 프로세스는 캐비티(1346)(예를 들어, 트렌치)를 생성하고 S/D 영역(140)의 일부(예를 들면, 표면)를 노출시키기 위해 사용될 수 있다. 캐비티(1346)는, 스페이서(136)의 일부분, 이를 테면, 제 2 스페이서 구조(136b)의 표면을 노출시키지 않을 수 있다.
[0080]도 14를 참고하면, 컨택트를 형성한 후의, 반도체 디바이스의 제 1 제조 프로세스의 적어도 하나의 스테이지의 제 13 예시적 다이어그램이 도시되고 전체적으로 1400으로 지정된다. 도 14는 또한 반도체 디바이스의 라인 A-A를 통과하는 단면(1450)을 도시한다. 컨택트(184)는 도 13의 캐비티(1346)에서 형성될 수 있다. 특정 실시예에서, 컨택트(184)는 스페이서(136)에 접촉하지 않는다. 컨택트(184)는 금속 재료를 포함할 수 있다. 반도체 디바이스(14)는 도 1a의 반도체 디바이스(100)를 포함하거나 또는 이에 대응할 수 있다.
[0081]반도체 디바이스는 유리하게도, 갭(120)을 정의하는 스페이서(136)를 포함할 수 있다. 갭(120)은 기생 캐패시턴스(예를 들어, 게이트(150)와 컨택트(184) 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭(120)은 정의된 갭을 갖지 않는 FinFET 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[0082]도 15를 참고하면, 반도체 디바이스의 핀의 일 부분을 제거한 후의, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 1 예시적 다이어그램이 도시되고 전반적으로 1500으로 지정된다. 도 15는 또한 반도체 디바이스의 핀을 관통하는 단면(1550)을 도시한다. 소스/드레인(S/D) 영역과 연관되는 기판(106)의 일 부분(예를 들어, 핀의 일 부분)이 제거될 수 있다. 예를 들어, 하나 또는 그 초과의 S/D 영역들과 연관되는 기판(106)의 부분(예를 들어, 핀)이 에칭(예를 들어, 리세스)될 수 있는 반면, 채널 영역과 연관되는 핀의 다른 부분은 제거되지 않는다. 기판(106)의 부분이 에칭된 후, 제 2 스페이서 구조(136b)의 일 부분 및 희생 스페이서(522)의 일 부분이 노출될 수 있다. 도 15의 반도체 디바이스는 도 7에 도시된 바와 같은 반도체 디바이스를 포함하거나 또는 이에 대응할 수 있다. 예를 들어, 제 2 프로세스의 적어도 하나의 스테이지의 다이어그램(1500)에는 하나 또는 그 초과의 스테이지들, 이를 테면, 도 2 내지 도 6을 참고로 하여 예시된 바와 같은 프로세스 중 하나 또는 그 초과의 스테이지들이 나열될 수 있다.
[0083]도 16을 참고하면, 소스/드레인 영역의 형성이 수행된 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 2 예시적 다이어그램이 도시되고 전체적으로 1600으로 지정된다. 도 16는 또한 반도체 디바이스의 핀을 관통하는 단면(1650)을 도시한다. 소스/드레인(SD) 영역(140)이 기판(106)의 리세스 부분 위에 그리고/또는 웨이퍼(202) 위에 형성(예를 들어, 융기)될 수 있다. 예를 들어, 소스/드레인(SD) 영역(140)은 기판(106)의 부분 상에 에피택셜 증착(예를 들어, 에피택셜 성장)될 수 있다. S/D 영역(140)은 희생 스페이서(522) 및/또는 스페이서(136)(예를 들어, 제 2 스페이서 구조(136b))와 접촉할 수 있다.
[0084]도 17을 참고하면, 유전체 재료가 증착된 후 그리고 평탄화가 수행된 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이 도시되고 전반적으로 1700으로 지정된다. 도 17은 또한 반도체 디바이스의 핀을 관통하는 단면(1750)을 도시한다. 유전체 재료(180)는 웨이퍼(202) 위에 증착될 수 있다. 예를 들어, 유전체 재료(180)는 실리콘-함유 재료를 포함할 수 있다. 유전체 재료(180)가 증착된 후, 화학 기계적 평탄화(CMP)(예컨대, 화학 기계 연마)가 유전체 재료(180)의 일부 및 하드 마스크(310)를 제거하기 위해 수행될 수 있다. 하드 마스크(310)를 제거함으로써, CMP는 더미 게이트(304)의 표면과 같은 더미 게이트(304)를 노출시킬 수 있다. 추가적으로 또는 대안으로, CMP는 스페이서(136)(예를 들어, 제 1 스페이서 구조(136a) 및/또는 제 2 스페이서 구조(136b))의 표면을 노출시킨다.
[0085]도 18을 참고하면, 희생 스페이서의 일 부분을 노출시킨 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 4 예시적 다이어그램이 도시되고 전반적으로 1800으로 지정된다. 도 18은 또한 반도체 디바이스의 핀을 관통하는 단면(1850)을 도시한다. (제 1 스페이서 구조(136a) 및/또는 제 2 스페이서 구조(136b)를 포함하는) 스페이서(136)의 일 부분은 희생 스페이서(522)의 일 부분을 노출시키기 위해 제거될 수 있다. 예를 들어, 스페이서(136)의 일 부분은 희생 스페이서(522)의 표면을 노출시키도록 에칭될 수 있다. 스페이서 (136)의 일 부분을 제거하는 것은 캐비티(1842)를 생성할 수 있다. 캐비티(1842)는 더미 게이트(304), 제 1 스페이서 구조(136a), 희생 스페이서(522), 제 2 스페이서 구조(136b), 유전체 재료(180), 또는 이들의 조합에 의해 정의될 수 있다. 스페이서(136)의 일 부분이 희생 스페이서(522)를 노출시키기 위해서 제거된 후, 희생 스페이서(522)와 더미 게이트(304) 사이에 위치되는 제 1 스페이서 구조(136a)의 일 부분이 노출될 수 있다. 추가적으로, 스페이서(136)의 일 부분이 희생 스페이서(522)를 노출시키기 위해서 제거된 후, 희생 스페이서(522)와 유전체 재료(180) 사이에 위치되는 제 2 스페이서 구조(136b)의 일 부분이 노출될 수 있다. 캐비티(1842)는, 개구(1812)를 통하여 희생 스페이서(522)가 제거될 수 있는 개구(1812)를 가질 수 있다.
[0086]도 19를 참고하면, 희생 스페이서를 제거한 후의, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 5 예시적 다이어그램이 도시되고 전체적으로 1900으로 지정된다. 도 19는 반도체 디바이스의 핀을 관통하는 단면(1950)을 도시한다. 희생 스페이서(522)가 화학 또는 반응 가스 화학물질을 이용하여 제거될 수 있다. 예를 들어, 수소 반응 또는 표준 세정 1 타입은, 에칭 작업을 수행하지 않고 희생 스페이서(522)를 제거하는데 사용될 수 있다. 희생 스페이서(522)는 도 18의 개구부(1812)를 통해 제거될 수 있다. 희생 스페이서(552)의 제거는 제 1 스페이서 구조(136a) 또는 제 2 스페이서 구조(136b)에 영향을 주지 않을 수 있다(예를 들어, 제거하지 않을 수 있다). 희생 스페이서(522)의 제거는, 캐비티(1842)가 기판(106)(예를 들어, 핀) 및/또는 S/D 영역(140)에 의해 정의되도록 캐비티(1842)를 확장시킬 수 있다.
[0087]도 20을 참고하면, 제 3 스페이서 재료를 형성한 후의, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 6 예시적 다이어그램이 도시되고 전체적으로 2000으로 지정된다. 도 20은 또한 반도체 디바이스의 핀을 관통하는 단면(2050)을 포함한다. 제 3 스페이서 구조(136c)가 반도체 디바이스 상에 형성될 수 있다. 예를 들어, 제 3 스페이서 구조(136c)는 반도체 디바이스 상에 컨포멀하지 않게 증착될 수 있다. 제 3 스페이서 구조(136c)는 도 19의 캐비티(1842)로 적어도 부분적으로 확장될 수 있고 희생 스페이서(522)가 이를 통하여 제거되었던 개구(1812)를 차단(예를 들어, 폐쇄)할 수 있다. 희생 스페이서(522)가 이를 통하여 제거되었던 개구(1812)를 폐쇄시킴으로써, 갭(120)(예를 들어, 에어-갭 또는 진공 갭)이 제 3 스페이서 구조(136c), 제 1 스페이서 구조(136a), 및/또는 제 2 스페이서 구조(136b) 중 적어도 일 부분에 의해 정의될 수 있다. 갭(120)은 웨이퍼(202), 기판(106), 및/또는 S/D 영역(140)에 의해 추가로 정의될 수 있다. 추가적으로 또는 선택적으로, 갭(120)은 핀에 의해 추가로 정의될 수 있다.
[0088]제 3 스페이서 구조(136c)는, 예시적이고 비제한적인 예들로서, 제 3 스페이서 재료, 이를 테면, 실리콘 질화물 또는 다른 질화물, 이를 테면, 탄소(C) 또는 붕소(B)를 포함하는 질화물을 포함할 수 있다. 제 3 스페이서 재료는 제 1 스페이서 구조(136a)의 제 1 스페이서 재료 및/또는 제 2 스페이서 구조(136b)의 제 2 스페이서 재료와 동일한 재료이거나 또는 상이한 재료일 수 있다. 제 3 스페이서 구조(136c)는 갭(120)을 확립하고 정의하기 위한 캡 또는 시일(seal)로서 동작하도록 구성될 수 있다.
[0089]도 21을 참고하면, 평탄화가 수행된 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 7 예시적 다이어그램이 도시되고 전반적으로 2100으로 지정된다. 도 21은 또한 반도체 디바이스의 핀을 관통하는 단면(2150)을 도시한다. 제 3 스페이서 구조(136c)의 일 부분을 제거하고, 그에 따라, 제 1 스페이서 구조(136a),제 2 스페이서 구조(136b), 및 제 3 스페이서 구조(136c)를 포함하는 스페이서(136)를 확립하도록 화학 기계적 평탄화(CMP)(예를 들어, 화학 기계적 연마)가 수행될 수 있다. 제 3 스페이서 구조(136c)의 부분을 제거함으로써, CMP가 더미 게이트(304), 이를 테면, 더미 게이트(304)의 표면을 노출시킬 수 있다. 추가적으로 또는 대안으로, 제 3 스페이서 구조(136c)의 부분을 제거함으로써, CMP가 유전체 재료의 표면을 노출시킨다.
[0090]도 22를 참고하면, 더미 게이트가 제거된 후의, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 8 예시적 다이어그램이 도시되고 전반적으로 2200으로 지정된다. 도 22는 또한 반도체 디바이스의 핀을 관통하는 단면(2250)을 도시한다. 더미 게이트(304)가 캐비티(2244)를 확립하기 위해 제거될 수 있다. 예를 들어, 더미 게이트(304)는 채널 영역과 연관되는 기판(106)(예를 들어, 핀)의 적어도 일부를 노출시키기 위해 에칭될 수 있다. 더미 게이트(304)는 건식 에칭, 습식 에칭, 또는 이들의 조합을 이용하여 제거될 수 있다.
[0091]도 23을 참고하면, 게이트를 형성한 후의, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 9 예시적 다이어그램이 도시되고 전체적으로 2300으로 지정된다. 도 23은 또한 반도체 디바이스의 핀을 관통하는 단면(2350)을 도시한다. 게이트(150)는 도 22의 캐비티(2244) 내에 형성(예를 들어, 증착)될 수 있다. 예를 들어, 게이트(150)는, 도 22의 캐비티(2244)에서 노출되는 기판(106)(예를 들어, 핀)의 일 부분 상에(예를 들어, 위에) 형성될 수 있다. 게이트(150)는 하이-k 재료를 포함할 수 있다. 게이트(150)는, 예시적이며 비제한적인 실시예들로서, 산화물 층, 하이-k 게이트 유전체, 및/또는 금속 게이트 층(예를 들어, 금속 게이트 재료)과 같은 하나 또는 그 초과의 층들(예를 들어, 하나 또는 그 초과의 재료들)을 포함할 수 있다.
[0092]도 24를 참고하면, 캐비티를 형성한 후의, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 10 예시적 다이어그램이 도시되고 전체적으로 2400으로 지정된다. 도 24는 또한 반도체 디바이스의 핀을 관통하는 단면(2450)을 도시한다. 컨택트 패터닝은 또한 캐비티(2446)를 생성하기 위해 수행될 수 있다. 예를 들어, 에칭 프로세스는 캐비티(2446)(예를 들어, 트렌치)를 생성하고 S/D 영역(140)의 일부(예를 들면, 표면)를 노출시키기 위해 사용될 수 있다. 특정 실시예에서, 캐비티(2446)는 스페이서(136)의 일 부분, 이를 테면 제 2 스페이서 구조(136b) 또는 제 3 스페이서 구조(136c)의 표면을 노출시키지 않는다.
[0093]도 25를 참고하면, 컨택트의 형성 후, 반도체 디바이스의 제 2 제조 프로세스의 적어도 하나의 스테이지의 제 11 예시적 다이어그램이 도시되고 전체적으로 2500으로 지정된다. 도 25는 또한 반도체 디바이스의 라인 B-B를 통과하는 단면(2550)을 도시한다. 컨택트(184)는 도 24의 캐비티(2446)에서 형성될 수 있다. 컨택트(184)는 스페이서(136)와 접촉하지 않을 수 있다. 컨택트(184)는 금속 재료일 수 있다. 도 25의 반도체 디바이스는 도 1b의 반도체 디바이스(160)를 포함하거나 또는 이에 대응할 수 있다.
[0094]반도체 디바이스는 유리하게도, 갭(120)을 정의하는 스페이서(136)를 포함할 수 있다. 갭(120)은 기생 캐패시턴스(예를 들어, 게이트(150)와 컨택트(184) 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭(120)은 정의된 갭을 갖지 않는 FinFET 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[0095]도 26을 참고하면, 유전체 재료가 증착된 후 그리고 평탄화가 수행된 후의, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 1 예시적 다이어그램이 도시되고 전반적으로 2600으로 지정된다. 도 26는 또한 반도체 디바이스의 핀을 관통하는 단면(2650)을 도시한다. 유전체 재료(180)는 웨이퍼(202) 위에 증착될 수 있다. 예를 들어, 유전체 재료(180)는 실리콘-함유 재료를 포함할 수 있다. 유전체 재료(180)가 증착된 후, 유전체 재료(180)의 일부 및 하드 마스크(310)를 제거하기 위해 화학 기계적 평탄화(CMP)(예컨대, 화학 기계 연마)가 수행될 수 있다. 하드 마스크(310)를 제거함으로써, CMP는 더미 게이트(304)의 표면과 같은 더미 게이트(304)를 노출시킬 수 있다. 추가적으로 또는 대안으로, CMP는 스페이서(136)(예를 들어, 제 1 스페이서 구조(136a) 및/또는 제 2 스페이서 구조(136b))의 표면을 노출시킨다.
[0096]도 27을 참고하면, 더미 게이트가 제거된 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 2 예시적 다이어그램이 도시되고 전반적으로 2700으로 지정된다. 도 27는 또한 반도체 디바이스의 핀을 관통하는 단면(2750)을 도시한다. 더미 게이트(304)가 캐비티(2744)를 확립하기 위해 제거될 수 있다. 예를 들어, 더미 게이트(304)는 채널 영역과 연관되는 기판(106)(예를 들어, 핀)의 적어도 일부를 노출시키기 위해 에칭될 수 있다. 더미 게이트(304)는 건식 에칭, 습식 에칭, 또는 이들의 조합을 이용하여 제거될 수 있다.
[0097]도 28을 참고하면, 게이트를 형성한 후의, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이 도시되고 전체적으로 2800으로 지정된다. 도 28은 또한 반도체 디바이스의 핀을 관통하는 단면(2850)을 도시한다. 게이트(150)는 도 27의 캐비티(2744) 내에 형성(예를 들어, 증착)될 수 있다. 예를 들어, 게이트(150)는, 도 27의 캐비티(2744)에서 노출되는 기판(106)(예를 들어, 핀)의 일 부분 상에(예를 들어, 위에) 형성될 수 있다. 게이트(150)는 하이-k 재료를 포함할 수 있다. 게이트(150)는, 예시적이며 비제한적인 실시예들로서, 산화물 층, 하이-k 게이트 유전체, 및/또는 금속 게이트 층(예를 들어, 금속 게이트 재료)와 같은 하나 또는 그 초과의 층들(예를 들어, 하나 또는 그 초과의 재료들)을 포함할 수 있다.
[0098]도 29를 참고하면, 캐비티를 형성한 후의, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 3 예시적 다이어그램이 도시되고 전체적으로 2900으로 지정된다. 도 29는 또한 반도체 디바이스의 핀을 관통하는 단면(2950)을 도시한다. 컨택트 패터닝이 또한 캐비티(2946)를 생성하기 위해 수행될 수 있다. 예를 들어, 에칭 프로세스는 캐비티(2946)(예를 들어, 트렌치)를 생성하고 S/D 영역(140)의 일부(예를 들면, 표면)를 노출시키기 위해 사용될 수 있다. 특정 실시예에서, 캐비티(2946)는 스페이서(136)의 일 부분, 이를 테면 제 2 스페이서 구조(136b)의 표면을 노출시키지 않는다.
[0099]도 30을 참고하면, 컨택트를 형성한 후의, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 5 예시적 다이어그램이 도시되고 전체적으로 3000으로 지정된다. 도 30은 또한 반도체 디바이스의 핀을 관통하는 단면(3050)을 도시한다. 컨택트(184)는 도 29의 캐비티(2946)에서 형성될 수 있다. 특정 실시예에서, 컨택트(184)가 스페이서(136)에 접촉하지 않는다. 컨택트(184)는 금속 재료일 수 있다.
[00100]도 31을 참고하면, 희생 스페이서의 일 부분을 노출시킨 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 6 예시적 다이어그램이 도시되고 전반적으로 3100으로 지정된다. 도 31은 또한 반도체 디바이스의 핀을 관통하는 단면(3150)을 포함한다. (제 1 스페이서 구조(136a) 및 제 2 스페이서 구조(136b)를 포함하는) 스페이서(136)의 일 부분이 희생 스페이서(522)의 일 부분을 노출시키기 위해 제거될 수 있다. 예를 들어, 스페이서(136)의 일 부분은 희생 스페이서(522)의 표면을 노출시키도록 에칭될 수 있다. 스페이서(136)의 일 부분을 제거하는 것은 캐비티(3142)를 생성할 수 있다. 캐비티(1842)는 게이트(150), 제 1 스페이서 구조(136a), 희생 스페이서(522), 제 2 스페이서 구조(136b), 유전체 재료(180), 또는 이들의 조합에 의해 정의될 수 있다. 스페이서(136)의 일 부분이 희생 스페이서(522)를 노출시키기 위해서 제거된 후, 희생 스페이서(522)와 게이트(150) 사이에 위치되는 제 1 스페이서 구조(136a)의 일 부분이 노출될 수 있다. 추가적으로, 스페이서(136)의 일 부분이 희생 스페이서(522)를 노출시키기 위해서 제거된 후, 희생 스페이서(522)와 유전체 재료(180) 사이에 위치되는 제 2 스페이서 구조(136b)의 일 부분이 노출될 수 있다. 캐비티(3142)는, 희생 스페이서(522)가 이를 통하여 제거될 수 있는 개구(3112)와 연관될 수 있다.
[00101]도 32를 참고하면, 희생 스페이서를 제거한 후의, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 7 예시적 다이어그램이 도시되고 전체적으로 3200으로 지정된다. 도 32는 또한 반도체 디바이스의 핀을 관통하는 단면(3250)을 도시한다. 화학 또는 반응 가스 화학물질을 이용하여 희생 스페이서(522)가 제거될 수 있다. 예를 들어, 수소 반응 또는 표준 세정 1 타입은, 에칭 작업을 수행하지 않고 희생 스페이서(522)를 제거하는데 사용될 수 있다. 희생 스페이서(552)의 제거는 제 1 스페이서 구조(136a) 또는 제 2 스페이서 구조(136b)에 영향을 주지(예를 들어, 제거하지) 않을 수 있다. 희생 스페이서(522)의 제거는, 캐비티(3142)가 기판(106)(예를 들어, 핀) 및/또는 S/D 영역(140)에 의해 정의되도록 캐비티(3142)를 확장시킬 수 있다.
[00102]도 33을 참고하면, 제 3 스페이서 재료를 형성한 후 그리고 평탄화가 수행된 후, 반도체 디바이스의 제 3 제조 프로세스의 적어도 하나의 스테이지의 제 8 예시적 다이어그램이 도시되고 전반적으로 3300으로 지정된다. 도 33는 또한 반도체 디바이스의 라인 C-C를 통과하는 단면(3350)을 도시한다. 제 3 스페이서 구조(136c)가 반도체 디바이스 상에 형성될 수 있다. 예를 들어, 제 3 스페이서 구조(136c)는 반도체 디바이스 상에 컨포멀하지 않게 증착될 수 있다. 제 3 스페이서 구조(136c)는 도 32의 캐비티(3142)로 적어도 부분적으로 확장될 수 있고 희생 스페이서(522)가 이를 통하여 제거되었던 개구(3112)를 차단(예를 들어, 폐쇄)할 수 있다. 개구(3112)를 폐쇄시킴으로써, 갭(120)(예를 들어, 에어-갭 또는 진공 갭)이 제 3 스페이서 구조(136c), 제 1 스페이서 구조(136a), 및/또는 제 2 스페이서 구조(136b)에 의해 정의될 수 있다. 갭(120)은 웨이퍼(202), 기판(106), 및/또는 S/D 영역(140)에 의해 추가로 정의될 수 있다. 추가적으로 또는 선택적으로, 갭(120)은 핀에 의해 추가로 정의될 수 있다.
[00103]특정 실시예에서, 제 3 스페이서 구조(136c)는, 실리콘 질화물 또는 다른 질화물, 이를 테면, 탄소 또는 붕소를 포함하는 질화물을 포함한다. 제 3 스페이서 구조(136c)는 제 1 스페이서 구조(136a) 및/또는 제 2 스페이서 구조(136b)와 동일한 재료이거나 또는 상이한 재료일 수 있다. 제 3 스페이서 구조(136c)는 갭(120)을 확립하고 정의하기 위한 캡 또는 시일(seal)로서 동작하도록 구성될 수 있다. 도 32의 반도체 디바이스는 도 1b의 반도체 디바이스(160)를 포함하거나 또는 이에 대응할 수 있다.
[00104]반도체 디바이스는 유리하게도, 갭(120)을 정의하는 스페이서(136)를 포함할 수 있다. 갭(120)은 기생 캐패시턴스(예를 들어, 게이트(150)와 컨택트(184) 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭(120)은, 정의된 갭을 갖지 않는 FinFET 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[00105]도 34를 참조하면, 반도체 디바이스를 형성하는 방법(3400)의 제 1 예시적인 실시예의 흐름도가 도시된다. 반도체는, 예시적이고 비제한적인 예들로서, 하나 또는 그 초과의 핀들을 포함하는 FinFET 디바이스와 같은 FET(field-effect transistor), 또는 pMOS(p-type metal-oxide-semiconductor) 또는 nMOS(n-type metal-oxide-semiconductor) 디바이스와 같은 MOS(metal-oxide semiconductor)를 포함할 수 있다. 예를 들어, 반도체 디바이스는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 또는 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스를 포함할 수 있다.
[00106]방법(3400)은, 3402에서, 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하는 단계를 포함한다. 제 1 스페이서 구조는 산화물 또는 질화물을 포함할 수 있다. 더미 게이트는 반도체 디바이스의 기판 상에 형성될 수 있다. 예를 들어, 제 1 스페이서 구조는, 도 1a 및 도 1b의 스페이서(136) 또는 도 1b 및 도 4의 제 1 스페이서 구조(136a), 또는 이들의 조합을 포함하거나 또는 이들에 대응할 수 있다. 더미 게이트는 도 3의 더미 게이트(304)를 포함하거나 또는 이에 대응할 수 있다.
[00107]방법(3400)은, 3404에서, 제 1 스페이서 재료 상에 희생 스페이서를 형성하는 단계를 더 포함한다. 희생 스페이서는 도 5의 희생 스페이서(522)를 포함하거나 또는 이에 대응할 수 있다.
[00108]방법(3400)은, 3406에서, 개구를 생성하기 위해 구조를 에칭하는 단계를 더 포함한다. 구조는 희생 스페이서와 접촉할 수 있다(예를 들어, 희생 스페이서와 인접할 수 있다). 구조를 에칭하는 단계는 희생 스페이서의 일 부분을 노출시킬 수 있다. 구조는, 도 1a 및 도 1b의 기판(106)과 같은 기판(예를 들어, 기판의 핀 부분)을 포함할 수 있고, 또는 구조는 제 1 스페이서 구조 및/또는 제 2 스페이서 구조를 포함할 수 있다. 예를 들어, 제 2 스페이서 구조는, 도 1a 및 도 1b의 스페이서(136) 또는 도 1b 및 도 6의 제 2 스페이서 구조(136b), 또는 이들의 조합을 포함하거나 또는 이들에 대응할 수 있다. 개구는 도 7의 개구(712), 도 18의 개구(1812), 또는 도 31의 개구(3112)에 대응할 수 있다.
[00109]방법(3400)은, 3408에서, 개구를 통해 희생 스페이서를 제거하는 단계 및 갭을 정의하기 위해서 개구를 폐쇄할 재료를 증착하는 단계를 더 포함한다. 희생 스페이서(522)가 화학 또는 반응 가스 화학물질을 이용하여 제거될 수 있다. 예를 들어, 수소 반응 또는 표준 세정 1 타입은, 에칭 작업을 수행하지 않고 희생 스페이서(522)를 제거하는데 사용될 수 있다. 재료가 에피택셜 성장됨에 따라 증착되는데, 이를 테면, 기판 상의 에피택셜 성장에 의해 증착될 수 있다. 재료는, 도 1a 및 도 1b의 소스/드레인 영역(140)의 소스/드레인 재료 또는 도 1b의 제 3 스페이서 구조(136c)의 재료를 포함할 수 있다. 갭은 도 1a 및 도 1b의 갭(120)을 포함하거나 또는 이에 대응할 수 있다. 갭은, 반도체 디바이스의 소스/드레인 영역의 일 부분, 이를 테면, 도 1a 및 도 1b의 소스/드레인 영역(140)에 의해 정의될 수 있다. 갭은, 반도체 디바이스의 게이트와 소스/드레인 영역에 결합된 컨택트 사이에 위치될 수 있다. 갭은 반도체 디바이스와 연관된 기생 캐패시턴스를 감소시킬 수 있다.
[00110]특정 실시예에서, 제 2 스페이서 구조가 희생 스페이서 상에 형성될 수 있다. 예를 들어, 제 2 스페이서 구조가 제 1 스페이서 구조의 일 부분 상에 형성될 수 있다. 반도체 디바이스의 스페이서(예를 들어, 도 1b의 스페이서(136))는 적어도 제 1 스페이서 구조 및 제 2 스페이서 구조를 포함한다. 제 1 스페이서 구조 및 제 2 스페이서 구조는 동일한 재료를 포함할 수 있다. 재료의 부분이 제 1 스페이서 구조와 제 2 스페이서 구조 사이에 위치될 수 있다. 제 1 스페이서 구조 및 제 2 스페이서 구조는 동일한 갭을 정의할 수 있다.
[00111]다른 특정 실시예에서, 방법(3400)은 개구를 확립하는 단계를 포함할 수 있다. 개구는, 반도체 디바이스(예를 들어, 도 7의 개구(712))의 핀의 일 부분과 같이, 기판의 일 부분을 제거함으로써 생성될 수 있다. 대안으로, 개구부는 제 1 스페이서 구조의 일 부분, 제 2 스페이서 구조의 일 부분, 희생 스페이서의 일 부분, 또는 그의 (예를 들어, 도 18의 개구(1812) 또는 도 31의 개구(3112)의) 조합을 제거함으로써 생성될 수 있다. 예를 들어, 제 1 스페이서 구조, 제 2 스페이서 구조, 유전체 층, 더미 게이트, 또는 이들의 조합에 의해 개구가 정의될 수 있다. 다른 예로서, 제 1 스페이서 구조, 제 2 스페이서 구조, 유전체 층, 게이트, 또는 이들의 조합에 의해 개구가 정의될 수 있다.
[00112]다른 특정 실시예에서, 더미 게이트는, 캐비티, 이를 테면, 도 11의 캐비티(1144), 도 22의 캐비티(2244), 또는 도 27의 캐비티(2744)를 생성하기 위해 제거될 수 있다. 예를 들어, 더미 게이트가 희생 스페이서를 제거하기 전에 제거될 수 있다. 다른 예로서, 희생 스페이서가 더미 게이트를 제거하기 전에 제거될 수 있다. 게이트, 이를 테면 도 1a 및 도 1b의 게이트(150)가 캐비티 내에 형성될 수 있다. 게이트는, 반도체 디바이스의 핀에 포함되는 채널과 같은, 기판의 채널 영역에 결합될 수 있다. 게이트는 하이 K 재료를 포함할 수 있다. 컨택트, 이를 테면, 도 1a 및 도 1b의 컨택트(148)가 게이트의 형성 이후에 형성될 수 있다. 컨택트는 반도체 디바이스의 소스/드레인 영역에 전기적으로 결합될 수 있다.
[00113]특정 실시예에서, 소스/드레인 영역이 반도체 디바이스의 기판 상에 형성되고 유전체 층, 이를 테면, 도 1a 및 도 1b의 유전체 재료(180)가 소스/드레인 영역 상에 증착된다. 유전층의 일 부분은, 캐비티, 이를 테면, 도 13의 캐비티(1346), 도 24의 캐비티(2446), 또는 도 29의 캐비티(2946)를 생성하기 위해 제거될 수 있고 컨택트가 그 캐비티 내에 형성될 수 있다. 예를 들어, 컨택트는 희생 스페이서를 제거하기 전에 형성될 수 있다. 다른 예로서, 컨택트가 희생 스페이서를 제거하기 전에 형성될 수 있다.
[00114]방법(3400)은 반도체 디바이스의 게이트와 컨택트 사이에 위치되는 갭을 정의하기 위해 사용될 수 있다. 갭은 기생 캐패시턴스(예를 들어, 게이트와 컨택트 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭은 정의된 갭을 갖지 않는 반도체 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[00115]도 35를 참조하면, 반도체 디바이스를 형성하는 방법(3500)의 예시적인 실시예의 흐름도가 도시된다. 예를 들어, 반도체 디바이스는 도 1b이 반도체 디바이스(160) 또는 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스를 포함할 수 있다.
[00116]방법(3500)은, 3502에서, 기판 상에 얕은 트렌치 분리를 수행하는 단계를 포함할 수 있다. 예를 들어, 기판은 도 1b의 기판(106), 도 2의 웨이퍼(202), 또는 이들의 조합을 포함할 수 있거나 또는 이에 대응할 수 있다.
[00117]방법(3500)은, 3504에서, 기판의 일 부분 위에 더미 게이트를 형성하는 단계 및 더미 게이트 상에 하드마스크를 형성하는 단계를 더 포함할 수 있다. 더미 게이트 및 하드마스크는, 각각, 도 3의 더미 게이트(304) 및 하드마스크(310)을 포함하거나 또는 이에 대응할 수 있다.
[00118]방법(3500)은 또한, 3506에서, 더미 게이트 상에 제 1 스페이서 재료를 증착하는 단계를 포함할 수 있다. 제 1 스페이서 재료는 더미 게이트 상에 직접 증착될 수 있거나 그리고/또는 더미 게이트와 접촉할 수 있다. 제 1 스페이서 재료는 도 1b의 스페이서(136)(예를 들어, 제 1 스페이서 구조(136a))를 포함하거나 또는 이에 대응할 수 있다.
[00119]방법(3500)은, 3508에서, 제 1 스페이서 재료 상에 희생 스페이서를 증착하는 단계를 더 포함할 수 있다. 희생 스페이서는 제 1 스페이서 재료 상에 직접 증착될 수 있거나 그리고/또는 제 1 스페이서 재료와 접촉할 수 있다. 희생 스페이서는 도 5의 희생 스페이서(522)를 포함하거나 또는 이에 대응할 수 있다.
[00120]방법(3500)은 또한, 3510에서, 희생 스페이서 상에 제 2 스페이서 재료를 증착하는 단계를 포함할 수 있다. 제 2 스페이서가 제 1 스페이서 재료, 희생 스페이서, 또는 이들의 조합 상에 직접 증착될 수 있거나 그리고/또는 제 1 스페이서, 희생 스페이서, 또는 이들의 조합과 접촉할 수 있다. 제 2 스페이서는 도 1b의 스페이서(136)(예를 들어, 제 2 스페이서 구조(136b))를 포함하거나 또는 이에 대응할 수 있다. 제 2 스페이서 재료가 증착된 후에 에칭 프로세스가 수행될 수 있다.
[00121]방법(3500)은, 3512에서, 기판의 일 부분을 제거하는 단계를 더 포함할 수 있다. 제거되는 기판의 부분은 반도체 디바이스의 소스/드레인 영역에 대응할 수 있다. 추가적으로 또는 대안으로, 제거되는 기판의 부분은 기판의 핀의 일 부분을 포함하거나 또는 기판의 핀의 일 부분에 대응할 수 있다.
[00122]방법(3500)은 또한, 3514에서, 소스/드레인 영역을 형성하는 단계 및 유전체 재료를 증착하는 단계를 포함할 수 있다. 소스/드레인 영역 및 유전체 재료는, 각각, 도 1b의 소스/드레인 영역(140) 및 도 1b의 유전체 재료(180)를 포함할 수 있거나 또는 이에 대응할 수 있다. 유전체 재료가 증착된 후, 화학 기계적 평탄화(CMP)프로세스(예컨대, 화학 기계 연마)가 유전체 재료의 일 부분 및 하드 마스크를 제거하기 위해 수행될 수 있다. 하드 마스크를 제거함으로써, CMP는 더미 게이트의 표면과 같은 더미 게이트를 노출시킬 수 있다.
[00123]방법(3500)은 3516에서, 캐비티를 확립하기 위해 더미 게이트를 제거하는 단계, 및 3518에서 캐비티에 게이트를 형성하는 단계를 더 포함할 수 있다. 캐비티는 도 27의 캐비티(2744)를 포함하거나 또는 이에 대응할 수 있다. 게이트는 도 1b의 더미 게이트(150)를 포함하거나 또는 이에 대응할 수 있다.
[00124]방법(3500)은 또한, 3520에서, 컨택트를 형성하는 단계를 포함할 수 있다. 컨택트를 형성하기 위해서, 유전체 재료의 일 부분이 제거되어 캐비티(예를 들어, 트렌치), 이를 테면, 도 29의 캐비티(2946)를 형성할 수 있고, 컨택트가 캐비티 내에 형성될 수 있다. 컨택트는 도 1b의 컨택트(184)를 포함하거나 또는 이에 대응할 수 있다.
[00125]방법(3500)은, 3522에서, 희생 스페이서의 일 부분을 노출시키는 단계와, 3524에서, 희생 스페이서를 제거하는 단계를 더 포함할 수 있다. 희생 스페이서는 (제 1 스페이서 재료 및 제 2 스페이서 재료를 포함하는) 스페이서의 일 부분을 제거함으로써 노출될 수 있다. 예를 들어, 스페이서의 부분을 제거하는 단계는 제 1 스페이서 재료의 일 부분, 제 2 스페이서 재료의 일 부분, 또는 이들의 조합을 제거하는 단계를 포함할 수 있다. 스페이서 부분의 제거는, 개구부, 이를 테면, 도 31의 개구(3112)를 확립할 수 있는데, 이 개구부를 통해 희생 스페이서가 제거될 수 있다.
[00126]방법(3500)은 또한, 3526에서, 제 3 스페이서 재료를 증착하는 단계를 포함할 수 있다. 제 3 스페이서 재료는 개구를 폐쇄(예를 들어, 충진)하기 위해 증착될 수 있다. 개구를 폐쇄시키는 것은, 갭, 이를 테면, 에어-갭 또는 진공 갭을 정의할 수 있다. 갭은 도 1b의 갭(120)을 포함하거나 또는 이에 대응할 수 있다. 제 3 스페이서 재료는 제 3 스페이서 구조(136c)를 포함하거나 또는 이에 대응할 수 있다. 제 3 스페이서 재료가 증착된 후, CMP 프로세스는 제 3 스페이서 재료의 일 부분을 제거하기 위해 수행될 수 있다.
[00127]방법(3500)은 반도체 디바이스의 게이트와 컨택트 사이에 위치되는 갭을 정의하기 위해 사용될 수 있다. 갭은 기생 캐패시턴스(예를 들어, 게이트와 컨택트 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭은 정의된 갭을 갖지 않는 반도체 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[00128]도 36를 참조하면, 반도체 디바이스를 형성하는 방법(3600)의 예시적인 실시예의 흐름도가 도시된다. 예를 들어, 반도체 디바이스는 도 1b의 반도체 디바이스(160) 또는 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스를 포함할 수 있다.
[00129]방법(3600)은 또한, 3602에서, 소스/드레인 영역을 형성하는 단계 및 유전체 재료를 증착하는 단계를 포함할 수 있다. 소스/드레인 영역 및 유전체 재료는, 각각, 도 1b의 소스/드레인 영역(140) 및 도 1b의 유전체 재료(180)를 포함할 수 있거나 또는 이에 대응할 수 있다. 유전체 재료가 증착된 후, 화학 기계적 평탄화(CMP)프로세스(예컨대, 화학 기계 연마)가 유전체 재료의 일 부분 및 하드 마스크를 제거하기 위해 수행될 수 있다. 하드 마스크를 제거함으로써, CMP가 더미 게이트의 표면과 같은 더미 게이트를 노출시킬 수 있다. 대안으로 또는 추가적으로, CMP 프로세스는 스페이서, 이를 테면, 제 1 스페이서 재료와 제 2 스페이서 재료에 의해 형성되는 스페이서의 표면을 노출시킬 수 있다. 제 1 스페이서 재료 및 제 2 스페이서 재료는, 각각, 도 1b의 제 1 스페이서 구조(136a) 및 도 2 스페이서 구조(136b)를 포함하거나 또는 이에 대응할 수 있다.
[00130]방법(3600)은, 3604에서, 희생 스페이서의 일 부분을 노출시키는 단계와, 3606에서, 희생 스페이서를 제거하는 단계를 더 포함할 수 있다. 희생 스페이서는 (제 1 스페이서 재료 및 제 2 스페이서 재료를 포함하는) 스페이서의 일 부분을 제거함으로써 노출될 수 있다. 예를 들어, 스페이서의 부분을 제거하는 단계는 제 1 스페이서 재료의 일 부분, 제 2 스페이서 재료의 일 부분, 또는 이들의 조합을 제거하는 단계를 포함할 수 있다. 스페이서 부분의 제거는, 개구부, 이를 테면, 도 18의 개구(1812)를 확립할 수 있는데, 이 개구부를 통해 희생 스페이서가 제거될 수 있다.
[00131]방법(3600)은 또한, 3608에서, 제 3 스페이서 재료를 증착하는 단계를 포함할 수 있다. 제 3 스페이서 재료는 개구를 폐쇄(예를 들어, 충진)하기 위해 증착될 수 있다. 개구를 폐쇄시키는 것은, 갭, 이를 테면, 에어-갭 또는 진공 갭을 정의할 수 있다. 갭은 도 1b의 갭(120)을 포함하거나 또는 이에 대응할 수 있다. 제 3 스페이서 재료는 도 1b의 제 3 스페이서 구조(136c)를 포함하거나 또는 이에 대응할 수 있다. 제 3 스페이서 재료가 증착된 후, CMP 프로세스는 제 3 스페이서 재료의 일 부분을 제거하기 위해 수행될 수 있다.
[00132]방법(3600)은 3610에서, 캐비티를 확립하기 위해 더미 게이트를 제거하는 단계, 및 3612에서 캐비티에 게이트를 형성하는 단계를 또한 포함할 수 있다. 캐비티는 도 22의 캐비티(2244)를 포함하거나 또는 이에 대응할 수 있다. 게이트는 도 1b의 더미 게이트(150)를 포함하거나 또는 이에 대응할 수 있다.
[00133]방법(3600)은, 3614에서, 컨택트를 형성하는 단계를 더 포함할 수 있다. 컨택트를 형성하기 위해서, 유전체 재료의 일 부분이 제거되어 캐비티(예를 들어, 트렌치), 이를 테면, 도 24의 캐비티(2446)를 형성할 수 있고, 컨택트가 캐비티 내에 형성될 수 있다. 컨택트는 도 1b의 컨택트(184)를 포함하거나 또는 이에 대응할 수 있다.
[00134]방법(3600)은 반도체 디바이스의 게이트와 컨택트 사이에 위치되는 갭을 정의하기 위해 사용될 수 있다. 갭은 기생 캐패시턴스(예를 들어, 게이트와 컨택트 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭은 정의된 갭을 갖지 않는 반도체 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[00135]도 37를 참조하면, 반도체 디바이스를 형성하는 방법(3700)의 예시적인 실시예의 흐름도가 도시된다. 예를 들어, 반도체 디바이스는 도 1a의 반도체 디바이스(100) 또는 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스를 포함할 수 있다.
[00136]방법(3700)은, 3702에서, 개구를 통해 희생 스페이서를 제거하는 단계를 포함할 수 있다. 희생 스페이서는 도 5의 희생 스페이서(522)를 포함하거나 또는 이에 대응할 수 있다. 개구는 도 7의 개구(712)를 포함하거나 또는 이에 대응할 수 있다.
[00137]방법(3700)은, 3704에서, 소스/드레인 영역을 형성하는 단계 및 유전체 재료를 증착하는 단계를 더 포함할 수 있다. 소스/드레인 영역은 소스/드레인 재료를 에피택셜 성장시킴으로써 형성될 수 있다. 소스/드레인 영역을 형성하는 것은, 개구를 폐쇄하고 갭, 이를 테면, 에어-갭 또는 진공 갭을 정의할 수 있다. 소스/드레인 영역 및 유전체 재료는, 각각, 도 1a의 소스/드레인 영역(140) 및 도 1a의 유전체 재료(180)를 포함할 수 있거나 또는 이에 대응할 수 있다. 유전체 재료가 증착된 후, 화학 기계적 평탄화(CMP)프로세스(예컨대, 화학 기계 연마)가 유전체 재료의 일 부분 및 하드 마스크를 제거하기 위해 수행될 수 있다. 하드 마스크를 제거함으로써, CMP가 더미 게이트의 표면과 같은 더미 게이트를 노출시킬 수 있다.
[00138]방법(3700)은 3706에서, 캐비티를 확립하기 위해 더미 게이트를 제거하는 단계, 및 3708에서 캐비티에 게이트를 형성하는 단계를 또한 포함할 수 있다. 캐비티는 도 11의 캐비티(1144)를 포함하거나 또는 이에 대응할 수 있다. 게이트는 도 1a의 더미 게이트(150)를 포함하거나 또는 이에 대응할 수 있다.
[00139]방법(3700)은, 3710에서, 컨택트를 형성하는 단계를 더 포함할 수 있다. 컨택트를 형성하기 위해서, 유전체 재료의 일 부분이 제거되어 캐비티(예를 들어, 트렌치), 이를 테면, 도 13의 캐비티(1346)를 형성할 수 있고, 컨택트가 캐비티 내에 형성될 수 있다. 컨택트는 도 1a의 컨택트(184)를 포함하거나 또는 이에 대응할 수 있다.
[00140]방법(3700)은 반도체 디바이스의 게이트와 컨택트 사이에 위치되는 갭을 정의하기 위해 사용될 수 있다. 갭은 기생 캐패시턴스(예를 들어, 게이트와 컨택트 사이의 캐패시턴스와 같은 게이트 캐패시턴스)를 감소시킬 수 있다. 추가적으로, 갭은 정의된 갭을 갖지 않는 반도체 디바이스에 비해 AC 성능 개선을 제공할 수 있다.
[00141]도 34 내지 도 37의 방법들은, FPGA(field-programmable gate array) 디바이스, ASIC(application-specific integrated circuit), 프로세싱 유닛, 이를 테면, CPU(central processing unit), DSP(digital signal processor), 제어기, 다른 하드웨어 디바이스, 펌웨어 디바이스, 또는 이들의 임의의 조합에 의해 구현될 수 있다. 예로서, 도 34 내지 도 37의 방법들은, 제조 장비를 제어하는 명령들을 실행하는 하나 또는 그 초과의 프로세서들에 의해 수행될 수 있다.
[00142]도 38을 참고하면, 무선 통신 디바이스(3800)의 특정한 예시적인 실시예의 블록도가 도시된다. 디바이스(3800)는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함할 수 있다.
[00143]디바이스(3800)는, 메모리(3832)에 결합되는, 프로세서(3810), 이를 테면, 디지털 신호 프로세서(DSP)를 포함한다. 프로세서(3810)는 반도체 디바이스(3864)를 포함할 수 있다. 예를 들어, 반도체 디바이스(3864)는 도 1A의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함할 수 있다.
[00144]메모리(3832)는 명령들(3868)(예를 들어, 실행가능한 명령들), 이를 테면, 컴퓨터-판독가능 명령들 또는 프로세서-판독가능 명령들을 포함한다. 명령들(3868)은, 컴퓨터, 이를 테면, 프로세서(3810)에 의해 실행가능한 하나 또는 그 초과의 명령들을 포함할 수 있다.
[00145]도 38은 또한 프로세서(3810)에 그리고 디스플레이(3828)에 결합되는 디스플레이 제어기(3826)를 도시한다. 코더/디코더(CODEC)(3834)는 또한 프로세서(3810)에 결합될 수 있다. 스피커(3836) 및 마이크로폰(3838)이 CODEC(3834)에 결합될 수 있다.
[00146]도 38은 또한, 무선 제어기와 같은 무선 인터페이스(3840)가 프로세서(3810) 및 안테나(3842)에 결합될 수 있음을 나타낸다. 특정 실시예에서, 프로세서(3810), 디스플레이 제어기(3826), 메모리(3832), CODEC(3834), 및 무선 인터페이스(3840)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(3822)에 포함된다. 특정 실시예에서, 입력 디바이스(3830) 및 전원(3844)은 시스템-온-칩 디바이스(3822)에 결합될 수 있다. 더욱이, 특정 실시예에서, 도 38에 예시된 바와 같이, 디스플레이(3828), 입력 디바이스(3830), 스피커(3836), 마이크로폰(3838), 안테나(3842), 및 전원(3844)은 시스템-온-칩 디바이스(3822) 외부에 있다. 그러나, 디스플레이(3828), 입력 디바이스(3830), 스피커(3836), 마이크로폰(3838), 안테나(3842), 및 전원(3844) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(3822)의 컴포넌트에 결합될 수 있다. 반도체 디바이스(3864)가 프로세서(3810)에 포함되는 것으로 도시되지만, 반도체 디바이스(3864)는 디바이스(3800)의 다른 컴포넌트 또는 디바이스(3800)에 결합된 컴포넌트에 포함될 수 있다. 예컨대, 반도체 디바이스(3864)는 메모리(3832), 무선 인터페이스(3840), 전원(3844), 입력 디바이스(3830), 디스플레이(3828), 디스플레이 제어기(3826), CODEC(3834), 스피커(3836), 또는 마이크로폰(3838)에 포함될 수 있다.
[00147]도 1 내지 도 38의 설명된 실시예들 중 하나 또는 그 초과와 함께, 반도체 디바이스의 채널 영역을 활성화시키기 위한 수단을 포함할 수 있는 장치가 개시된다. 채널 영역은 반도체 디바이스의 소스/드레인 영역에 전기적으로 결합될 수 있다. 활성화시키기 위한 수단은, 채널 영역을 활성화시키도록 구성되는 도 1a 및 도 1b의 게이트(150), 하나 또는 그 초과의 다른 구조들, 디바이스들, 또는 회로들, 또는 이들의 임의의 조합에 대응할 수 있다.
[00148]장치는 또한 전류를 전도하기 위한 수단을 포함할 수 있다. 전도하기 위한 수단은 소스/드레인 영역에 결합될 수 있다. 소스/드레인 영역은 활성화시키기 위한 수단과 전도하기 위한 수단 사이에 위치되는 갭을 정의할 수 있다. 갭의 높이는 채널 영역을 활성화시키기 위한 수단의 높이보다 더 낮다. 전도하기 위한 수단은, 전류를 전도시키도록 구성되는 도 1a 및 도 1b의 컨택트(184), 하나 또는 그 초과의 다른 구조들, 디바이스들, 또는 회로들, 또는 이들의 임의의 조합에 대응할 수 있다.
[00149]도 1 내지 도 38의 설명된 실시예들과 함께, 도 34의 방법(3400)의 3402 또는 도 35의 방법(3500)의 3506에 의해, 또는 더미 게이트 상의 제 1 스페이서 구조의 제 1 스페이서 재료를 증착시킴으로써, 더미 게이트 상에 제 1 스페이서 구조의 제 1 스페이서 재료의 에피택셜 성장에 의해, 반도체 디바이스의 더미 게이트 상의 제 1 스페이서 구조를 형성하도록 구성되는 하나 또는 그 초과의 다른 프로세스들, 또는 이들의 임의의 조합에 의해 설명되는 바와 같은 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하기 위한 제 1 단계를 포함할 수 있는 방법이 개시된다.
[00150]방법은 또한, 도 34의 방법(3400)의 3404 또는 도 35의 방법(3500)의 3508에 의해, 또는 제 1 스페이서 구조 상에 희생 스페이서의 희생 스페이서 재료를 증착함으로써, 제 1 스페이서 구조 상에 희생 스페이서의 희생 스페이서 재료의 에피택셜 성장에 의해, 또는 제 1 스페이서 구조 상의 희생 스페이서를 형성하도록 구성되는 하나 또는 그 초과의 다른 프로세스들에 의해, 또는 이들의 임의의 조합에 의해 설명되는 바와 같은 제 1 스페이서 구조 상에 희생 스페이서를 형성하기 위한 제 2 단계를 포함할 수 있다.
[00151]방법은 또한, 도 34의 방법(3400)의 3406, 도 35의 방법(3500)의 3522, 도 36의 방법(3600)의 3604에 의해, 또는 개구를 생성하기 위해 구조, 기판의 일 부분, 제 1 스페이서 구조, 및/또는 제 2 스페이서 구조를 에칭함으로써, 구조를 에칭하기 위해 화학 또는 반응 가스 화학물질을 이용함으로써, 구조를 에칭하도록 구성되는 하나 또는 그 초과의 프로세스들에 의해, 또는 이들의 임의의 조합에 의해 설명되는 바와 같이, 개구를 생성하기 위해 구조를 에칭하는 제 3 단계를 포함할 수 있다.
[00152]방법은 또한, 도 34의 방법(3400)의 3408에 의해, 도 35의 방법(3500)의 3524, 도 36의 방법(3600)의 3606, 또는 도 37의 방법(3700)의 3702에 의해, 또는 개구를 통해 희생 스페이서를 제거하기 위해 화학, 수소 반응, 표준 세정 1 타입, 또는 반응 가스 화학물질을 이용함으로써, 개구를 통해 희생 스페이서를 제거하도록 구성되는 하나 또는 그 초과의 다른 프로세스들에 의해, 또는 이들의 임의의 조합에 의해 설명되는 바와 같이 개구를 통해 희생 스페이서를 제거하기 위한 제 4 단계를 포함할 수 있다.
[00153]방법은 또한 개구를 폐쇄하는 재료를 증착시키기 위한 제 5 단계를 포함할 수 있다. 희생 스페이서를 제거하는 것 및 재료를 증착하는 것은 갭을 정의할 수 있다. 재료를 증착시키기 위한 제 5 단계는, 도 34의 방법(3400)의 3408, 도 35의 방법(3500)의 3526, 도 36의 방법(3600)의 3608, 또는 도 37의 방법(3700)의 3704를 수행하는 것에 의해, 또는 개구를 폐쇄시키기 위해 제 3 스페이서 구조와 연관되는 제 3 스페이서 재료를 증착하는 것에 의해, 개구를 폐쇄시키기 위해 제 3 스페이서 구조의 제 3 스페이서 재료의 에피택셜 성장에 의해, 개구를 폐쇄시키기 위해 소스/드레인 영역과 연관되는 소스/드레인 재료의 증착에 의해, 개구를 폐쇄시키기 위해 소스/드레인 영역과 연관되는 소스/드레인 재료의 에피택셜 성장에 의해, 개구를 폐쇄시키기 위한 재료를 증착하도록 구성되는 하나 또는 그 초과의 다른 프로세스들에 의해, 또는 이들의 임의의 조합에 의해 수행하는 것을 포함할 수 있다.
[00154]개시된 실시예들 중 하나 또는 그 초과는, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 위성 폰, 컴퓨터, 태블릿, 휴대용 컴퓨터, 또는 데스크톱 컴퓨터를 포함할 수 있는 시스템 또는 장치, 이를 테면, 디바이스(3800)로 구현될 수 있다. 대안으로 또는 추가로, 디바이스(3800)는, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙(retrieve)하는 임의의 다른 디바이스, 또는 이들의 결합을 포함할 수 있다. 다른 예시적인 비제한적 예로서, 시스템 또는 장치는 원격 유닛들, 이를테면, 모바일 폰들, 핸드-헬드 PCS(personal communication system) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인 휴대정보 단말기들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 내비게이션 디바이스들, 고정 위치 데이터 유닛들, 이를테면, 계측 장비, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙하는 임의의 다른 디바이스, 또는 이들의 임의의 결합을 포함할 수 있다.
[00155]앞서 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체 들 상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER 등)로 설계 및 구성될 수 있다. 일부 또는 모든 이러한 파일들은 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에게 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하며, 이 반도체 웨이퍼들은 이후 반도체 다이들로 절단되고 반도체 칩들로 패키지화된다. 반도체 칩들은 이후, 앞서 설명된 디바이스들에서 사용된다. 도 39는 전자 디바이스 제조 프로세스(3900)의 특정 예시적인 실시예를 도시한다.
[00156]물리적 디바이스 정보(3902)는 제조 프로세스(3900)에서, 이를테면, 리서치 컴퓨터(3906)에서 수신된다. 물리적 디바이스 정보(3902)는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(3902)는 리서치 컴퓨터(3906)에 결합되는 사용자 인터페이스(3904)를 통해 입력되는 물리적 파라미터들, 재료 특징들, 및 구조 정보를 포함할 수 있다. 리서치 컴퓨터(3906)는 메모리(3910)와 같은 컴퓨터 판독가능 매체(예컨대, 비-일시적 컴퓨터 판독가능 매체)에 결합되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(3908)를 포함한다. 메모리(3910)는 프로세서(3908)로 하여금, 물리적 디바이스 정보(3902)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(3912)을 생성하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
[00157]특정 실시예에서, 라이브러리 파일(3912)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(3912)은, EDA(electronic design automation) 툴(3920)에 사용하기 위해 제공되는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하는 디바이스를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[00158]라이브러리 파일(3912)은 메모리(3918)에 결합되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(3916)를 포함하는 설계 컴퓨터(3914)에서 EDA 툴(3920)과 함께 사용될 수 있다. EDA 툴(3920)은, 설계 컴퓨터(3914)의 사용자로 하여금, 라이브러리 파일(3912)의, 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하는 회로를 설계할 수 있게 하기 위해 메모리(3918)에서 프로세서 실행가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(3914)의 사용자는 설계 컴퓨터(3914)에 결합된 사용자 인터페이스(3924)를 통해 회로 설계 정보(3922)를 입력할 수 있다. 회로 설계 정보(3922)는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 속성을 나타내는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 특성은 회로 설계에서 다른 엘리먼트들과의 관계들 및 특정 회로들의 식별, 포지셔닝 정보, 피쳐(feature) 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
[00159]설계 컴퓨터(3914)는 파일 포맷에 따르도록, 회로 설계 정보(3922)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하자면, 파일 형성은 평면 기하학적 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷인 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(3914)는, 회로들 또는 정보 이외에도, 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 기술하는 정보를 포함하는 GDSII 파일(3926)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하자면, 데이터 파일은, 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하고, 그리고 또한 SOC(system-on-chip) 내부에 전자 회로들 및 컴포넌트들을 포함하는 SOC에 대응하는 정보를 포함할 수 있다.
[00160]GDSII 파일(3926)은, GDSII 파일(3926) 내 변환된 정보에 따른, 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 제조하는 제조 프로세스(3928)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(3932)로서 예시된, 포토리소그래피 프로세싱과 함께 사용될 마스크들과 같은 하나 또는 그 초과의 마스크들을 생성하기 위해 마스크 제조자(3930)에게 GDSII 파일(3926)을 제공하는 단계를 포함할 수 있다. 마스크(3932)는, 테스트되고 대표 다이(3936)와 같은 다이들로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(3933)을 생성하기 위해 제조 프로세스 동안 사용될 수 있다. 다이(3936)는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하는 디바이스를 포함하는 회로를 포함한다.
[00161]예를 들어, 제조 프로세스(3928)는 제조 프로세스(3928)를 개시 및/또는 제어하기 위해 프로세서(3934) 및 메모리(3935)를 포함할 수 있다. 메모리(3935)는 컴퓨터-판독가능 명령들 또는 프로세서-판독가능 명령들과 같은 실행가능 명령들을 포함할 수 있다. 실행가능 명령들은 프로세서(3934)와 같은 컴퓨터에 의해 실행가능한 하나 또는 그 초과의 명령들을 포함할 수 있다.
[00162]제조 프로세스(3928)는 완전히 자동화된 또는 부분적으로 자동화된 제조 시스템에 의해 구현될 수 있다. 예컨대, 제조 프로세스(3928)는 스케줄에 따라 자동화될 수 있다. 제조 시스템은 반도체 디바이스를 형성하기 위해 하나 또는 그 초과의 동작들을 수행하기 위한 제조 장비(예컨대, 프로세싱 도구들)를 포함할 수 있다. 예컨대, 제조 장비는, 하나 또는 그 초과의 재료들을 증착하고, 하나 도는 그 초과의 재료들을 에피택셜 성장시키고, 하나 또는 그 초과의 재료들을 컨포멀하게 증착하고, 하드마스크를 제공하고, 에칭 마스크를 제공하고, 에칭을 수행하고, 평탄화를 수행하고, 더미 게이트 스택을 형성하고, 게이트 스택을 형성하고, 표준 세정 1 타입을 수행 등을 하도록 구성될 수 있다.
[00163]제조 시스템(예컨대, 제조 프로세스(3928)를 수행하는 자동화된 시스템)은 분산형 아키텍처(예컨대, 계층)를 가질 수 있다. 예를 들어, 제조 시스템은 분산형 아키텍처에 따라 분산되는 하나 또는 그 초과의 프로세서들, 이를테면, 프로세서(3934), 하나 또는 그 초과의 메모리들, 이를테면, 메모리(3935), 및/또는 제어기들을 포함할 수 있다. 분산형 아키텍처는 하나 또는 그 초과의 로우-레벨 시스템들의 동작들을 제어 또는 개시하는 하이-레벨 프로세서를 포함할 수 있다. 예컨대, 제조 프로세스(3928)의 하이-레벨 부분은 프로세서(3934)와 같은 하나 또는 그 초과의 프로세서들을 포함할 수 있고, 로우-레벨 시스템들은 하나 또는 그 초과의 대응하는 제어기들을 각각 포함할 수 있거나 또는 하나 또는 그 초과의 대응하는 제어기들에 의해 제어될 수 있다. 특정 로우-레벨 시스템의 특정 제어기는 특정 하이-레벨 시스템으로부터 하나 또는 그 초과의 명령들(예컨대, 커맨드들)을 수신할 수 있고, 서브-커맨드들을 종속 모듈들 또는 프로세스 도구들에 발행할 수 있고, 그리고 상태 데이터를 다시 특정 하이-레벨 시스템에 통신할 수 있다. 하나 또는 그 초과의 로우-레벨 시스템들 각각은 제조 장비(예를 들어, 프로세싱 툴들)의 하나 또는 그 초과의 대응하는 피스들과 연관될 수 있다. 특정 실시예에서, 제조 시스템은 제조 시스템에 분산되는 다수의 프로세서들을 포함할 수 있다. 예를 들어, 제조 시스템의 로우-레벨 시스템 컴포넌트의 제어기는 프로세서(3934)와 같은 프로세서를 포함할 수 있다.
[00164]대안적으로, 프로세서(3934)는 하이-레벨 시스템의 부분, 서브시스템, 또는 제조 시스템의 컴포넌트일 수 있다. 다른 실시예에서, 프로세서(3934)는 제조 시스템의 다양한 레벨들 및 컴포넌트들에 분산된 프로세싱을 포함한다.
[00165]따라서, 프로세서(3934)는, 프로세서(3934)에 의해 실행될 경우, 프로세서(3934)로 하여금, 반도체 디바이스의 형성을 개시 또는 제어하게 하는 프로세서-실행가능 명령들을 포함할 수 있고, 반도체 디바이스는, 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하는 것에 의해, 제 1 스페이서 구조 상에 희생 스페이서를 형성하는 것에 의해, 개구를 통해 희생 스페이서를 제거하는 것에 의해, 그리고 개구를 폐쇄할 재료를 증착시키는 것(여기서 재료가 갭을 정의함)에 의해 형성된다. 예를 들어, 제 1 스페이서 구조는, 하나 또는 그 초과의 도핑 툴들, 이를테면, 분자 빔 에피택셜 성장 툴, FCVD(flowable chemical vapor deposition) 툴, 컨포멀 증착 툴, 또는 스핀-온 증착 툴에 의해 형성될 수 있다. 다른 예로서, 희생 스페이서는, 하나 또는 그 초과의 도핑 툴들, 이를테면, 분자 빔 에피택셜 성장 툴, FCVD(flowable chemical vapor deposition) 툴, 컨포멀 증착 툴, 또는 스핀-온 증착 툴에 의해 형성될 수 있다. 다른 예로서, 희생 스페이서는 화학적 제거 툴, 반응성 가스 제거 툴, 수소 반응 제거 툴, 또는 표준 세정 1 타입 제거 툴과 같은 하나 또는 그 초과의 제거 툴들에 의해 제거될 수 있다. 다른 예로서, 재료는, 하나 또는 그 초과의 도핑 툴들, 이를테면, 분자 빔 에피택셜 성장 툴, FCVD(flowable chemical vapor deposition) 툴, 컨포멀 증착 툴, 또는 스핀-온 증착 툴에 의해 증착될 수 있다.
[00166]메모리(3935)에 포함되는 실행가능 명령들은, 프로세서(3934)로 하여금, 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합과 같은 반도체 디바이스의 형성을 개시할 수 있게 한다. 특정 실시예에서, 메모리(3935)는, 프로세서(3934)로 하여금, 도 2 내지 도 33에 도시된 프로세스들 중 임의의 프로세스의 적어도 일 부분, 도 34 내지 도 37의 방법들 중 임의의 방법의 적어도 일 부분, 또는 이들의 임의의 조합에 따라, 반도체 디바이스, 이를 테면, FET(field-effect transistor) 또는 CMOS(complementary metal-oxide-semiconductor) 디바이스의 형성을 개시하게 하도록 프로세서(3934)에 의해 실행가능한 컴퓨터-실행가능 명령들을 저장하는 비-일시적 컴퓨터 판독가능 매체이다. 예를 들어, 컴퓨터 실행가능 명령들은 프로세서(3934)로 하여금 반도체 디바이스의 형성을 개시하게 하기 위해 실행가능할 수 있다. 반도체 디바이스는, 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하고, 제 1 스페이서 구조 상에 희생 스페이서를 형성하고, 개구를 생성하기 위해 구조를 에칭하고, 개구를 통해 희생 스페이서를 제거하고, 그리고 개구를 폐쇄할 재료를 증착하는 것(여기서 재료가 갭을 정의함)에 의해 형성될 수 있다.
[00167]예시되는 예로서, 프로세서(3934)는 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하기 위한 제 1 단계를 개시하거나 제어할 수 있다. 예를 들어, 프로세서(3934)는, 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하기 위한 제 1 단계를 수행할 제조 장비의 하나 또는 그 초과의 피스들을 제어하는 하나 또는 그 초과의 제어기들에 임베딩되거나 또는 이에 결합될 수 있다. 프로세서(3934)는, 도 34의 방법(3400)의 3402 또는 도 35의 방법(3500)의 3506에 의해 설명된 바와 같은 하나 또는 그 초과의 프로세스들의 제어에 의해, 더미 게이트 상의 제 1 스페이서 구조의 제 1 스페이서 재료의 에피택셜 증착의 제어에 의해, 더미 게이트 상에 제 1 스페이서 구조의 제 1 스페이서 재료의 증착의 제어에 의해, 반도체 디바이스의 더미 게이트 상의 제 1 스페이서 구조를 형성하도록 구성되는 하나 또는 그 초과의 다른 프로세스들의 제어에 의해, 또는 이들의 임의의 조합에 의해 반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하기 위한 제 1 단계를 제어할 수 있다.
[00168]프로세서(3934)는 또한 제 1 스페이서 구조 상에 희생 스페이서를 형성하기 위한 제 2 단계를 제어할 수 있다. 예를 들어, 프로세서(3934)는, 제 1 스페이서 구조 상에 희생 스페이서를 형성하는 제 2 단계를 수행할 제조 장비의 하나 또는 그 초과의 피스들을 제어하는 하나 또는 그 초과의 제어기들에 임베딩되거나 또는 이에 결합될 수 있다. 프로세서(3934)는, 도 34의 방법(3400)의 3404, 도 35의 방법(3500)의 3508에 의해 설명된 바와 같은 하나 또는 그 초과의 프로세스들을 제어함으로써, 적어도 캐비티 내의 고 이동성 채널 재료의 증착을 제어함으로써, 캐비티 내 고 이동성 재료의 에피택셜 성장을 제어함으로써, 제 1 스페이서 구조 상에 희생 스페이서를 형성하도록 구성되는 하나 또는 그 초과의 다른 프로세스들을 제어함으로써, 또는 이들의 임의의 조합에 의해 제 1 스페이서 구조 디바이스 상에 희생 스페이서를 형성하기 위한 제 2 단계를 제어할 수 있다.
[00169]프로세서(3934)는 또한 개구를 생성하기 위해 구조를 에칭하기 위한 제 3 단계를 제어할 수 있다. 예를 들어, 프로세서(3934)는, 제 1 스페이서 구조 상에 희생 스페이서를 형성하는 개구를 생성하기 위해 구조를 에칭하기 위한 제 3 단계를 수행할 제조 장비의 하나 또는 그 초과의 피스들을 제어하는 하나 또는 그 초과의 제어기들에 임베딩되거나 또는 이에 결합될 수 있다. 프로세서(3934)는, 도 34의 방법(3400)의 3406, 도 35의 방법(3500)의 3522, 도 36의 방법(3600)의 3604에 의해 설명되는 바와 같이 하나 또는 그 초과의 프로세스들을 제어함으로써, 또는 개구를 생성할 구조를 에칭함으로써, 개구를 생성할 기판의 일 부분을 에칭함으로써, 개구를 생성할 제 1 스페이서 구조의 일 부분을 에칭함으로써, 개구를 생성할 제 2 스페이서 구조의 일 부분을 에칭함으로써, 구조를 에칭할 화학물질을 이용함으로써, 구조를 에칭할 반응성 가스 화학물질을 이용함으로써, 구조를 에칭하도록 구성되는 하나 또는 그 초과의 프로세스들에 의해, 또는 이돌의 임의의 조합에 의해 개구를 생성할 구조를 에칭하기 위한 제 3 단계를 제어할 수 있다.
[00170]프로세서(3934)는 또한 개구를 통해 희생 스페이서를 제거하기 위한 제 4 단계를 제어할 수 있다. 예를 들어, 프로세서(3934)는, 개구를 통해 희생 스페이서를 제거하기 위한 제 4 단계를 수행할 제조 장비의 하나 또는 그 초과의 피스들 또는 컴포넌트들을 제어하는 하나 또는 그 초과의 제어기들에 임베딩되거나 또는 이에 결합될 수 있다. 프로세서(3934)는, 도 34의 방법(3400)의 3408, 도 35의 방법(3500)의 3524, 도 36의 방법(3600)의 3606, 또는 도 37의 방법(3700)의 3702에 의해 설명된 바와 같은 하나 또는 그 초과의 프로세스들을 제어함으로써, 또는 개구를 통해 희생 스페이서의 희생 스페이서 재료의 제거를 제어함으로써, 개구를 통해 희생 스페이서를 제거할 화학물질의 사용을 제어함으로써, 개구를 통해 희생 스페이서를 제거할 반응성 가스 화학물질의 사용을 제어함으로써, 개구를 통해 희생 스페이서를 제거할 수소 반응의 사용을 제어함으로써, 개구를 통해 희생 스페이서를 제거할 표준 세정 1 타입의 사용을 제어함으로써, 개구를 통해 희생 스페이서를 제거하도록 구성되는 하나 또는 그 초과의 다른 프로세스들을 제어함으로써, 또는 이들의 임의의 조합에 의해 개구를 통해 희생 스페이서를 제거하기 위한 제 4 단계를 제어할 수 있다.
[00171]프로세서(3934)는 또한 개구를 폐쇄시키기 위한 재료를 증착시키기 위한 제 5 단계를 제어할 수 있다. 예를 들어, 프로세서(3934)는, 개구를 폐쇄시키기 위한 재료를 증착시키기 위한 제 5 단계를 수행하기 위해 제조 장비의 하나 또는 그 초과의 피스들을 제어하는 하나 또는 그 초과의 제어기들에 임베딩되거나 또는 이에 결합될 수 있다. 희생 스페이서를 제거하는 것 및 재료를 증착하는 것은 갭을 정의할 수 있다. 프로세서(3934)는, 도 34의 방법(3400)의 3408, 도 35의 방법(3500)의 3526, 도 36의 방법(3600)의 3608, 도 37의 방법(3700)의 3704에 의해 설명되는 바와 같은 하나 또는 그 초과의 프로세스들을 제어하는 것에 의해, 또는 개구를 폐쇄시키기 위해 제 3 스페이서 구조와 연관되는 제 3 스페이서 재료의 증착의 제어에 의해, 개구를 폐쇄시키기 위해 제 3 스페이서 구조의 제 3 스페이서 재료의 에피택셜 성장의 제어에 의해, 개구를 폐쇄시키기 위해 소스/드레인 영역과 연관되는 소스/드레인 재료의 에피택셜 성장에 의해, 개구를 폐쇄하기 위해 소스/드레인 영역과 연관되는 소스/드레인 재료의 에피택셜 성장의 제어에 의해, 개구를 폐쇄시키기 위한 재료를 증착하도록 구성되는 하나 또는 그 초과의 다른 프로세스들의 제어에 의해, 또는 이들의 임의의 조합에 의해 개구를 폐쇄시키기 위한 재료를 증착하기 위한 제 5 단계를 제어할 수 있다.
[00172]다이(3936)는 패키징 프로세스(3938)에 제공될 수 있으며, 여기서 다이(3936)가 대표 패키지(3940) 내에 포함된다. 예컨대, 패키지(3940)는 시스템-인-패키지(SiP) 배열(arrangement)과 같은 다수의 다이들 또는 단일 다이(3936)를 포함할 수 있다. 패키지(3940)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 규격들에 따르도록 구성될 수 있다.
[00173]패키지(3940)에 관한 정보는, 이를테면, 컴퓨터(3946)에 저장되는 컴포넌트 라이브러리를 통해, 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(3946)는 메모리(3950)에 결합되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(3948)를 포함할 수 있다. 인쇄 회로 기판(PCB) 툴은 사용자 인터페이스(3944)를 통해 컴퓨터(3946)의 사용자로부터 수신되는 PCB 설계 정보(3942)를 프로세싱하도록 메모리(3950)에 프로세서 실행가능 명령들로서 저장될 수 있다. PCB 설계 정보(3942)는 회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 패키징된 반도체 디바이스는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하는 패키지(3940)에 대응한다.
[00174]컴퓨터(3946)는, 회로 보드 상의 패키징된 반도체 디바이스의 물리적 포지셔닝 정보뿐만 아니라 트레이스들 및 비아들과 같은 전기 연결들의 레이아웃을 포함하는 데이터를 갖는 GERBER 파일(3952)과 같은 데이터 파일의 생성을 위한 PCB 설계 정보(3942)를 변환하도록 구성될 수 있으며, 패키징된 반도체 디바이스는 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하는 패키지(3940)에 대응한다. 다른 구현들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 구비할 수 있다.
[00175]GERBER 파일(3952)은 보드 어셈블리 프로세스(3954)에서 수신되어 GERBER 파일(3952) 내에 저장된 설계 정보에 따라 제조되는 대표 PCB(3956)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예컨대, GERBER 파일(3952)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 그 초과의 머신들에 업로딩될 수 있다. PCB(3956)는 대표 인쇄 회로 어셈블리(PCA)(3958)를 형성하기 위해 패키지(3940)를 포함하는 전자 컴포넌트들로 파퓰레이팅(populate)될 수 있다.
[00176]PCA(3958)는 제품 제조 프로세스(3960)에서 수신되어 하나 또는 그 초과의 전자 디바이스들, 이를테면, 제 1 대표 전자 디바이스(3962) 및 제 2 대표 전자 디바이스(3964) 내에 통합될 수 있다. 예를 들어, 제 1 대표 전자 디바이스(3962), 제 2 대표 전자 디바이스(3964), 또는 양쪽 모두는, 도 38의 무선 통신 디바이스(3800)을 포함하거나 또는 이에 대응할 수 있다. 예시적이고 비제한적인 예로서, 제 1 대표 전자 디바이스(3962), 제 2 대표 전자 디바이스(3964), 또는 이 둘모두는 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 위성 폰, 컴퓨터, 태블릿, 휴대용 컴퓨터, 또는 데스크톱 컴퓨터를 포함할 수 있다. 대안으로 또는 추가적으로, 제 1 대표 전자 디바이스(3962), 제 2 대표 전자 디바이스(3964), 또는 이 둘 모두는 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, PDA(personal digital assistant), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 휴대용 디지털 비디오 플레이어, 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙하는 임의의 다른 디바이스, 또는 이들의 결합을 포함할 수 있으며, 도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시되는 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시되는 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들 중 적어도 하나를 이용하여 형성되는 반도체 디바이스 또는 이들의 조합이 이들에 통합된다. 다른 예시적인 비제한적 예로서, 전자 디바이스들(3962 및 3964) 중 하나 또는 그 초과의 것이 원격 유닛들, 이를테면, 모바일 폰들, 핸드-헬드 PCS(personal communication system) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인 휴대정보 단말기들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 내비게이션 디바이스들, 고정 위치 데이터 유닛들, 이를테면, 검침 장비, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙하는 임의의 다른 디바이스, 또는 이들의 임의의 결합을 포함할 수 있다. 도 39는 본 개시물의 교시들에 따르는 원격 유닛들을 예시하지만, 본 개시물은 이러한 예시되는 유닛들로 제한되지 않는다. 본 개시물의 실시예들은, 메모리 및 온-칩 회로소자를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
[00177]도 1a의 반도체 디바이스(100), 도 1b의 반도체 디바이스(160), 도 2 내지 도 14에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 15 내지 도 25에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 26 내지 도 33에 의해 예시된 프로세스에 따라 형성되는 반도체 디바이스, 도 34 내지 도 37의 방법들의 적어도 하나를 이용하여 형성되는 반도체 디바이스, 또는 이들의 조합을 포함하는 디바이스를 포함하는 회로를 포함하는 디바이스는, 예시적인 프로세스(3900)에서 설명되는 바와 같이, 제조되고 프로세싱되고, 전자 디바이스 내에 포함될 수 있다. 도 1 내지 도 38과 관련하여 개시된 실시예들의 하나 또는 그 초과의 양상들은 다양한 프로세싱 스테이지들에서, 이를테면, 라이브러리 파일(3912), GDSII 파일(3926)(예를 들어, GSDII 포맷을 갖는 파일), 및 GERBER 파일(3952)(예를 들어, GERBER 포맷을 갖는 파일) 내에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(3906)의 메모리(3910), 설계 컴퓨터(3914)의 메모리(3918), 컴퓨터(3946)의 메모리(3950), 다양한 스테이지들에서, 이를테면, 기판 어셈블리 프로세스(3954)에서 사용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 수 있고, 또한, 하나 또는 그 초과의 다른 물리적 실시예들, 이를테면, 마스크(3932), 다이(3936), 패키지(3940), PCA(3958), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 제품들, 또는 이들의 임의의 결합에 포함될 수 있다. 물리적 디바이스 설계부터 최종 물품까지 다양한 대표적인 제조 스테이지들이 도시되지만, 다른 실시예들에서는 더 적은 스테이지들이 사용될 수 있거나 추가의 스테이지들이 포함될 수 있다. 유사하게, 프로세스(3900)는 단일 엔티티에 의해, 또는 프로세스(3900)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.
[00178]도 1 내지 도 39 중 하나 또는 그 초과의 것이 본 개시물의 교시들에 따른 시스템들, 장치들, 및/또는 방법들을 예시하지만, 본 개시물은 이러한 예시된 시스템들, 장치들, 및/또는 방법들로 제한되지 않는다. 본 개시물의 실시예들은, 메모리, 프로세서 및 온-칩 회로소자를 포함하는 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
[00179]도 1 내지 도 39 중 하나 또는 그 초과의 것이 본 개시물의 교시들에 따른 시스템들, 장치들, 및/또는 방법들을 예시하지만, 본 개시물은 이러한 예시된 시스템들, 장치들, 및/또는 방법들로 제한되지 않는다. 본원에 예시되거나 또는 설명된 바와 같이 도 1 내지 도 39 중 임의의 도면의 하나 또는 그 초과의 기능들 또는 컴포넌트들이 도 1 내지 도 39의 다른 부분들 중 하나 또는 그 초과의 다른 부분들과 결합될 수 있다. 따라서, 본원에 설명된 하나의 실시예가 제한하는 것으로 해석되지 않아야 하며, 본 개시물의 실시예들은 본 개시물의 교시들로부터 벗어나지 않고 적절하게 결합될 수 있다.
[00180]본원에 개시된 실시예와 관련하여 설명된 다양한 예시적인 논리 블록, 구성들, 모듈, 회로, 및 알고리즘 단계는, 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다는 것을 당업자는 추가로 이해할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 그 기능성의 관점에서 일반적으로 상술되었다. 이러한 기능이 하드웨어 또는 프로세서 실행가능 명령들로 구현되는지 여부는 전체 시스템에 부과되는 특정 애플리케이션 및 설계 제약들에 의존한다. 해당 기술분야에서 통상의 지식을 가진 자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수도 있지만, 이러한 구현 결정들이 본 개시의 범위를 벗어나게 하는 것으로 해석되지는 않아야 한다.
[00181]본 명세서에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은 RAM(random access memory), ROM(flash memory, read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM(compact disc read-only memory), 또는 본 기술에 알려진 비일시적 저장 매체의 임의의 다른 형태로 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 결합된다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit 에 상주할 수 있다. ASIC은 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에 개별 컴포넌트로서 상주할 수 있다.
[00182]개시된 실시예의 이전 설명은 당업자가 개시된 실시예들을 실시하거나 이용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형은 당업자에게 쉽게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 개시물의 범위를 벗어나지 않고 다른 실시예들에 적용될 수도 있다. 따라서, 본 개시물은 여기에 제시된 실시예들로 한정되도록 의도되는 것이 아니라, 다음 청구범위에 의해 정의된 바와 같이 원리들 및 신규한 특징들과 일치하는 최광의 범위와 일치하여야 한다.

Claims (30)

  1. 방법으로서,
    반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하는 단계;
    상기 제 1 스페이서 구조 상에 희생 스페이서를 형성하는 단계;
    구조를 에칭하고 개구를 생성하는 단계 ―상기 구조는 핀의 일 부분을 포함하고, 상기 구조를 에칭하는 것은 상기 핀의 일 부분을 제거하는 것을 포함함―; 및
    상기 개구를 통해 상기 희생 스페이서를 제거하고 갭을 정의하기 위해 상기 개구를 폐쇄시키기 위한 재료를 증착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 구조는 상기 희생 스페이서와 접촉하고, 상기 구조를 에칭하는 것은 상기 희생 스페이서의 일 부분을 노출시키는, 방법.
  3. 제 1 항에 있어서,
    상기 더미 게이트는 상기 반도체 디바이스의 기판 상에 형성되고, 상기 핀의 상기 부분은 상기 희생 스페이서와 상기 기판 사이에 위치되는, 방법.
  4. 제 1 항에 있어서,
    상기 구조는 상기 제 1 스페이서 구조, 제 2 스페이서 구조, 또는 이들의 조합을 포함하며, 상기 구조를 에칭하는 것은 상기 제 1 스페이서 구조의 일 부분, 상기 제 2 스페이서 구조의 일 부분, 또는 이들의 조합을 제거하는 것을 포함하는, 방법.
  5. 제 4 항에 있어서,
    상기 재료는 제 3 스페이서 구조에 대응하고, 상기 제 3 스페이서 구조는 상기 제 1 스페이서 구조, 상기 제 2 스페이서 구조, 또는 이 둘 모두와 접촉하는, 방법.
  6. 제 5 항에 있어서,
    상기 반도체 디바이스의 스페이서는 상기 제 1 스페이서 구조, 상기 제 2 스페이서 구조, 및 상기 제 3 스페이서 구조를 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 재료는 상기 반도체 디바이스의 소스/드레인 영역의 소스/드레인 영역 재료에 대응하고, 상기 재료를 증착하는 단계는 상기 반도체 디바이스의 상기 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 개구는 상기 제 1 스페이서 구조, 제 2 스페이서 구조, 유전체 층, 상기 더미 게이트, 또는 이들의 조합에 의해 정의되는, 방법.
  9. 제 1 항에 있어서,
    상기 더미 게이트를 게이트로 대체하는 단계를 더 포함하고, 상기 개구는 상기 제 1 스페이서 구조, 제 2 스페이서 구조, 유전체 층, 상기 게이트, 또는 이들의 조합에 의해 정의되는, 방법.
  10. 제 1 항에 있어서,
    상기 희생 스페이서 상에 제 2 스페이서 구조를 형성하는 단계를 더 포함하는, 방법.
  11. 제 10 항에 있어서,
    상기 제 2 스페이서 구조의 일 부분이 상기 제 1 스페이서 구조의 일 부분 상에 형성되는, 방법.
  12. 제 10 항에 있어서,
    상기 재료의 일 부분이 상기 제 1 스페이서 구조와 상기 제 2 스페이서 구조 사이에 위치되는, 방법.
  13. 제 10 항에 있어서,
    상기 제 1 스페이서 구조는 제 1 재료를 포함하고, 상기 제 2 스페이서 구조는 상기 제 1 재료를 포함하는, 방법.
  14. 제 10 항에 있어서,
    상기 반도체 디바이스의 스페이서는 상기 제 1 스페이서 구조 및 상기 제 2 스페이서 구조를 포함하는, 방법.
  15. 반도체 디바이스로서,
    게이트;
    컨택트;
    스페이서 구조; 및
    상기 컨택트에 전기적으로 결합되는 소스/드레인 영역을 포함하고,
    상기 스페이서 구조 및 상기 소스/드레인 영역의 에피택셜 성장 재료는 상기 게이트와 상기 컨택트 사이에 위치되는 갭을 정의하고, 상기 에피택셜 성장 재료는 상기 갭의 개구를 폐쇄하고, 상기 갭의 높이는 상기 게이트의 높이보다 더 낮은, 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 게이트, 상기 컨택트, 및 상기 소스/드레인 영역은 FinFET(fin field-effect transistor) 디바이스에 포함되는, 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 게이트, 상기 컨택트, 및 상기 소스/드레인 영역은 모바일 폰, 셀룰러 폰, 휴대용 컴퓨터, 라디오, 위성 라디오, 통신 디바이스, 휴대용 뮤직 플레이어, 휴대용 디지털 비디오 플레이어, 내비게이션 디바이스, PDA(personal digital assistant), 모바일 위치 데이터 유닛, 또는 이들의 조합에 통합될 수 있는, 반도체 디바이스.
  18. 제 15 항에 있어서,
    상기 게이트, 상기 컨택트, 및 상기 소스/드레인 영역은 셋톱 박스, 엔터테인먼트 유닛, 고정 위치 데이터 유닛, 데스크탑 컴퓨터, 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 뮤직 플레이어, 디지털 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 또는 이들의 조합에 통합되는, 반도체 디바이스.
  19. 비-일시적 컴퓨터-판독가능 매체로서,
    프로세서-실행가능 명령들을 포함하고,
    상기 프로세서-실행가능 명령들은, 프로세서에 의해 실행될 경우, 상기 프로세서로 하여금,
    반도체 디바이스의 형성을 개시하게 하고,
    상기 반도체 디바이스는,
    반도체 디바이스의 더미 게이트 상에 제 1 스페이서 구조를 형성하고;
    상기 제 1 스페이서 구조 상에 희생 스페이서를 형성하고;
    구조를 에칭하고 개구를 생성하고 ―상기 구조는 핀의 일 부분을 포함하고, 상기 구조를 에칭하는 것은 상기 핀의 일 부분을 제거하는 것을 포함함―; 그리고
    상기 개구를 통해 상기 희생 스페이서를 제거하고 갭을 정의하기 위해 상기 개구를 폐쇄시키기 위한 재료를 증착함으로써 형성되는, 비-일시적 컴퓨터-판독가능 매체.
  20. 제 19 항에 있어서,
    상기 반도체 디바이스는 추가로,
    상기 반도체 디바이스의 기판 상에 상기 더미 게이트를 형성하고;
    캐비티를 생성하기 위해 상기 더미 게이트를 제거하고; 그리고
    상기 캐비티 내에 게이트를 형성함으로써 형성되며,
    상기 게이트는 상기 반도체 디바이스의 채널 영역에 결합되는, 비-일시적 컴퓨터-판독가능 매체.
  21. 제 20 항에 있어서,
    상기 채널 영역은 상기 핀에 포함되는, 비-일시적 컴퓨터-판독가능 매체.
  22. 제 20 항에 있어서,
    상기 더미 게이트는 상기 희생 스페이서를 제거하기 전에 제거되는, 비-일시적 컴퓨터-판독가능 매체.
  23. 제 20 항에 있어서,
    상기 희생 스페이서는 상기 더미 게이트를 제거하기 전에 제거되는, 비-일시적 컴퓨터-판독가능 매체.
  24. 제 20 항에 있어서,
    상기 반도체 디바이스는 추가로 상기 게이트를 형성하는 것에 후속하여 컨택트를 형성함으로써 형성되고, 상기 컨택트는 상기 반도체 디바이스의 소스/드레인 영역에 전기적으로 결합되는, 비-일시적 컴퓨터-판독가능 매체.
  25. 제 19 항에 있어서,
    상기 반도체 디바이스는 추가로,
    상기 반도체 디바이스의 기판 상에 소스/드레인 영역을 형성하는 것;
    상기 소스/드레인 영역 상에 유전체 층을 형성하는 것;
    캐비티를 생성하기 위해 상기 유전체 층의 일 부분을 제거하는 것; 및
    상기 캐비티 내에 컨택트를 형성하는 것에 의해 형성되고,
    상기 컨택트는 상기 소스/드레인 영역에 전기적으로 결합되는, 비-일시적 컴퓨터-판독가능 매체.
  26. 제 25 항에 있어서,
    상기 컨택트는 상기 희생 스페이서를 제거하기 전에 형성되는, 비-일시적 컴퓨터-판독가능 매체.
  27. 제 25 항에 있어서,
    상기 희생 스페이서는 상기 컨택트를 형성하기 전에 제거되는, 비-일시적 컴퓨터-판독가능 매체.
  28. 장치로서,
    반도체 디바이스의 채널 영역을 활성화하기 위한 수단 ―상기 채널 영역은 상기 반도체 디바이스의 소스/드레인 영역에 결합됨―; 및
    전류를 전도하기 위한 수단을 포함하고,
    상기 전도하기 위한 수단은 상기 소스/드레인 영역에 결합되고, 스페이서 구조 및 상기 소스/드레인 영역의 에피택셜 성장 재료는 활성화시키기 위한 수단과 전도하기 위한 수단 사이에 위치되는 갭을 정의하고, 상기 에피택셜 성장 재료는 상기 갭의 개구를 폐쇄하고, 그리고 상기 갭의 높이는 활성화하기 위한 수단의 높이보다 더 낮은, 장치.
  29. 제 28 항에 있어서,
    상기 활성화하기 위한 수단은 상기 반도체 디바이스의 게이트를 포함하고, 상기 전도하기 위한 수단은 컨택트를 포함하는, 장치.
  30. 제 28 항에 있어서,
    상기 활성화하기 위한 수단 및 상기 전도하기 위한 수단은 모바일 폰, 셀룰러 폰, 휴대용 컴퓨터, 라디오, 위성 라디오, 통신 디바이스, 휴대용 뮤직 플레이어, 휴대용 디지털 비디오 플레이어, 내비게이션 디바이스, PDA(personal digital assistant), 모바일 위치 데이터 유닛, 셋톱 박스, 엔터테인먼트 유닛, 고정 위치 데이터 유닛, 데스크탑 컴퓨터, 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 뮤직 플레이어, 디지털 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, DVD(digital video disc) 플레이어, 또는 이들의 조합에 통합되는, 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050336A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
KR20210148861A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 공기 간극 및 후측 자가 정렬 접촉부를 갖는 유전체 핀들
KR20220080852A (ko) * 2020-12-08 2022-06-15 삼성전자주식회사 반도체 장치
KR20220082482A (ko) * 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치
US11600695B2 (en) 2020-05-29 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with air gap and backside self-aligned contact

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US9871121B2 (en) 2014-03-10 2018-01-16 Qualcomm Incorporated Semiconductor device having a gap defined therein
US9312360B2 (en) * 2014-05-01 2016-04-12 International Business Machines Corporation FinFET with epitaxial source and drain regions and dielectric isolated channel region
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
DE102016102679B4 (de) 2015-09-15 2024-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fets und verfahren zum bilden von fets
US10164029B2 (en) 2015-12-18 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9627514B1 (en) * 2015-12-28 2017-04-18 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9570567B1 (en) 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10056468B2 (en) * 2016-09-07 2018-08-21 Globalfoundries Inc. Source/drain parasitic capacitance reduction in FinFET-based semiconductor structure having tucked fins
US11088033B2 (en) 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US10164104B2 (en) * 2016-11-04 2018-12-25 Globalfoundries Inc. Method to form air-gap spacers and air-gap spacer-containing structures
CN108231590B (zh) 2016-12-09 2023-03-14 Imec 非营利协会 水平纳米线半导体器件
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
DE102017113681B4 (de) * 2016-12-14 2024-12-24 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-bauelement mit luft-abstandshalter und herstellungsverfahren
US10229983B1 (en) 2017-11-16 2019-03-12 International Business Machines Corporation Methods and structures for forming field-effect transistors (FETs) with low-k spacers
CN109962014B (zh) * 2017-12-26 2022-10-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10580875B2 (en) 2018-01-17 2020-03-03 Globalfoundries Inc. Middle of line structures
TWI705529B (zh) 2018-02-15 2020-09-21 美商應用材料股份有限公司 空氣間隙形成處理
US10916478B2 (en) * 2018-02-20 2021-02-09 Globalfoundries U.S. Inc. Methods of performing fin cut etch processes for FinFET semiconductor devices
US10636894B2 (en) * 2018-03-09 2020-04-28 Globalfoundries Inc. Fin-type transistors with spacers on the gates
US10573724B2 (en) 2018-04-10 2020-02-25 International Business Machines Corporation Contact over active gate employing a stacked spacer
KR102505065B1 (ko) 2018-04-26 2023-03-02 삼성전자주식회사 게이트 분리 영역을 포함하는 반도체 소자
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10608096B2 (en) 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10510861B1 (en) * 2018-06-15 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gaseous spacer and methods of forming same
US10522644B1 (en) * 2018-06-21 2019-12-31 Globalfoundries Inc. Different upper and lower spacers for contact
US11869891B2 (en) 2018-09-28 2024-01-09 Intel Corporation Non-planar integrated circuit structures having mitigated source or drain etch from replacement gate process
US10818659B2 (en) * 2018-10-16 2020-10-27 Globalfoundries Inc. FinFET having upper spacers adjacent gate and source/drain contacts
US10903111B2 (en) 2019-03-20 2021-01-26 International Business Machines Corporation Semiconductor device with linerless contacts
CN111863963A (zh) * 2019-04-24 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11769814B2 (en) * 2019-06-27 2023-09-26 Intel Corporation Device including air gapping of gate spacers and other dielectrics and process for providing such
US20220231023A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device and method
US11489060B2 (en) * 2021-02-08 2022-11-01 Nanya Technology Corporation Semiconductor device with gate spacer and manufacturing method of the semiconductor device
US11848384B2 (en) * 2021-09-27 2023-12-19 International Business Machines Corporation Semiconductor device with airgap spacer formation from backside of wafer
US11876117B2 (en) 2021-10-18 2024-01-16 International Business Machines Corporation Field effect transistor with reduced parasitic capacitance and resistance
CN117096172A (zh) * 2022-05-12 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
US6180988B1 (en) 1997-12-04 2001-01-30 Texas Instruments-Acer Incorporated Self-aligned silicided MOSFETS with a graded S/D junction and gate-side air-gap structure
US6737716B1 (en) * 1999-01-29 2004-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
TW476135B (en) 2001-01-09 2002-02-11 United Microelectronics Corp Manufacture of semiconductor with air gap
JP2004119549A (ja) * 2002-09-25 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100487656B1 (ko) 2003-08-12 2005-05-03 삼성전자주식회사 반도체 기판과 ″ｌ″형 스페이서 사이에 에어 갭을구비하는 반도체 소자 및 그 제조 방법
DE102004052388B4 (de) 2004-10-28 2016-05-25 Infineon Technologies Ag Halbleiterbauelement sowie zugehöriges Herstellungsverfahren
JP2007200972A (ja) * 2006-01-24 2007-08-09 Nec Electronics Corp 半導体装置およびその製造方法
US8428048B2 (en) * 2006-02-21 2013-04-23 Qualcomm Incorporated Multi-program viewing in a wireless apparatus
US7691712B2 (en) 2006-06-21 2010-04-06 International Business Machines Corporation Semiconductor device structures incorporating voids and methods of fabricating such structures
US7994040B2 (en) 2007-04-13 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7838373B2 (en) * 2008-07-30 2010-11-23 Intel Corporation Replacement spacers for MOSFET fringe capacitance reduction and processes of making same
US8362568B2 (en) 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
US8232618B2 (en) 2010-08-11 2012-07-31 International Business Machines Corporation Semiconductor structure having a contact-level air gap within the interlayer dielectrics above a semiconductor device and a method of forming the semiconductor structure using a self-assembly approach
US8390079B2 (en) 2010-10-28 2013-03-05 International Business Machines Corporation Sealed air gap for semiconductor chip
US20120199886A1 (en) 2011-02-03 2012-08-09 International Business Machines Corporation Sealed air gap for semiconductor chip
KR20120121795A (ko) 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법
CN102214595B (zh) 2011-05-26 2012-10-10 北京大学 一种空气为侧墙的围栅硅纳米线晶体管的制备方法
US8471343B2 (en) 2011-08-24 2013-06-25 International Bussiness Machines Corporation Parasitic capacitance reduction in MOSFET by airgap ild
US8637930B2 (en) 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US20130299920A1 (en) 2012-05-08 2013-11-14 Haizhou Yin Semiconductor device and method for manufacturing the same
US9871121B2 (en) 2014-03-10 2018-01-16 Qualcomm Incorporated Semiconductor device having a gap defined therein
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050336A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US10868130B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11631746B2 (en) 2018-10-31 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US12068389B2 (en) 2018-10-31 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gas spacers and method of manufacture
KR20210148861A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 공기 간극 및 후측 자가 정렬 접촉부를 갖는 유전체 핀들
US11600695B2 (en) 2020-05-29 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with air gap and backside self-aligned contact
US12166071B2 (en) 2020-05-29 2024-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with air gap and backside self-aligned contact
KR20220080852A (ko) * 2020-12-08 2022-06-15 삼성전자주식회사 반도체 장치
US12328902B2 (en) 2020-12-08 2025-06-10 Samsung Electronics Co., Ltd. Semiconductor devices
KR20220082482A (ko) * 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치

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