DE102004052388B4 - Halbleiterbauelement sowie zugehöriges Herstellungsverfahren - Google Patents

Halbleiterbauelement sowie zugehöriges Herstellungsverfahren Download PDF

Info

Publication number
DE102004052388B4
DE102004052388B4 DE102004052388.6A DE102004052388A DE102004052388B4 DE 102004052388 B4 DE102004052388 B4 DE 102004052388B4 DE 102004052388 A DE102004052388 A DE 102004052388A DE 102004052388 B4 DE102004052388 B4 DE 102004052388B4
Authority
DE
Germany
Prior art keywords
spacer
layer
dielectric
carrier substrate
gate stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004052388.6A
Other languages
English (en)
Other versions
DE102004052388A1 (de
Inventor
Dr. Barth Hans-Joachim
Dr. Schrüfer Klaus
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004052388.6A priority Critical patent/DE102004052388B4/de
Priority to PCT/EP2005/055353 priority patent/WO2006045722A1/de
Publication of DE102004052388A1 publication Critical patent/DE102004052388A1/de
Application granted granted Critical
Publication of DE102004052388B4 publication Critical patent/DE102004052388B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

Halbleiterbauelement mit einem Trägersubstrat (1), in dem voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebietes ausgebildet sind; einem Gatestapel mit einem Gate-Dielektrikum (2), das an der Oberfläche des Trägersubstrats (1) im Bereich des Kanalgebietes ausgebildet ist, und mit zumindest einer Steuerschicht (3, 3a), die an der Oberfläche des Gate-Dielektrikums (2) ausgebildet ist; und einer Spacerstruktur (5, 6a, 7), die an den Seitenwänden des Gatestapels ausgebildet ist und jeweils einen Luftspalt-Spacer (6a) aufweist, wobei die Spacerstruktur ferner jeweils einen Abschattungs-Spacer (7) aufweist, der aus einer sich bogenförmig von einem oberen Bereich der Steuerschicht (3, 3a) bis zur Oberfläche des Trägersubstrats (1) erstreckenden Schicht besteht und zumindest einen Bodenbereich (BB) des Luftspalt-Spacers (6a) abschattet, und wobei der Abschattungs-Spacer (7) bezogen auf die Oberfläche des Trägersubstrats (1) über die Steuerschicht (3, 3a) hinausragt.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren und insbesondere auf einen Feldeffekttransistor mit einem sogenannten High-k-Gate-Dielektrikum mit verringerten Streufeldern (fringing fields).
  • In der Halbleitertechnik besteht grundsätzlich das Bedürfnis, eine steigende Anzahl von Bauelementen in einer integrierten Schaltung bei verringerter Fläche zu realisieren, um beispielsweise die Kosten zu senken und andererseits die elektrischen Eigenschaften zu verbessern. Insbesondere bei in integrierten Schaltungen (Integrated Circuits, IC) verwendeten Halbleiterbauelementen, wie beispielsweise Feldeffekttransistorstrukturen, werden daher jeweilige Kanallängen zunehmend verringert, wobei mittlerweile Kanallängen weit unterhalb von 100 nm erreicht werden.
  • In heutigen und zukünftigen CMOS-Technologien haben daher parasitäre Kapazitäten, wie beispielsweise derartige „Fringe„-Kapazitäten zwischen einem Transistor-Gate und den Source-/Draingebieten oder zwischen einem Gate und den Source-/Drainkontakten aber auch zwischen benachbarten Gates bzw. Steuerschichten einen negativen Einfluss, insbesondere auf die Wechselstromeigenschaften und den Leistungsverbrauch der Halbleiterbauelemente. Insbesondere können auch die parasitären Kapazitäten zwischen einem High-k-Gate-Dielektrikum und den Source-/Draingebieten sowie den Source-/Drainkontakten einen starken negativen Einfluss auf die Leistungsfähigkeit bzw. Performance der Halbleiterbauelemente haben.
  • Herkömmliche Halbleiterbauelemente verwenden üblicherweise Spacer aus Siliziumoxid oder Siliziumnitrid. Ein wesentlicher Nachteil dieser Materialien sind jedoch die hohen Dielektrizitätskonstanten von ca. k = 4 für Oxid und k = 7 bis 8 für Nitrid, was sich negativ in den parasitären Kapazitäten bemerkbar macht. Über den Transistor wird üblicherweise ein dünner Nitridfilm abgeschieden, der als Diffusionsbarriere zum Schutz der Halbleiterbauelemente gegen Metall-Kontaminationen oder andere Umwelteinflüsse dient. Diese Nitridschicht kann auch gezielt zur Einstellung eines bestimmten mechanischen Stresses bzw. einer mechanischen Beanspruchung auf das Halbleiterbauelement genutzt werden, wodurch sich eine Mobilität von Ladungsträgern und somit wiederum die elektrischen Eigenschaften des Halbleiterbauelements gezielt beeinflussen lassen.
  • Für das darüberliegende Zwischendielektrikum wird üblicherweise BPSG (Bor-Phosphorsilikatglas) oder PSG (Phosphorsilikatglas) mit einer Dielektrizitätskonstante von ca. k = 4 verwendet. Alle diese Materialien tragen jedoch stark zu den parasitären Kapazitäten bei.
  • Zur Vermeidung derartiger parasitärer Kapazitäten ist beispielsweise aus der Druckschrift US 6 093 612 A ein MOSFET sowie ein zugehöriges Herstellungsverfahren bekannt, bei dem sogenannte Luftspalt-Spacer an den Seitenwänden eines Gatestapels ausgebildet sind.
  • 1 zeigt eine vereinfachte Schnittansicht eines derartigen herkömmlichen MOSFETs, wobei in einem Halbleitersubstrat 100 voneinander beabstandete Source-/Draingebiete S, D zum Festlegen eines Kanalgebiets ausgebildet sind. An der Oberfläche des Kanalgebiets ist ein Gate-Dielektrikum 103a ausgebildet, an dessen Oberfläche ein Gatestapel mit zumindest einer Steuerschicht 105a ausgebildet ist. An den Seitenwänden des Gatestapels ist ferner eine Spacerstruktur ausgebildet, die jeweils einen Luftspalt-Spacer 104a aufweist, wodurch die vorstehend beschriebenen Streufelder und die damit einhergehenden parasitären Kapazitäten wesentlich verringert werden können. Ferner sind Kontakt-Spacer 109a und 109b zum Anschließen der Source-/Draingebiete S und D sowie zugehörige Kontaktvias 113 zu einer Metallisierungsschicht 114 vorhanden, die an der Oberfläche eines Zwischendielektrikums 112 ausgebildet ist. Obwohl auf diese Weise die Streufelder sowie die zugehörigen parasitären Kapazitäten wesentlich verringert werden können, ist ein derartiges Halbleiterbauelement, insbesondere aufgrund seiner schwierigen Kontaktierung und der komplexen Ätzvorgänge sehr teuer in der Herstellung.
  • Aus der Druckschrift US 6 468 877 B1 ist ein Halbleiterbauelement mit „air-gap“-Spacerstruktur bekannt, wobei der Abschattungs-Spacer aus einer Vielzahl von Schichten besteht, welche aufeinander abgeschieden und strukturiert sind. Aufgrund des verwendeten Planarisierungsverfahrens können jedoch keine bogenförmigen Spacer-Strukturen hergestellt werden. Ferner werden mittels eines CVD-Oxid-Abscheideverfahrens hierbei die Luftspalt-Spacer in ihrem oberen Bereich versiegelt und wegen des Rückätzens zur Realisierung der Luftspalt-Spacer lässt sich eine Gatelänge kaum exakt einstellen.
  • In der Druckschrift US 5 770 507 A ist ein Halbleiterbauelement beschrieben, bei dem auf einem Gateoxid ein polykristallines Gate ausgebildet ist und durch seitlich angeordnete senkrechte Spacer, die über das Gate hinausragen, Luftspalt-Spacer festgelegt werden. Zur Realisierung einer hochleitfähigen Halbleiter-Metallverbindung wird Ti ganzflächig abgeschieden und nach einer thermischen Behandlung das nicht mit dem poly-Si reagierte Ti wieder entfernt. Bei einer zweiten Temperaturbehandlung wird das noch verbliebene TiSi2 in einem speziellen Salizidierungs-Prozess in eine C-54-Phase umgewandelt, wodurch der Luftspalt in seinem oberen Bereich versiegelt wird.
  • Aus der Druckschrift US 5 914 519 A ist ferner ein weiteres Halbleiterbauelement mit „air-gap“ Spacer bekannt, wobei die Spacerstruktur einen Abschattungs-Spacer aufweist, der aus einer sich bogenförmig von einem oberen Bereich der Steuerschicht bis zur Oberfläche des Trägersubstrats erstreckenden Schicht besteht und zumindest einen Bodenbereich des Luftspalt-Spacers abschattet.
  • Schließlich ist aus der Druckschrift US 2004/038489 A1 ein Halbleiterbauelement und eine zugehöriges Herstellungsverfahren bekannt, wobei ein Spalt zwischen der Steuerelektrode und einem Isolations-Spacer ausgebildet ist.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren zu schaffen, mit dem auf kostengünstige Art und Weise die elektrischen Eigenschaften verbessert und weiterhin Streufelder und parasitäre Kapazitäten verhindert werden können.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Halbleiterbauelements durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 10 gelöst.
  • Insbesondere durch die Verwendung eines Abschattungs-Spacers, der sich bogenförmig von einem oberen Bereich der Steuerschicht bis zur Oberfläche des Trägersubstrats erstreckt und bezogen auf die Oberfläche des Trägersubstrats über die Steuerschicht hinausragt, ergibt sich eine optimale Verringerung der von der Steuerschicht ausgehenden Streufelder bzw. "fringing fields".
  • Die Spacerstruktur kann ferner einen Schutz-Spacer aufweisen, der unmittelbar an den Seitenwänden des Gate-Dielektrikums und der Steuerschicht ausgebildet ist, wodurch eine Anschluss-Dotierung ermöglicht ist.
  • Vorzugsweise besteht das Gate-Dielektrikum aus einem High-k-Dielektrikum, wie z.B. HfO2, ZrO2 oder Al2O3. In gleicher Weise können auch deren Silikate und Nitrate sowie ternäre oder quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O verwendet werden, wodurch insbesondere für Sub-100-Nanometer-Halbleiterbauelemente eine ausreichende kapazitive Kopplung bei minimalen Leckströmen realisiert werden kann.
  • Vorzugsweise wird für das Trägersubstrat und die Steuerschicht ein Silizium-Halbleitermaterial verwendet und an der Oberfläche der Source-/Draingebiete sowie der Steuerschicht eine selbstjustierende Halbleiter-Metallverbindung, insbesondere ein Silizid, ausgebildet, wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements weiter verbessern lassen und darüber hinaus eine Kontaktierung vereinfacht wird.
  • Ferner kann an der Oberfläche des Gatestapels und der Spacerstruktur sowie des Trägersubstrats eine dielektrische Diffusionsbarrierenschicht ausgebildet werden, die aus dem gleichen Material wie der Abschattungs-Spacer besteht und vorzugsweise SiC oder SiCN aufweist.
  • Vorzugsweise wird für das Zwischendielektrikum ein Low-k-Material und insbesondere SiCOH verwendet. Dadurch können die Streufelder sowie die zugehörigen parasitären Kapazitäten weiter verringert werden, wodurch sich die elektrischen Eigenschaften insbesondere für Halbleiterbauelemente mit einer Kanallänge unterhalb von 100 nm wesentlich verbessern lassen.
  • Vorzugsweise wird als Opfer-Spacer ein zersetzbares Material, insbesondere Polyester, Polyether wie Polyethylenglykol, Polypropylenglykol, Polyethylenoxid oder Polypropylenoxid, Polyacrylate, Polymethacrylate, Polyacetale, Polyketale, Polycarbonate, Polyurethane, Polyetherketone, cycloaliphatische Polymere wie Polynorbornen, aliphatische Polyamide, Novolake, Polyvinylphenole und Epoxy-Verbindungen sowie Co- oder Ter-Polymere ganzflächig abgeschieden und mittels anisotroper Ätzung als Opfer-Spacer ausgebildet. Durch eine thermische Behandlung bei 350°C bis 450°C kann demzufolge der Opfer-Spacer zersetzt und über die freigelegte Öffnung ein Ausgasen der Zersetzungsprodukte durchgeführt werden, wobei gleichzeitig eine Aktivierung der Source-/Draingebiete erfolgt. Ein derartiges Verfahren ist daher sehr effektiv und besonders kostengünstig.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend an Hand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 eine vereinfachte Schnittansicht eines herkömmlichen Halbleiterbauelements; und
  • 2A bis 2G vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines erfindungsgemäßen Halbleiterbauelements.
  • Zur Realisierung insbesondere von Sub-100-Nanometer-Halbleiterbauelementen, bei denen eine Kanallänge weit unterhalb von 100 nm liegt, werden vorzugsweise sogenannte High-k-Dielektrika bzw. dielektrische Materialien mit hohem k-Wert bzw. hoher Dielektrizitätskonstante als Gate-Dielektrikum verwendet. Eine physikalische Dicke dieses Gate-Dielektrikums ergibt sich hierbei aus der sogenannten "Äquivalenz-Oxiddicke" EOT (Equivalent Oxid Thickness), welche sich auf SiO2 als Referenzmaterial bezieht. Halbleiterbauelemente mit gleicher äquivalenter Oxiddicke haben die gleiche Koppelkapazität zum Kanalgebiet und verhalten sich damit weitgehend gleich.
  • Die äquivalente Oxiddicke wird hierbei durch die Beziehung festgelegt EOT = (k0/k) × Tphys, wobei k0 die Dielektrizitätskonstante von Siliziumdioxid ist und ca. 3,9 beträgt, während k die Dielektrizitätskonstante des jeweils verwendeten High-k-Materials bezeichnet und Tphys eine tatsächliche physikalische Schichtdicke des Gate-Dielektrikums darstellt.
  • Mit zunehmender Dielektrizitätskonstante kann demzufolge eine tatsächliche Schichtdicke des Gate-Dielektrikums wesentlich vergrößert werden, wodurch insbesondere ein Tunnel-Leckstrom vom Gate in das Substrat bzw. Kanalgebiet wesentlich verringert wird.
  • Basierend auf dieser Erkenntnis werden vorzugsweise die in Tabelle 1 dargestellten High-k-Materialien zur Realisierung des Gate-Dielektrikums verwendet und mit einer entsprechenden Schichtdicke abgeschieden. Tabelle 1
    High-k-Material k-Wert (ca.)
    HfO2 20–30
    HfSiO4 10–14
    HfSiN
    HfON
    HfSiON
    HfAlO 10–25
    ZrO2 22–28
    ZrAlO
    ZrSiO4 10–15
    ZrSiON
    La2O3 20
    LaAlO3 20–30
    LaSiO
    CeO2 15–25
    CeHfO4 10–20
    Pr2O3 30
    PrAlO 9–15
    Y2O3 8–12
    Gd2O3 11–14
    Yb2O3 12–132
    Al2O3 8–12
    Ta2O5 25–45
    TiO2 80–100
  • In Tabelle 1 stellen insbesondere HfO2, ZrO2 und/oder Al2O3 sowie deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O bevorzugte Kandidaten für das Gate-Dielektrikum dar. In allen in Tabelle 1 genannten Materialien ist die genaue chemische Zusammensetzung abhängig von den Verhältnissen der abgeschiedenen Mengen der einzelnen Komponenten. Die angegebenen k-Werte hängen daher von den verwendeten Quellenmaterialien und den Abscheideprozessen ab und variieren zum Teil erheblich.
  • Grundsätzlich sind jedoch eine Vielzahl von weiteren sogenannten High-k-Materialien denkbar, wie auch Kombinationen verschiedener High-k-Schichten miteinander oder Schichtfolgen bestehend aus Siliziumdioxid oder Siliziumnitrid und einer oder mehrerer High-k-Schichten.
  • Zur Vergleichbarkeit sei darauf hingewiesen, dass das üblicherweise als Referenzmaterial verwendete SiO2 eine Dielektrizitätskonstante von k = 3,9 aufweist. Unter High-k-Materialien werden daher Materialien verwendet, deren Dielektrizitätskonstante k größer 8 ist und insbesondere in einem Bereich von k = 10 bis 30 liegt.
  • Andererseits werden unter sogenannten Low-k-Materialien nachfolgend Materialien bezeichnet, deren Dielektrizitätskonstante k kleiner 3 ist.
  • Die Dielektrizitätskonstante von Luft stellt hierbei den in der Praxis realisierbaren kleinsten Wert dar und beträgt etwa k = 1. Als weiteres Low-k-Material ist beispielsweise mittels eines chemischen Abscheideverfahrens (CVD, Chemical Vapor Deposition) abgeschiedenes SiCOH bekannt, wie es von den jeweiligen Herstellern als "Black DiamondTM“, „CoralTM“, „AuroraTM" usw. vertrieben wird.
  • Gemäß 2A wird zunächst ein Trägersubstrat 1, welches ein Halbleitermaterial und vorzugsweise ein einkristallines Silizium-Halbleitermaterial aufweist, vorbereitet. Hierbei erfolgen beispielsweise die Definition von Dotier-Wannen sowie das Festlegen von aktiven Bereichen mittels beispielsweise flacher Grabenisolation (STI, Shallow Trench Isolation).
  • Nach einem derartigen Vorbereiten des Trägersubstrats 1 erfolgt zunächst ein Ausbilden eines Gate-Dielektrikums 2 an der Oberfläche des Trägersubstrats 1, wobei vorzugsweise eines der vorstehend beschriebenen High-k-Materialien ganzflächig abgeschieden wird. Beispielsweise wird mittels eines chemischen Dampfabscheideverfahrens (CVD, Chemical Vapor Deposition oder MOCVD, Metal Organic Vaporphase Deposition), einer Atomlagenabscheidung (ALD, Atomic Layer Deposition), eines Sputterverfahrens (PVD, Physical Vapor Deposition) oder mittels ähnlicher Verfahren das Gate-Dielektrikum 2 an der Oberfläche des Trägersubstrats 1 vorzugsweise konform abgeschieden, wobei optional ein chemisches Reinigen vorab durchgeführt werden kann.
  • Anschließend wird eine Steuerschicht 3 an der Oberfläche des Gate-Dielektrikums 2 ausgebildet, wobei beispielsweise ein Halbleitermaterial und insbesondere polykristallines Silizium wiederum mittels eines Abscheideverfahrens ganzflächig ausgebildet wird. Hierbei kann bereits zu diesem frühen Zeitpunkt die Steuerschicht 3 beispielsweise durch ein in-situ-Dotierverfahren als elektrisch leitende Schicht ausgebildet werden, wobei sie jedoch im vorliegenden bevorzugten Ausführungsbeispiel erst zu einem späteren Zeitpunkt in eine elektrisch leitende Schicht umgewandelt wird.
  • Abschließend wird eine Maskenschicht 4 an der Oberfläche der Steuerschicht 3 ausgebildet und strukturiert, wobei vorzugsweise Siliziumdioxid als Hartmaskenschicht mittels eines CVD-Verfahrens abgeschieden und anschließend mittels eines fotolithografischen Verfahrens strukturiert wird.
  • Unter Verwendung der strukturierten Maskenschicht 4 wird nunmehr ein Gatestapel bestehend aus dem Gate-Dielektrikum 2, der Steuerschicht 3 und der Hartmaskenschicht 4 ausgebildet, wobei beispielsweise Standardätzverfahren und insbesondere anisotrope Ätzverfahren verwendet werden. Nach dem Ausbilden des Gatestapels kann optional ein Schutz-Spacer 5 vorzugsweise aus Siliziumdioxid unmittelbar an den Seitenwänden des Gatestapels ausgebildet und eine Anschluss-Dotierung zum Erzeugen von Anschluss-Dotiergebieten LDD (Lightly Doped Drain) unter Verwendung des Gatestapels und der Schutz-Spacer 5 als Maske durchgeführt werden. Beispielsweise wird hierbei eine Siliziumdioxidschicht konform mittels eines CVD-Verfahrens ganzflächig abgeschieden und anschließend mittels eines anisotropen, d.h. gerichteten Ätzverfahrens, so lange zurückgeätzt, bis lediglich an den Seitenwänden des Gatestapels die üblichen Spacerformen entstehen. Alternativ kann dieser Schutz-Spacer 5 auch mittels eines thermischen Verfahrens, z.B. einer thermischen Oxidation, selektiv an den Seitenwänden des Gatestapels bzw. der Steuerschicht 3 ausgebildet werden. Die Anschluss-Dotiergebiete LDD (Lightly Doped Drain) werden hierbei vorzugsweise mittels Ionenimplantation ausgebildet.
  • Gemäß 2B erfolgt nunmehr das Ausbilden eines Opfer-Spacers 6 an den Seitenwänden des Gatestapels, wobei er im bevorzugten Ausführungsbeispiel unmittelbar an der Oberfläche des Schutz-Spacers 5 ausgebildet wird. Genauer gesagt, wird hierbei ein vorzugsweise thermisch zersetzbares Material, wie bei einem Spacer-Verfahren üblich, zunächst konform abgeschieden und anschließend anisotrop zurückgeätzt, bis die typisch spacerförmigen Schichten an den Seitenwänden des Gatestapels bzw. des Schutz-Spacers 5 ausgebildet sind.
  • Geeignete Materialien bzw. Materialklassen für ein derartiges zersetzbares Material bzw. den zersetzbaren Opfer-Spacer 6 sind beispielsweise Polyester, Polyether wie Polyethylenglykol, Polypropylenglykol, Polyethylenoxid oder Polypropylenoxid, Polyacrylate, Polymethacrylate, Polyacetale, Polyketale, Polycarbonate, Polyurethane, Polyetherketone, cycloaliphatische Polymere wie Polynorbornen, aliphatische Polyamide, Novolake, Polyvinylphenole und Epoxy-Verbindungen sowie Co- oder Ter-Polymere.
  • Vorzugsweise sollte es sich um ein Low-k-Polymer handeln, welches beispielsweise bei ca. 350 bis 450°C zersetzbar ist, wodurch in einem späteren Schritt gleichzeitig sowohl die Zersetzung des Opfer-Spacers als auch eine Temperaturbehandlung bzw. eine Teil-Aktivierung von Source-/Draingebieten erfolgen kann.
  • Bei der anisotropen Spacerätzung wird beispielsweise ein O2-, H2/He-, oder ein H2/N2-Plasmaätzen durchgeführt.
  • Gemäß 2B wird dieses Spacerätzen auch dann noch angewendet, wenn bereits ein Niveau bzw. eine Höhe des Opfer-Spacers 6 ein Niveau bzw. eine Höhe der Hartmaskenschicht 4 erreicht hat, wodurch der Opfer-Spacer 6 weiter zurückgebildet wird. Dieses Rückbilden des Opfer-Spacers 6 erfolgt bis auf eine Höhe H1, die zwischen der Höhe H2 des Gatestapels mit der Hartmaskenschicht 4 und einer Höhe H3 des Gatestapels ohne Hartmaskenschicht 4 liegt. Vorzugsweise wird der Opfer-Spacer 6 bis etwa auf die halbe Höhe der Maskenschicht 4 zurückgebildet, d.h. H1 = H3 + (H2 – H3)/2, wodurch in einem nachfolgenden Spacerschritt der Opfer-Spacer 6 auch in seinem oberen Bereich vollständig abgedeckt werden kann.
  • Genauer gesagt stellt dieses Rückbilden sicher, dass ein nachfolgend ausgebildeter Abschattungs-Spacer 7 sich bogenförmig von einem oberen Bereich der Steuerschicht bis zur Oberfläche des Trägersubstrats 1 erstreckt und zumindest den Bodenbereich des Opfer-Spacers 6 zuverlässig insbesondere hinsichtlich eines Sputter-Verfahrens abschattet.
  • Gemäß 2B erfolgt nunmehr ein Ausbilden des Abschattungs-Spacers 7 an den Seitenwänden des Gatestapels bzw. an der Oberfläche des zurückgebildeten Opfer-Spacers 6 sowie im oberen Teil an der Oberfläche des Schutz-Spacers 5, wobei vorzugsweise SiC oder SiCN ganzflächig abgeschieden und mittels anisotroper Spacerätzung zurückgebildet wird. Im Gegensatz zum üblicherweise verwendeten Siliziumnitrid mit seiner Dielektrizitätskonstante von k = 7 bis 8, weisen derartige Materialien eine wesentlich geringere Dielektrizitätskonstante von k = 4 bis 5 auf, weshalb sie besonders geeignet sind, um die störenden Streufelder und die dadurch resultierenden parasitären Kapazitäten zu verringern. Darüber hinaus sind derartige Materialien besonders als Diffusionsbarriereschichten geeignet, um ein Ausdiffundieren insbesondere von metallischem Material in das Halbleitersubstrat 1 oder in andere Schichtebenen zu verhindern.
  • Abschließend wird gemäß 2B eine Source-/Drain-Dotierung zum Ausbilden von Source-/Draingebieten S, D unter Verwendung des Gatestapels und der Spacer 5, 6 und 7 als Maske durchgeführt. Vorzugsweise wird eine Ionenimplantation IS/D durchgeführt, wobei auch die Steuerschicht 3, sofern sie aus Halbleitermaterial besteht, und die Hartmaskenschicht 4 bereits zu diesem frühen Zeitpunkt entfernt wurde, gleichzeitig dotiert und somit in elektrisch leitendes Material umgewandelt werden kann.
  • Gemäß 2C kann jedoch auch zu einem späteren Zeitpunkt die Hartmaskenschicht 4 zumindest teilweise entfernt werden, wodurch der Opfer-Spacer 6 in seinem oberen Bereich zumindest teilweise freigelegt wird. Insbesondere bei Verwendung eines gleichen Materials wie beispielsweise Siliziumdioxid für die Maskenschicht 4 und den Schutz-Spacer 5 kann dieses zumindest teilweise Entfernen mit einem herkömmlichen Nass- oder Trockenätzverfahren in einem Schritt durchgeführt werden. Das teilweise oder vollständige Rückätzen der Maskenschicht 4 muss jedoch so lange erfolgen, bis zumindest ein Spalt zum Opfer-Spacer 6 geöffnet wird. Gemäß 2C kann beispielsweise ein Teil der Maskenschicht 4a an der Oberfläche der Steuerschicht 3 bestehen bleiben.
  • Gemäß 2D erfolgt nunmehr das Entfernen des Opfer-Spacers 6 zum Ausbilden eines Luftspalt-Spacers 6a, wobei vorzugsweise eine Temperaturbehandlung in einem Bereich von 350°C bis 450°C zur thermischen Zersetzung des Opfer-Spacers 6 durchgeführt wird, der über den im oberen Bereich des Gatestapels ausgebildeten Spalt ausgasen kann. Gleichzeitig wird bei dieser thermischen Behandlung auch ein Ausheilen der Source-/Draingebiete S, D durchgeführt, und die S/D-Implantationen aktiviert. Somit werden mittels eines Temperaturschritts sowohl der Luftspalt-Spacer 6a als auch die Teil-Aktivierung bzw. das Ausheilen der Source-/Draingebiete S und D durchgeführt. Zur vollständigen Aktivierung kann nach der Zersetzung des Opfer-Spacers 6 eine weitere thermische Behandlung bei ca. 800°C bis 1200°C z.B. durch RTP (Rapid Thermal Processing) oder im Ofen durchgeführt werden.
  • Gemäß 2E kann nach der Temperaturbehandlung ein eventuell noch vorhandenes Hartmaskenoxid 4a vollständig entfernt werden. Anschließend kann nach der thermischen Behandlung ferner eine Metallschicht 8 ganzflächig abgeschieden und an den freiliegenden Halbleiterbereichen in eine Metall-Halbleiterverbindung 3a und 8a thermisch umgewandelt werden, wobei die nicht umgewandelte Metallschicht anschließend entfernt wird. Als Metallschicht 8 wird insbesondere Ti, Ni oder Co mittels eines PVD-Verfahrens (Physical Vapor Deposition) abgeschieden, wobei bei der thermischen Umwandlung auf Silizium insbesondere TiSix, NiSi oder CoSix als selbstjustierte hochleitende Silizide ausgebildet werden. Alternativ kann hierbei die aus einem Halbleitermaterial bestehende Steuerschicht 3 vollständig, d.h. in ihrer gesamten Dicke, in eine Metall-Halbleiterverbindung umgewandelt werden. Als weitere Alternative könnte die Steuerschicht 3 auch als sogenanntes Metall-Gate, d.h. vollständig aus metallischem Material (z.B. für n-FET Ti, Ta, Zr, TaN, W oder für p-FET Ir, Pt, Rh, Re, W), ausgebildet werden. Da sich der Abschattungs-Spacer 7 derart über den Luftspalt-Spacer 6a erstreckt bzw. diesen abdeckt, dass zumindest der Bodenbereich BB des Luftspalt-Spacers 6a vollständig abgeschattet ist, kann eine unerwünschte Abscheidung von metallischem Material am Bodenbereich BB des Luftspalt-Spacers 6a zuverlässig verhindert werden, wodurch die Funktionsfähigkeit insbesondere bei Verwendung des beschriebenen selbstjustierenden Silizidierungsverfahrens weiterhin gewährleistet ist.
  • Da sich der Abschattungs-Spacer 7 bogenförmig von einem oberen Bereich der Steuerschicht 3 bis zur Oberfläche des Trägersubstrats 1 erstreckt und bezogen auf die Oberfläche des Trägersubstrats 1 ferner über die Steuerschicht 3 hinausragt, ergibt sich eine besonders effektive Verringerung der von der Steuerschicht 3 ausgehenden Streufelder bzw. "fringing fields", wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements wesentlich verbessern lassen.
  • Optional kann vor dem Ni- oder Co-Sputtern auch eine selektiv abgeschiedene Si-Epi-Schicht (epitaktisch ausgebildete Schicht) aufgewachsen werden. Diese (nicht dargestellte) Epi-Schicht wächst nur auf der freiliegenden Poly-Si-Steuerschicht 3 und auf den freiliegenden Source-/Draingebieten S und D auf. Insbesondere kann diese Epi-Si-Schicht den Luftspalt zwischen der Steuerschicht 3 und dem Abschattungs-Spacer 7 schließen, um ein unerwünschtes Abscheiden von metallischem Material in den Bereich des Luftspalt-Spacers 6a vollständig zu verhindern.
  • Gemäß 2F kann anschließend eine dielektrische Diffusionsbarrierenschicht 9 ganzflächig ausgebildet werden, wobei an Stelle des üblicherweise verwendeten Si3N4 insbesondere SiC oder SiCN mit kleinerem k = 4 bis 5 mittels z.B. mittels eines CVD-Verfahrens abgeschieden wird. Auf diese Weise kann ein Ausdiffundieren insbesondere von metallischem Material aus der Leitbahnebene z.B. einer Cu-Metallisierung in angrenzende Schichten und insbesondere in das Halbleitersubstrat 1 zuverlässig verhindert werden, wodurch sich die elektrischen Eigenschaften des Halbleiterbauelements weiter verbessern. Da die Dielektrizitätskonstante insbesondere von SiC oder SiCN wesentlich unterhalb der von Siliziumnitrid liegt, welches einen Wert von k = 7 bis 8 aufweist, werden wiederum die Streufelder wesentlich verringert.
  • Gemäß 2G wird nunmehr ein Zwischendielektrikum 10 auf dem Gatestapel sowie dem Trägersubstrat 1 bzw. an der Oberfläche der dielektrischen Diffusionsbarrierenschicht 9 ausgebildet. Vorzugsweise wird hierbei ein Low-k-Material mittels eines CVD-Verfahrens abgeschieden. Obwohl grundsätzlich BPSG oder PSG verwendet werden kann, wird vorzugsweise als Material für dieses Zwischendielektrikum 10 SiCOH verwendet, welches unter den Markennamen "Black DiamondTM“, „CoralTM“, „AuroraTM" usw. vertrieben wird.
  • Abschließend erfolgt eine Planarisierung des Zwischendielektrikums 10 sowie das Ausbilden der Kontakte bzw. Vias 11, welche beispielsweise Wolfram-Vias darstellen. An der Oberfläche des Zwischendielektrikums 10 befindet sich eine strukturierbare elektrisch leitende Schicht 12, welche beispielsweise als erste Metallisierungsebene die Source-/Drain-, und in einem nicht dargestellten Bereich auch die Steuerschicht 3 über die Vias 11 kontaktiert.
  • Obwohl die Schichtdicken wesentlich von den verwendeten Materialien abhängig sind, seien sie für die beschriebenen Sub-100-Nanometer-Halbleiterbauelemente beispielhaft angegeben. Demzufolge besitzt das high-k-Gate-Dielektrikum 2 eine Schichtdicke von 2 bis 10 nm und typischerweise von ca. 5 nm. Die Schichtdicke des Schutz-Spacers 5 beträgt ca. 2 bis 10 nm. Die Schichtdicke des Abschattungs-Spacers 7 liegt zwischen 20 bis 50 nm und die Schichtdicke des Luftspalt-Spacers 6a in einem Bereich von 10 bis 50 nm.
  • Die Erfindung wurde vorstehend an Hand eines Feldeffekttransistors auf einem Silizium-Halbleitermaterial beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise alternative Halbleiterbauelemente wie z.B. nicht-flüchtige Speicherelemente mit alternativen Halbleitermaterialien.
  • Bezugszeichenliste
    • 1, 100
    Trägersubstrat
    2, 103a
    Gate-Dielektrikum
    3
    Steuerschicht
    3a, 8a
    Metall-Halbleiterverbindung
    4
    Maskenschicht
    5
    Schutz-Spacer
    6
    Opfer-Spacer
    6a, 104a
    Luftspalt-Spacer
    7
    Abschattungs-Spacer
    8
    Metallschicht
    9
    Diffusionsbarrierenschicht
    10, 112
    Zwischendielektrikum
    11, 113
    Kontaktvia
    12, 114
    Metallisierungsebene
    BB
    Bodenbereich des Luftspalt-Spacers
    S
    Sourcegebiet
    D
    Draingebiet
    LDD
    Anschluss-Dotiergebiet
    IS/D
    Source-/Drain-Implantation
    H1, H2, H3
    Höhen des Gatestapels

Claims (26)

  1. Halbleiterbauelement mit einem Trägersubstrat (1), in dem voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebietes ausgebildet sind; einem Gatestapel mit einem Gate-Dielektrikum (2), das an der Oberfläche des Trägersubstrats (1) im Bereich des Kanalgebietes ausgebildet ist, und mit zumindest einer Steuerschicht (3, 3a), die an der Oberfläche des Gate-Dielektrikums (2) ausgebildet ist; und einer Spacerstruktur (5, 6a, 7), die an den Seitenwänden des Gatestapels ausgebildet ist und jeweils einen Luftspalt-Spacer (6a) aufweist, wobei die Spacerstruktur ferner jeweils einen Abschattungs-Spacer (7) aufweist, der aus einer sich bogenförmig von einem oberen Bereich der Steuerschicht (3, 3a) bis zur Oberfläche des Trägersubstrats (1) erstreckenden Schicht besteht und zumindest einen Bodenbereich (BB) des Luftspalt-Spacers (6a) abschattet, und wobei der Abschattungs-Spacer (7) bezogen auf die Oberfläche des Trägersubstrats (1) über die Steuerschicht (3, 3a) hinausragt.
  2. Halbleiterbauelement nach Patentanspruch 1, dadurch gekennzeichnet, dass der Luftspalt-Spacer (6a) bezogen auf die Oberfläche des Trägersubstrats (1) über die Steuerschicht (3, 3a) hinausragt.
  3. Halbleiterbauelement nach einem der Patentansprüche 1 bis 2, dadurch gekennzeichnet, dass die Spacerstruktur jeweils einen Schutz-Spacer (5) aufweist, der unmittelbar an den Seitenwänden des Gate-Dielektrikums (2) und der Steuerschicht (3, 3a) ausgebildet ist.
  4. Halbleiterbauelement nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass das Gate-Dielektrikum (2) ein High-k-Dielektrikum, insbesondere HfO2, ZrO2 oder Al2O3 oder deren Silikate und Nitrate oder ternäre oder quaternäre Verbindungen aus Hf, Zr, Al, Si, N und O, aufweist.
  5. Halbleiterbauelement nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass das Trägersubstrat (1) und die Steuerschicht (3) ein Halbleitermaterial aufweisen und an der Oberfläche der Source-/Draingebiete (S/D) sowie der Steuerschicht (3) eine Halbleiter-Metallverbindung (3a, 8a) ausgebildet ist.
  6. Halbleiterbauelement nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass an der Oberfläche des Gatestapels und der Spacerstruktur eine dielektrische Diffusionsbarrierenschicht (9) ausgebildet ist, die insbesondere SiC oder SiCN aufweist.
  7. Halbleiterbauelement nach Patentanspruch 6, dadurch gekennzeichnet, dass an der Oberfläche der dielektrischen Diffusionsbarrierenschicht (9) ein Low-k-Zwischendielektrikum (10), insbesondere SiCOH, ausgebildet ist.
  8. Halbleiterbauelement nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass der Abschattungs-Spacer (7) SiC oder SiCN aufweist.
  9. Halbleiterbauelement nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass das Kanalgebiet eine Kanallänge kleiner 100 nm aufweist.
  10. Verfahren zur Herstellung eines Halbleiterbauelements mit den Schritten: a) Vorbereiten eines Trägersubstrats (1); b) Ausbilden eines Gatestapels mit einem Gate-Dielektrikum (2), einer Steuerschicht (3) und einer Maskenschicht (4) an der Oberfläche des Trägersubstrats (1); c) Ausbilden eines Opfer-Spacers (6) an den Seitenwänden des Gatestapels und Rückbilden des Opfer-Spacers (6) auf eine Höhe (H1) zwischen einer Höhe (H2) des Gatestapels mit Maskenschicht und einer Höhe (H3) des Gatestapels ohne Maskenschicht; d) Ausbilden eines Abschattungs-Spacers (7), der sich bogenförmig bis zur Oberfläche des Trägersubtrats erstreckt, an den Seitenwänden des Gatestapels (2, 3, 4) und an der gesamten freien Oberfläche des rückgebildeten Opfer-Spacers (6); e) Durchführen einer Source-/Drain-Dotierung (IS/D) zum Ausbilden von Source-/Draingebieten (S/D) unter Verwendung des Gatestapels und der Spacer als Maske; f) zumindest teilweises Entfernen der Maskenschicht (4) zum zumindest teilweisen Freilegen des Opfer-Spacers (6); und g) Entfernen des Opfer-Spacers (6) zum Ausbilden eines Luftspalt-Spacers (6a).
  11. Verfahren nach Patentanspruch 10, gekennzeichnet durch den weiteren Schritt h) Ausbilden eines Zwischendielektrikums (10) auf dem Gatestapel und dem Trägersubstrat (1).
  12. Verfahren nach Patentanspruch 11, gekennzeichnet durch den weiteren Schritt i) Ausbilden eines Source-/Drain- und Gate-Kontakts im Zwischendielektrikum (10) zum Anschließen der Source-/Draingebiete (S, D) und der Steuerschicht (3).
  13. Verfahren nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass in Schritt b) das Gate-Dielektrikum ein High-k-Dielektrikum aufweist und als High-k-Dielektrikum insbesondere HfO2, ZrO2 oder Al2O3 oder deren Silikate und Nitrate oder ternäre und quarternäre Verbindungen aus Hf, Zr, Al, Si, N und O abgeschieden werden.
  14. Verfahren nach einem der Patentansprüche 10 bis 13, dadurch gekennzeichnet, dass in Schritt a) ein einkristallines Halbleitermaterial als Trägersubstrat (1) und in Schritt b) ein polykristallines Halbleitermaterial als Steuerschicht (3) verwendet wird.
  15. Verfahren nach einem der Patentansprüche 10 bis 14, dadurch gekennzeichnet, dass in Schritt b) als Maskenschicht (4) eine Hartmaskenschicht, insbesondere SiO2, abgeschieden und fotolithografisch strukturiert wird.
  16. Verfahren nach einem der Patentansprüche 10 bis 15, dadurch gekennzeichnet, dass nach dem Ausbilden des Gatestapels in Schritt b) ein Schutz-Spacer (5), vorzugsweise aus SiO2, unmittelbar an den Seitenwänden des Gatestapels (2, 3, 4) ausgebildet und eine Anschlussdotierung zum Erzeugen von LDD-Gebieten unter Verwendung des Gatestapels und des Schutz-Spacers (5) als Maske durchgeführt wird.
  17. Verfahren nach einem der Patentansprüche 10 bis 16, dadurch gekennzeichnet, dass in Schritt c) ein zersetzbares Material, insbesondere Polyester, Polyether wie Polyethylenglykol, Polypropylenglykol, Polyethylenoxid oder Polypropylenoxid, Polyacrylate, Polymethacrylate, Polyacetale, Polyketale, Polycarbonate, Polyurethane, Polyetherketone, cycloaliphatische Polymere wie Polynorbornen, aliphatische Polyamide, Novolake, Polyvinylphenole und Epoxy-Verbindungen sowie Co- oder Ter-Polymere ganzflächig abgeschieden und mittels anisotroper Ätzung als Opfer-Spacer (6) ausgebildet wird.
  18. Verfahren nach einem der Patentansprüche 10 bis 17, dadurch gekennzeichnet, dass in Schritt c) der Opfer-Spacer (6) bis etwa auf die halbe Höhe der Maskenschicht (4) zurückgebildet wird.
  19. Verfahren nach einem der Patentansprüche 10 bis 18, dadurch gekennzeichnet, dass in Schritt d) Si3N4, SiC oder SiCN ganzflächig abgeschieden und mittels anisotroper Ätzung als Abschattungs-Spacer (7) ausgebildet wird.
  20. Verfahren nach einem der Patentansprüche 10 bis 19, dadurch gekennzeichnet, dass in Schritt e) eine Ionenimplantation (IS/D) durchgeführt wird.
  21. Verfahren nach einem der Patentansprüche 14 bis 19, dadurch gekennzeichnet, dass ein vollständiges Entfernen der Maskenschicht (4) vor Schritt e) durchgeführt wird und in Schritt e) gleichzeitig die Steuerschicht (3) dotiert wird.
  22. Verfahren nach einem der Patentansprüche 10 bis 21, dadurch gekennzeichnet, dass in Schritt g) eine thermische Behandlung bei 350 bis 450°C zum Zersetzen und Ausgasen des Opfer-Spacers (6) durchgeführt wird.
  23. Verfahren nach einem der Patentansprüche 10 bis 22, dadurch gekennzeichnet, dass nach Schritt g) eine Metallschicht (8) ganzflächig abgeschieden und auf freiliegenden Halbleiterbereichen in eine Metall-Halbleiterverbindung (3a, 8a) thermisch umgewandelt wird, wobei die nicht umgewandelte Metallschicht anschließend entfernt wird.
  24. Verfahren nach Patentanspruch 23, dadurch gekennzeichnet, dass die Metallschicht (8), insbesondere Ti, Ni oder Co, mittels eines PVD-Verfahrens abgeschieden und bei der thermischen Umwandlung insbesondere TiSix, NiSi oder CoSix ausgebildet wird.
  25. Verfahren nach einem der Patentansprüche 11 bis 24, dadurch gekennzeichnet, dass vor dem Ausbilden des Zwischendielektrikums (10) eine dielektrische Diffusionsbarrierenschicht (9), insbesondere SiC oder SiCN, abgeschieden wird.
  26. Verfahren nach einem der Patentansprüche 11 bis 25, dadurch gekennzeichnet, dass in Schritt h) als Zwischendielektrikum (10) ein Low-k-Material, insbesondere SiCOH, abgeschieden wird.
DE102004052388.6A 2004-10-28 2004-10-28 Halbleiterbauelement sowie zugehöriges Herstellungsverfahren Expired - Fee Related DE102004052388B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004052388.6A DE102004052388B4 (de) 2004-10-28 2004-10-28 Halbleiterbauelement sowie zugehöriges Herstellungsverfahren
PCT/EP2005/055353 WO2006045722A1 (de) 2004-10-28 2005-10-19 Halbleiterbauelement sowie zugehöriges herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004052388.6A DE102004052388B4 (de) 2004-10-28 2004-10-28 Halbleiterbauelement sowie zugehöriges Herstellungsverfahren

Publications (2)

Publication Number Publication Date
DE102004052388A1 DE102004052388A1 (de) 2006-05-04
DE102004052388B4 true DE102004052388B4 (de) 2016-05-25

Family

ID=35613699

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004052388.6A Expired - Fee Related DE102004052388B4 (de) 2004-10-28 2004-10-28 Halbleiterbauelement sowie zugehöriges Herstellungsverfahren

Country Status (2)

Country Link
DE (1) DE102004052388B4 (de)
WO (1) WO2006045722A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425230A (zh) * 2013-09-09 2015-03-18 中芯国际集成电路制造(上海)有限公司 侧墙结构及其形成方法
US9871121B2 (en) 2014-03-10 2018-01-16 Qualcomm Incorporated Semiconductor device having a gap defined therein
EP3326206B1 (de) 2015-07-17 2021-11-24 Intel Corporation Herstellungsverfahren eines transistors mit luftabstandhalter
CN109390402A (zh) * 2017-08-10 2019-02-26 长鑫存储技术有限公司 一种半导体晶体管结构及其制备方法
CN108735751B (zh) * 2018-04-26 2020-11-03 上海华力集成电路制造有限公司 一种浮栅存储单元及其制备方法
US11450600B2 (en) 2020-05-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including decoupling capacitors
DE102020122823B4 (de) 2020-05-12 2022-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen mit entkopplungskondensatoren

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US5770507A (en) * 1996-11-09 1998-06-23 Winbond Electronics Corp. Method for forming a gate-side air-gap structure in a salicide process
US5915182A (en) * 1997-10-17 1999-06-22 Texas Instruments - Acer Incorporated MOSFET with self-aligned silicidation and gate-side air-gap structure
US5914519A (en) * 1997-07-26 1999-06-22 United Microelectronics Corp. Air-gap spacer of a metal-oxide-semiconductor device
US6015746A (en) * 1998-02-10 2000-01-18 United Microelectronics Corp. Method of fabricating semiconductor device with a gate-side air-gap structure
US6093612A (en) * 1997-05-24 2000-07-25 Lg Semicon Co., Ltd. Metal oxide silicon field effect transistor (MOSFET) and fabrication method of same
US20010009801A1 (en) * 1997-11-12 2001-07-26 Mouli Chandra V. Method of making insulator for electrical structures
US20010040267A1 (en) * 1997-01-03 2001-11-15 Chuen-Der Lien Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6468877B1 (en) * 2001-07-19 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner
DE10054109C2 (de) * 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
US20040038489A1 (en) * 2002-08-21 2004-02-26 Clevenger Lawrence A. Method to improve performance of microelectronic circuits
US6737342B1 (en) * 2002-05-31 2004-05-18 Lsi Logic Corporation Composite spacer scheme with low overlapped parasitic capacitance

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989965A (en) * 1998-02-13 1999-11-23 Sharp Laboratories Of America, Inc. Nitride overhang structures for the silicidation of transistor electrodes with shallow junction
US6596599B1 (en) * 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
US6417056B1 (en) * 2001-10-18 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge
JP2004119549A (ja) * 2002-09-25 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4065797B2 (ja) * 2003-03-05 2008-03-26 シャープ株式会社 半導体装置及びその製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770507A (en) * 1996-11-09 1998-06-23 Winbond Electronics Corp. Method for forming a gate-side air-gap structure in a salicide process
US20010040267A1 (en) * 1997-01-03 2001-11-15 Chuen-Der Lien Semiconductor integrated circuit with an insulation structure having reduced permittivity
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US6093612A (en) * 1997-05-24 2000-07-25 Lg Semicon Co., Ltd. Metal oxide silicon field effect transistor (MOSFET) and fabrication method of same
US5914519A (en) * 1997-07-26 1999-06-22 United Microelectronics Corp. Air-gap spacer of a metal-oxide-semiconductor device
US5915182A (en) * 1997-10-17 1999-06-22 Texas Instruments - Acer Incorporated MOSFET with self-aligned silicidation and gate-side air-gap structure
US20010009801A1 (en) * 1997-11-12 2001-07-26 Mouli Chandra V. Method of making insulator for electrical structures
US6015746A (en) * 1998-02-10 2000-01-18 United Microelectronics Corp. Method of fabricating semiconductor device with a gate-side air-gap structure
DE10054109C2 (de) * 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
US6468877B1 (en) * 2001-07-19 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method to form an air-gap under the edges of a gate electrode by using disposable spacer/liner
US6737342B1 (en) * 2002-05-31 2004-05-18 Lsi Logic Corporation Composite spacer scheme with low overlapped parasitic capacitance
US20040038489A1 (en) * 2002-08-21 2004-02-26 Clevenger Lawrence A. Method to improve performance of microelectronic circuits

Also Published As

Publication number Publication date
DE102004052388A1 (de) 2006-05-04
WO2006045722A1 (de) 2006-05-04

Similar Documents

Publication Publication Date Title
DE102009015747B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und Gatedielektrikum mit großem ε und einer Zwischenätzstoppschicht
DE60312467T2 (de) Vorrichtung zum verhindern der seitlichen oxidation in einem transistor unter verwendung einer ultradünnen sauerstoffdiffusionsbarriere
DE112014006222B4 (de) Verfahren zum Ausbilden von SONOS-Speichertransistoren und CMOS-Transistoren
DE112015006291B4 (de) Verfahren zur Bildung eines nichtflüchtigen Gatestapels eines Transistors in einer ersten Region und eines MOS-Transistors in einer zweiten Region eines Wafers durch einen zweistufigen Gateoxidationsprozess
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102012223655B4 (de) Bildung von Source-Drain-Erweiterungen in Metall-Ersatz-Gate-Transistoreinheit
DE102005009976B4 (de) Transistor mit Dotierstoff tragendem Metall im Source- und Drainbereich
DE112005002350B4 (de) Ein Verfahren zur Herstellung eines Halbleiterbauelements mit High-k-Gate-Dielektrikumschicht und Silizid-Gate-Elektrode
DE102019117656A1 (de) Gate structures having interfacial layers
DE102009015715B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit Bewahren der Integrität eines Gatestapel mit großem ε durch einen Versatzabstandshalter, der zum Bestimmen eines Abstands einer verformungsinduzierenden Halbleiterlegierung verwendet wird, und Transistorbauelement
DE112015000701T5 (de) Verfahren zum Herstellen eines Ladungseinfang-Gate-Stapels unter Verwendung eines CMOS-Prozessflusses
DE102010037276B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102009047891B4 (de) Verfahren zur Herstellung eines Transistors mit verbesserten Füllbedingungen in einem Austauschgateverfahren durch Eckenverrundung vor dem vollständigen Entfernen eines Platzhaltermaterials
US7820503B2 (en) Semiconductor device and manufacturing method of the same
DE102007058676B4 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE102009021486A1 (de) Einstellen der Schwellwertspannung für komplexe Transistoren durch Diffusion in einem dielektrischen Gatedeckschichtmaterial vor der Stabilisierung des Gatedielektrikumsstapels
US11901437B2 (en) Semiconductor device and method for fabricating the same
US9508827B2 (en) Method for fabricating semiconductor device
DE102009021484B4 (de) Höhere Gleichmäßigkeit einer Kanalhalbleiterlegierung durch Herstellen von STI-Strukturen nach dem Aufwachsprozess
WO2006045722A1 (de) Halbleiterbauelement sowie zugehöriges herstellungsverfahren
DE102011005718B4 (de) Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102012223653A1 (de) Mosfet mit V-Nut-Source/Drain-Zone und Verfahren zur Herstellung desselben
DE102021102912A1 (de) Halbleiterstrukturen und verfahren dafür
DE102009011880B4 (de) Speichereinrichtung mit einer Hohes-k-Dielektrikum-Schicht und Verfahren zu deren Herstellung
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R082 Change of representative

Representative=s name: KINDERMANN, PETER, DIPL.-ING.UNIV., DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee