CN108735751B - 一种浮栅存储单元及其制备方法 - Google Patents
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Abstract
本发明涉及半导体器件制造领域，尤其涉及一种浮栅存储单元及其制备方法，该方法通过形成第一侧墙薄膜和第二侧墙薄膜，在孔塞沉积接触刻蚀停止层后，经过电浆去除第一侧墙薄膜和第二侧墙薄膜，形成与侧墙形貌相同的空气隙侧墙，形成若干上窄下宽的空气隙。克服了现有技术中工艺控制复杂、与标准CMOS制备流程兼容性差的缺陷，本发明方法有效提高了读写速度和存储单元数据的保持能力，减小了浮栅存储单元间的串扰，提高了与CMOS标准制备工艺的兼容性。
Description
技术领域
本发明涉及半导体器件制造领域，尤其涉及一种浮栅存储单元及其制备方法。
背景技术
信息时代的快速发展带来了大量的数据存储需求，这一需求推动了非易失存储技术的快速发展。浮栅型存储(包括NAND(NAND flash memory)和自对准源端工艺的NorFlash)成为目前主流的非易失存储技术，广泛应用于数据中心、移动终端、智能终端等领域，且仍然呈现出需求不断快速增长的局面。
当半导体工业将工艺技术演进至45nm以下，随着浮栅型闪存单元物理尺寸的缩小，浮栅两侧的空间也需要缩小，以增加存储单元的密度。但是浮栅与孔塞间侧墙的减薄增大了闪存单元栅极与孔塞的寄生电容，降低读写速度以及增大读写操作时对存储单元数据的干扰；同时，闪存单元栅极间侧墙的减薄，增大了闪存单元间的寄生电容，增大了闪存单元间的串扰，也降低了闪存单元的数据保持能力。
为了降低寄生电容、提高读写速度和数据保持能力，在单元之间制备空气隙 (airgap)是很有效的方法。在目前主流的NAND闪存芯片中均采用了空气隙的结构。目前，主要是采用多次沉积刻蚀的方法来形成空气隙(图1和图2所示)。由于制备方法的限制，空气隙均为倒三角形貌，即空气隙的上半部分的宽度明显大于下半部分。倒三角结构的空气隙隔离使隔离效果变差，寄生电容减少效果减弱。
更好的空气隙结构为下宽上窄。现有技术公开了通过Gate last(栅极替代工艺)工艺手段提供了一种上窄下宽的空气隙。但是工艺控制复杂，需要以存储单元栅极的倒梯形形貌来形成上窄下宽的空气隙，与标准CMOS制备流程兼容性差。
发明内容
本发明为解决现有技术中的上述问题，提出一种浮栅存储单元及其制备方法。
为实现上述目的，本发明采用以下技术方案：
本发明的第一个方面是提供一种浮栅存储单元的制备方法，其中，所述制备方法包括：
S1提供半导体衬底，所述半导体衬底具有若干栅极结构及源漏制备区，所述栅极结构包括浮栅，所述浮栅上表面的绝缘层及所述绝缘层上的控制栅；
S2于所述栅极结构外表面覆盖第一侧墙薄膜，使所述第一侧墙薄膜覆盖所述栅极结构两侧及顶部；
S3于所述源漏制备区进行第一次离子注入工艺；
S4于所述第一侧墙薄膜表面形成第二侧墙薄膜，并于所述第二侧墙薄膜表面形成第三侧墙薄膜，所述第三侧墙薄膜的材质与所述第一侧墙薄膜材质相同；
S5于所述源漏制备区进行第二次离子注入工艺，并于所述源漏区形成金属接触层；
S6于所述半导体衬底表面形成接触刻蚀停止层，使所述接触刻蚀停止层覆盖并填充所述第三侧墙薄膜两侧以及覆盖所述栅极顶部；
S7去除所述第一侧墙薄膜及所述第三侧墙薄膜，形成若干上窄下宽的空气隙。
进一步地，在所述的浮栅存储单元的制备方法中，所述第一侧墙薄膜和所述第三侧墙薄膜的材质为无定型碳。
进一步地，在所述的浮栅存储单元的制备方法中，所述第一侧墙薄膜的厚度为
进一步地，在所述的浮栅存储单元的制备方法中，所述第二侧墙薄膜的材质为SiO2。
进一步地，在所述的浮栅存储单元的制备方法中，所述第二侧墙薄膜的厚度为
进一步地，在所述的浮栅存储单元的制备方法中，所述第三侧墙薄膜的厚度为
进一步地，在所述的浮栅存储单元的制备方法中，所述接触刻蚀停止层的厚度为
其材质为SiN或SiON。
进一步地，在所述的浮栅存储单元的制备方法中，所述制备方法还包括：
于所述S3第一次离子注入工艺之后进行活化工艺的步骤；以及
于所述S5第二次离子注入工艺之后、形成金属接触层之前进行活化工艺的步骤。
进一步地，在所述的浮栅存储单元的制备方法中，所述栅极结构上还包括盖帽层，所述盖帽层的材质与所述第二侧墙薄膜的材质相同；
在沉积所述第二侧墙薄膜时覆盖所述盖帽层；以及
在沉积所述金属接触层之前，刻蚀去除所述盖帽层。
进一步地，在所述的浮栅存储单元的制备方法中，采用电浆去除工艺去除所述第一侧墙薄膜及所述第三侧墙薄膜，所述电浆去除工艺的温度为300-600℃。本发明的第二个方法是提供一种浮栅存储单元，采用上述方法制备，其包括栅极结构、浮栅和控制栅之间的绝缘层、覆盖在所述栅极结构两侧的侧墙层、以及覆盖在外侧的保护层；
其中，所述栅极结构与所述侧墙层之间形成第一空气隙，所述第一空气隙被空气填满；以及
所述侧墙层与所述保护层之间形成第二空气隙，所述第二空气隙被空气填满；
所述第一空气隙和所述第二空气隙为上窄下宽结构。
进一步地，在所述的浮栅存储单元中，所述第一空隙的厚度为
进一步地，在所述的浮栅存储单元中，所述第二空隙的厚度为
本发明的第三个方面是提供一种NOR闪存结构，包括上述的浮栅存储单元。
本发明的第四个方面是提供一种NAND闪存结构，包括上述的浮栅存储单元。
本发明采用上述技术方案，与现有技术相比，具有如下技术效果：
本发明的浮栅存储单元的制备方法，通过形成第一侧墙薄膜和第二侧墙薄膜，在孔塞沉积接触刻蚀停止层后，经过电浆去除第一侧墙薄膜和第二侧墙薄膜，形成与侧墙形貌相同的空气隙侧墙，降低孔塞与栅极寄生电容，进而减少集成电路的信号传播延时，提高读写速度，提高存储单元数据保持能力；降低浮栅存储单元之间的寄生电容，有效减小了浮栅存储单元间的串扰；且与CMOS标准制备工艺高度兼容。
附图说明
图1为本发明现有技术中自对准源型NOR闪存结构的结构示意图；
图2为本发明现有技术中NAND闪存结构的结构示意图；
图3为实施例提供的浮栅存储单元的制备方法的流程图；
图4为实施例提供的浮栅存储单元的制备方法在第一次离子注入后的剖面结构示意图；
图5为实施例提供的浮栅存储单元的制备方法在形成金属接触层后的剖面结构示意图；
图6为实施例提供的浮栅存储单元的制备方法在形成接触刻蚀停止层后的剖面结构示意图；
图7为实施例提供的浮栅存储单元的制备方法在去除所述第一侧墙薄膜及所述第三侧墙薄膜后的剖面结构示意图。
具体实施方式
本发明提供了一种浮栅存储单元及其制备方法，其核心思想是通过形成无定型碳(APF)侧墙，在孔塞刻蚀停止层沉积后，经过电浆去除APF，形成空气隙侧墙，降低孔塞与栅极寄生电容，进而减少集成电路的信号传播延时，提高读写速度，提高存储单元数据保持能力；降低浮栅存储单元之间的寄生电容，有效减小浮栅存储单元间的串扰。
下面通过具体实施例和附图对本发明进行详细和具体的介绍，以使更好的理解本发明，但是下述实施例并不限制本发明范围。
本实施例提供一种浮栅存储单元的制备方法，其中，如图3所示的流程图，该制备方法具体包括如下步骤：
首先，如图4所示，提供一半导体衬底100，在该半导体衬底100上形成若干个栅极结构101及源漏制备区，在此仅示出3个栅极结构101，该栅极结构101 包括浮栅，浮栅上表面的绝缘层102及绝缘层102上的控制栅；半导体衬底100 可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
请继续参阅图4所示，在栅极结构101的外表面上沉积隔离侧墙无定型碳薄膜(Amorphous Carbon,APF(Advanced Patterning Film))，将隔离侧墙无定型碳薄膜经刻蚀后形成第一侧墙薄膜103，使第一侧墙薄膜103覆盖栅极结构101的两侧位置及顶部位置(未示出)。
然后对半导体衬底100的源漏制备区进行第一次离子注入工艺，并对第一次离子注入工艺后的浅源漏粒子104进行活化工艺。
如图5所示，在第一侧墙薄膜103表面沉积第二侧墙薄膜201，该第二侧墙薄膜201部分沉积在半导体衬底100上表面，并暴露部分半导体衬底100，该第二侧墙薄膜201的材质为SiO2，厚度为
然后在该第二侧墙薄膜表面沉积第三侧墙薄膜202，该第三侧墙薄膜202外侧呈弧形结构，且上窄下宽，该第三侧墙薄膜202的底部沉积在第三侧墙薄膜202上。此外，该第三侧墙薄膜202 的材质与第一侧墙薄膜103的材质相同，均采用无定型碳(APF)，且第一侧墙薄膜的厚度为
第三侧墙薄膜202的厚度为
再次对半导体衬底100的源漏制备区进行第二次离子注入工艺，并对第二次离子注入工艺后的源漏粒子204进行活化工艺，然后再在活化后的源漏区采用应力记忆技术(SMT，Stress Memory Technology)形成金属接触层203，该金属接触层203为镍硅化物(NiSilicide)。
以及如图6所示，在完成上述制备工艺的半导体衬底100表面沉积接触刻蚀停止层300(CESL，Contact etch stop layer)，使接触刻蚀停止层300覆盖第三侧墙薄膜202两侧并填满相邻两第三侧墙薄膜202之间，以及覆盖栅极101的顶部。
如图7所示，采用电浆去除工艺去除所述第一侧墙薄膜103及所述第三侧墙薄膜202，电浆去除工艺的温度为300-600℃，优选为480-530℃，以形成夹心空气隙侧墙，该空气隙侧墙包括栅极结构101与第二侧墙薄膜201之间形成的第一空气隙401，该第一空气隙401被空气填满；以及第二侧墙薄膜201与外侧的接触刻蚀停止层300之间形成的第二空气隙402，该第二空气隙402被空气填满，第一空气隙401和第二空气隙401形成上窄下宽结构。
作为本发明的一个优选实施例，在该浮栅存储单元的制备方法中，栅极结构 101上还包括盖帽层105，该盖帽层105的材质与第二侧墙薄膜201的材质相同，均为SiO2；并且在沉积第二侧墙薄膜201时，第二侧墙薄膜201覆盖该盖帽层 105，如图3所示，即上述技术方案使第一侧墙薄膜103覆盖栅极结构101的两侧位置和顶部位置中，该“顶部位置”是指盖帽层105的上表面；在该基础上的制备工艺中，还包括在沉积金属接触层300之前，刻蚀去除该盖帽层105。
此外，本发明还提供一种浮栅存储单元，参考图7所示，其包括栅极结构、浮栅和控制栅之间的绝缘层102、覆盖在栅极结构两侧的侧墙层201(即第二侧墙薄膜201)、以及覆盖在外侧的保护层300(即接触刻蚀停止层300)；其中，栅极结构101与侧墙层201之间形成第一空气隙401，该第一空气隙401被空气填满，第一空隙的厚度为
以及侧墙层201与保护层300之间形成第二空气隙402，该第二空气隙402被空气填满，第二空隙的厚度为
示例性地，本发明还提供一种NOR闪存结构，包括上述的浮栅存储单元。
示例性地，本发明还提供一种NAND闪存结构，包括上述的浮栅存储单元。
综上所述，本发明通过形成第一、第三无定型碳(APF)侧墙薄膜，在沉积金属接触层后，经过电浆去除第一、第三无定型碳(APF)侧墙薄膜，形成与第一、第三无定型碳(APF)侧墙薄膜形貌相同的空气隙侧墙，降低孔塞与栅极寄生电容，进而减少集成电路的信号传播延时，提高读写速度，提高存储单元数据保持能力；解决了现有技术中工艺控制复杂，与标准CMOS制备流程兼容性差的缺陷。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
Claims (8)
1.一种浮栅存储单元的制备方法，其特征在于，包括：
S1提供半导体衬底，所述半导体衬底具有若干栅极结构及源漏制备区，所述栅极结构包括浮栅、所述浮栅上表面的绝缘层及所述绝缘层上的控制栅；
S2于所述栅极结构外表面覆盖第一侧墙薄膜，使所述第一侧墙薄膜覆盖所述栅极结构两侧及顶部；
S3于所述源漏制备区进行第一次离子注入工艺；
S4于所述第一侧墙薄膜表面形成第二侧墙薄膜，并于所述第二侧墙薄膜表面形成第三侧墙薄膜，所述第三侧墙薄膜的材质与所述第一侧墙薄膜材质相同；
S5于所述源漏制备区进行第二次离子注入工艺，并于源漏区形成金属接触层；
S6于所述半导体衬底表面形成接触刻蚀停止层，使所述接触刻蚀停止层覆盖并填充所述第三侧墙薄膜两侧以及覆盖所述栅极结构顶部；
S7去除所述第一侧墙薄膜及所述第三侧墙薄膜，形成若干上窄下宽的空气隙；
其中，所述第一侧墙薄膜和所述第三侧墙薄膜的材质为无定型碳；
其中，采用电浆去除工艺去除所述第一侧墙薄膜及所述第三侧墙薄膜，所述电浆去除工艺的温度为300-600℃。
2.根据权利要求1所述的浮栅存储单元的制备方法，其特征在于，所述第二侧墙薄膜的材质为SiO2。
3.根据权利要求1所述的浮栅存储单元的制备方法，其特征在于，所述第二侧墙薄膜的厚度为
4.根据权利要求1所述的浮栅存储单元的制备方法，其特征在于，所述第三侧墙薄膜的厚度为
5.根据权利要求1所述的浮栅存储单元的制备方法，其特征在于，所述接触刻蚀停止层的厚度为
其材质为SiN或SiON。
6.根据权利要求1所述的浮栅存储单元的制备方法，其特征在于，所述制备方法还包括：
于所述S3第一次离子注入工艺之后进行活化工艺的步骤；以及
于所述S5第二次离子注入工艺之后、形成金属接触层之前进行活化工艺的步骤。
7.根据权利要求1所述的浮栅存储单元的制备方法，其特征在于，所述栅极结构上还包括盖帽层，所述盖帽层的材质与所述第二侧墙薄膜的材质相同；
在沉积所述第二侧墙薄膜时覆盖所述盖帽层；以及
在沉积所述金属接触层之前，刻蚀去除所述盖帽层。
8.一种浮栅存储单元，其特征在于，采用如权利要求1-7任一项所述方法制备，其包括栅极结构、覆盖在所述栅极结构两侧的侧墙层、以及覆盖在外侧的保护层；
其中，所述栅极结构与所述侧墙层之间形成第一空气隙，所述第一空气隙被空气填满；以及
所述侧墙层与所述保护层之间形成第二空气隙，所述第二空气隙被空气填满；
所述第一空气隙和所述第二空气隙均为上窄下宽结构。
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